JPH05152578A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH05152578A JPH05152578A JP31709891A JP31709891A JPH05152578A JP H05152578 A JPH05152578 A JP H05152578A JP 31709891 A JP31709891 A JP 31709891A JP 31709891 A JP31709891 A JP 31709891A JP H05152578 A JPH05152578 A JP H05152578A
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Abstract
(57)【要約】
【目的】本発明は、強誘電体の分極の向き及びその電荷
量を情報として扱うことより、多値情報若しくは疑似情
報を記憶することができる強誘電体メモリ装置をを提供
することを目的とする。 【構成】本発明のメモリ装置は、情報を任意の値に設定
した電荷量の分極状態として格納できる強誘電体薄膜を
両主面側から導電体膜で挟み形成された強誘電体キャパ
シタＣFEにロードキャパシタＣL を直列接続して構成さ
れ、記憶される情報が任意の電荷量と方向による強誘電
分極として書き込み・読出しされる強誘電体メモリ装置
である。
量を情報として扱うことより、多値情報若しくは疑似情
報を記憶することができる強誘電体メモリ装置をを提供
することを目的とする。 【構成】本発明のメモリ装置は、情報を任意の値に設定
した電荷量の分極状態として格納できる強誘電体薄膜を
両主面側から導電体膜で挟み形成された強誘電体キャパ
シタＣFEにロードキャパシタＣL を直列接続して構成さ
れ、記憶される情報が任意の電荷量と方向による強誘電
分極として書き込み・読出しされる強誘電体メモリ装置
である。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体材料を情報記録
媒体に用いて、非破壊読出し可能な多値化された分極で
情報を格納する強誘電体メモリ装置に関する。
媒体に用いて、非破壊読出し可能な多値化された分極で
情報を格納する強誘電体メモリ装置に関する。
【０００２】
【従来の技術】最近、強誘電体を情報の格納媒体として
用いた強誘電体メモリ装置が注目されていている。この
強誘電体メモリ装置は、特開平２−１５４３８８号公報
等に記載されているように強誘電体材料が有するヒステ
リシス特性を利用して、印加電界が“０”の時の異なる
２つの分極状態にそれぞれデジタル信号の“１”及び
“０”の２値の信号を対応させて情報を記憶するように
したものであり、不揮発性メモリを達成できると共に、
宇宙線等の入射に対しても記録情報の変化が少なく、高
い信頼性を有するメモリである。
用いた強誘電体メモリ装置が注目されていている。この
強誘電体メモリ装置は、特開平２−１５４３８８号公報
等に記載されているように強誘電体材料が有するヒステ
リシス特性を利用して、印加電界が“０”の時の異なる
２つの分極状態にそれぞれデジタル信号の“１”及び
“０”の２値の信号を対応させて情報を記憶するように
したものであり、不揮発性メモリを達成できると共に、
宇宙線等の入射に対しても記録情報の変化が少なく、高
い信頼性を有するメモリである。
【０００３】
【発明が解決しようとする課題】ところで、前述した強
誘電体メモリ装置では、異なる二つの分極状態にそれぞ
れデジタル信号の“１”及び“０”の２値の信号を対応
させて情報を記憶するようにしたものであり、強誘電体
の自発分極が向きを反転する際に流れる反転電流の有無
を比較し、または、分極状態に対応した正電荷若しくは
負電荷を静電的に検出した分極の向きから、“１”及び
“０”の２値の信号に応じた情報を検出している。
誘電体メモリ装置では、異なる二つの分極状態にそれぞ
れデジタル信号の“１”及び“０”の２値の信号を対応
させて情報を記憶するようにしたものであり、強誘電体
の自発分極が向きを反転する際に流れる反転電流の有無
を比較し、または、分極状態に対応した正電荷若しくは
負電荷を静電的に検出した分極の向きから、“１”及び
“０”の２値の信号に応じた情報を検出している。
【０００４】このように、従来の強誘電体メモリ装置で
は、分極の向きのみを記憶情報に対応させていたため、
２値以外の携帯で情報を格納及び判断することができな
かった。
は、分極の向きのみを記憶情報に対応させていたため、
２値以外の携帯で情報を格納及び判断することができな
かった。
【０００５】そこで本発明は、強誘電体の分極の向き及
びその電荷量を情報として扱うことより、多値情報若し
くは疑似アナログ情報を記憶することができる強誘電体
メモリ装置をを提供することを目的とする。
びその電荷量を情報として扱うことより、多値情報若し
くは疑似アナログ情報を記憶することができる強誘電体
メモリ装置をを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は前記目的を達成
するために、情報を分極状態として格納する強誘電体薄
膜を両主面側から第１、第２導電体膜で挟み形成された
強誘電体キャパシタと、前記強誘電体キャパシタに直列
接続された誘電体キャパシタとを具備するメモリセル
と、記憶すべき情報に応じて、所定の電界を選択的に印
加して、前記強誘電体キャパシタに多値情報を格納する
情報書き込み手段と、前記強誘電体キャパシタに格納さ
れた多値情報を検出する情報読出し手段とで構成され、
また、前記メモリセルを複数備え、マトリックス状に配
設してメモリセルアレイとし、各メモリセルを選択する
選択手段を設けた強誘電体メモリ装置を提供する。
するために、情報を分極状態として格納する強誘電体薄
膜を両主面側から第１、第２導電体膜で挟み形成された
強誘電体キャパシタと、前記強誘電体キャパシタに直列
接続された誘電体キャパシタとを具備するメモリセル
と、記憶すべき情報に応じて、所定の電界を選択的に印
加して、前記強誘電体キャパシタに多値情報を格納する
情報書き込み手段と、前記強誘電体キャパシタに格納さ
れた多値情報を検出する情報読出し手段とで構成され、
また、前記メモリセルを複数備え、マトリックス状に配
設してメモリセルアレイとし、各メモリセルを選択する
選択手段を設けた強誘電体メモリ装置を提供する。
【０００７】
【作用】以上のような構成の強誘電体メモリ装置は、情
報を任意の値に設定された電荷量の分極状態として書き
込み・読出しされる強誘電体薄膜を両主面側から導電体
膜で挟み形成された強誘電体キャパシタＣFEにロードキ
ャパシタＣL を直列接続して構成され、記憶すべき情報
が任意の電荷量と方向に定められて多値化された所定分
極状態を情報として書き込み・読出しされる。
報を任意の値に設定された電荷量の分極状態として書き
込み・読出しされる強誘電体薄膜を両主面側から導電体
膜で挟み形成された強誘電体キャパシタＣFEにロードキ
ャパシタＣL を直列接続して構成され、記憶すべき情報
が任意の電荷量と方向に定められて多値化された所定分
極状態を情報として書き込み・読出しされる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【０００９】まず、本発明の実施例における電荷量を測
定する方法を図５乃至図９により説明する。
定する方法を図５乃至図９により説明する。
【００１０】例えば、図５に示すように強誘電体キャパ
シタＣFEとロードキャパシタＣL とが直列接続された回
路の入力端子ＩＮ1 −ＩＮ2 間に正弦波を印加する。こ
の時、前記強誘電体キャパシタＣFEの両端に生ずる電圧
ＶFEを横軸に、ロードキャパシタＣL の両端に生ずる電
圧ＶCLを縦軸に取ったヒステリシス特性曲線を図９に示
す。前記強誘電体キャパシタＣFEは、強誘電体のＰＺＴ
の両主面側からＲＦスパッタリング法で薄膜化した一対
の白金（Ｐｔ）電極で挟んだ構造であり、その面積は、
１×１０-8ｍ2 である。また強誘電体ＰＺＴの厚みは２
５００オングストロームとする。
シタＣFEとロードキャパシタＣL とが直列接続された回
路の入力端子ＩＮ1 −ＩＮ2 間に正弦波を印加する。こ
の時、前記強誘電体キャパシタＣFEの両端に生ずる電圧
ＶFEを横軸に、ロードキャパシタＣL の両端に生ずる電
圧ＶCLを縦軸に取ったヒステリシス特性曲線を図９に示
す。前記強誘電体キャパシタＣFEは、強誘電体のＰＺＴ
の両主面側からＲＦスパッタリング法で薄膜化した一対
の白金（Ｐｔ）電極で挟んだ構造であり、その面積は、
１×１０-8ｍ2 である。また強誘電体ＰＺＴの厚みは２
５００オングストロームとする。
【００１１】更にロードキャパシタＣL の容量は１０nF
であり、印加した正弦波のピーリ電圧は、ＶP ＝±７Ｖ
でくり返し周波数は、１kHz とする。
であり、印加した正弦波のピーリ電圧は、ＶP ＝±７Ｖ
でくり返し周波数は、１kHz とする。
【００１２】図５の縦軸であるロードキャパシタＣL の
電圧ＶCLとロードキャパシタＣL の容量からロードキャ
パシタＣL に蓄積された電荷ＱL （ＱL ＝ＣL ・ＶCL）
が算出できる。
電圧ＶCLとロードキャパシタＣL の容量からロードキャ
パシタＣL に蓄積された電荷ＱL （ＱL ＝ＣL ・ＶCL）
が算出できる。
【００１３】この電荷ＱL は、強誘電体キャパシタＣFE
の強誘電分極に等しく、図６の縦軸の値が、強誘電体キ
ャパシタＣFEの強誘電分極に比例している。
の強誘電分極に等しく、図６の縦軸の値が、強誘電体キ
ャパシタＣFEの強誘電分極に比例している。
【００１４】一方、Ｃ＝ｄＱ／ｄｖであり、図６を参照
すると、横軸に分極反転の閾値電圧、縦軸に該分極反転
の起こる頻度を示した図７の強誘電体のＣ−Ｖ特性が得
られる。
すると、横軸に分極反転の閾値電圧、縦軸に該分極反転
の起こる頻度を示した図７の強誘電体のＣ−Ｖ特性が得
られる。
【００１５】また、図５の入力端子ＩＮ1 ，ＩＮ2 の両
端に電圧を印加し、強誘電体の両端に印加される電圧の
最大値をＶp とすると、
端に電圧を印加し、強誘電体の両端に印加される電圧の
最大値をＶp とすると、
【数１】 が成り立つここで、強誘電体キャパシタ電圧ＶFE＝０，
ロードキャパシタ電圧ＶCL＝−０．７５Ｖから強誘電体
キャパシタ電圧ＶFEを０（Ｖ）から５（Ｖ）まで正方向
に増加させると、前記強誘電体は、図７の強誘電体キャ
パシタＣFE１（０Ｖ→５Ｖ）に示されるような変化が生
じる。これは強誘電分極を起こしたことによる強誘電体
キャパシタＣFEの容量変化である。
ロードキャパシタ電圧ＶCL＝−０．７５Ｖから強誘電体
キャパシタ電圧ＶFEを０（Ｖ）から５（Ｖ）まで正方向
に増加させると、前記強誘電体は、図７の強誘電体キャ
パシタＣFE１（０Ｖ→５Ｖ）に示されるような変化が生
じる。これは強誘電分極を起こしたことによる強誘電体
キャパシタＣFEの容量変化である。
【００１６】次に強誘電体キャパシタ電圧ＶFEを０Ｖの
方向に徐々に減ずる。この時、強誘電体キャパシタＣFE
の容量は、強誘電体キャパシタＣFE１ではなく強誘電体
キャパシタＣFE２（５Ｖ→０Ｖ）に従って変化する。こ
れも、強誘電分極の変化に伴なう、強誘電体キャパシタ
ＣFEの容量変化である。
方向に徐々に減ずる。この時、強誘電体キャパシタＣFE
の容量は、強誘電体キャパシタＣFE１ではなく強誘電体
キャパシタＣFE２（５Ｖ→０Ｖ）に従って変化する。こ
れも、強誘電分極の変化に伴なう、強誘電体キャパシタ
ＣFEの容量変化である。
【００１７】前記強誘電体キャパシタ電圧ＶFEが、０→
Ｖp →０（Ｖ）と変化する時の電荷ＱFEの変化量をΔＱ
FE↑とすると、
Ｖp →０（Ｖ）と変化する時の電荷ＱFEの変化量をΔＱ
FE↑とすると、
【数２】 となる。
【００１８】通常、誘電体キャパシタでは、ΔＱFE↑が
強誘電分極によって蓄積された電荷であるため、（２）
は零になる。すなわち、図８を用いて説明すると、
（２）式の右辺１項の大きさは図８の強誘電体キャパシ
タＣFE１（０〜Ｖp ）とＸ軸とに囲まれた部位に等し
く、２項の大きさは、強誘電体キャパシタＣFE２（Ｖp
〜０）とＸ軸に囲まれた部位に等しい。
強誘電分極によって蓄積された電荷であるため、（２）
は零になる。すなわち、図８を用いて説明すると、
（２）式の右辺１項の大きさは図８の強誘電体キャパシ
タＣFE１（０〜Ｖp ）とＸ軸とに囲まれた部位に等し
く、２項の大きさは、強誘電体キャパシタＣFE２（Ｖp
〜０）とＸ軸に囲まれた部位に等しい。
【００１９】左辺の大きさは、強誘電体キャパシタＣFE
１（０〜Ｖp ）と強誘電体キャパシタＣFE２（Ｖp 〜
０）に囲まれた部位であり、つまり２つの曲線に囲まれ
た部位がＱFE↑である。
１（０〜Ｖp ）と強誘電体キャパシタＣFE２（Ｖp 〜
０）に囲まれた部位であり、つまり２つの曲線に囲まれ
た部位がＱFE↑である。
【００２０】また、負の場合も同様に、
【数３】 となる。
【００２１】また、ヒステリシス特性曲線の対称性よ
り、ΔＱFE↑＋ΔＱFE↓＝０である。強誘電体に強誘電
体キャパシタ電圧ＶFEを印加していくと、前記強誘電体
キャパシタＣFE１と強誘電体キャパシタＣFE２が同じ値
を示す強誘電体の飽和領域（図７で＋５Ｖ以上、−５Ｖ
以下の範囲）が観測される。
り、ΔＱFE↑＋ΔＱFE↓＝０である。強誘電体に強誘電
体キャパシタ電圧ＶFEを印加していくと、前記強誘電体
キャパシタＣFE１と強誘電体キャパシタＣFE２が同じ値
を示す強誘電体の飽和領域（図７で＋５Ｖ以上、−５Ｖ
以下の範囲）が観測される。
【００２２】また、前記強誘電体キャパシタＣFE１と強
誘電体キャパシタＣFE２が同じ値になった点を、＋Ｖ
sat ，−Ｖsat とする。（０点近傍は除く）ここで、強
誘電体に対し、０→Ｖ1 →０（Ｖ）の経過で、強誘電体
キャパシタ電圧ＶFEを印加する時を考えると、
誘電体キャパシタＣFE２が同じ値になった点を、＋Ｖ
sat ，−Ｖsat とする。（０点近傍は除く）ここで、強
誘電体に対し、０→Ｖ1 →０（Ｖ）の経過で、強誘電体
キャパシタ電圧ＶFEを印加する時を考えると、
【数４】 であり、大きさは、図９（ａ）の電荷Ｑ1 である。
【００２３】同様に、０→Ｖ2 →０（Ｖ）の経過で、強
誘電体キャパシタ電圧ＶFEを印加すると、
誘電体キャパシタ電圧ＶFEを印加すると、
【数５】 となり、大きさは図９（ｂ）の電荷Ｑ2 である。
【００２４】ここで、ΔＱFE↑（Ｖ1 ）≠ΔＱFE↑（Ｖ
2 ）であり、強誘電体キャパシタ電圧ＶFEに、Ｖ1 若し
くはＶ2 を印加することにより、ΔＱFE↑（Ｖ1 ），Δ
ＱFE↑（Ｖ2 ）という、異なった強誘電分極を記憶する
ことが可能である。
2 ）であり、強誘電体キャパシタ電圧ＶFEに、Ｖ1 若し
くはＶ2 を印加することにより、ΔＱFE↑（Ｖ1 ），Δ
ＱFE↑（Ｖ2 ）という、異なった強誘電分極を記憶する
ことが可能である。
【００２５】つまり、任意の分極を記憶することが可能
である。
である。
【００２６】また、０→Ｖsat の間の任意の値を強誘電
体キャパシタ電圧ＶFEとして印加する事により逆極性の
強誘電分極を任意に記憶できることも同様である。
体キャパシタ電圧ＶFEとして印加する事により逆極性の
強誘電分極を任意に記憶できることも同様である。
【００２７】更に、分極状態を“０”に戻すためには、
強誘電体に対し、交流電極を印加し、その振幅を徐々に
小さくする。
強誘電体に対し、交流電極を印加し、その振幅を徐々に
小さくする。
【００２８】次に図１には、本発明の第１実施例の強誘
電体メモリ装置の構成を示し、説明する。
電体メモリ装置の構成を示し、説明する。
【００２９】図１において、強誘電体キャパシタＣFEと
電荷蓄積用誘電体キャパシタ（以下、誘電体キャパシタ
と称する）ＣL が直列接続され、その両端（Ａ−Ｃ点）
に外部から入力信号発生回路１を接続する。また、各キ
ャパシタの電圧値はそれぞれ差動増幅器２，３で検出す
る。
電荷蓄積用誘電体キャパシタ（以下、誘電体キャパシタ
と称する）ＣL が直列接続され、その両端（Ａ−Ｃ点）
に外部から入力信号発生回路１を接続する。また、各キ
ャパシタの電圧値はそれぞれ差動増幅器２，３で検出す
る。
【００３０】すなわち、Ａ−Ｃ点に入力信号発生回路１
により発生された正負の任意の入力電圧ＶINを印加する
と、前記強誘電体キャパシタＣFEには、強誘電体印加電
圧ＶFEが印加され、前記強誘電体内部に強誘電分極（以
下、分極と称する）が発生し、前記誘電体キャパシタＣ
L には電荷が蓄積される。その後、入力電圧ＶIN＝０に
すると、前記分極状態で蓄積された電荷が前記誘電体キ
ャパシタＣL 及び、前記強誘電体キャパシタＣFEに蓄え
られる。
により発生された正負の任意の入力電圧ＶINを印加する
と、前記強誘電体キャパシタＣFEには、強誘電体印加電
圧ＶFEが印加され、前記強誘電体内部に強誘電分極（以
下、分極と称する）が発生し、前記誘電体キャパシタＣ
L には電荷が蓄積される。その後、入力電圧ＶIN＝０に
すると、前記分極状態で蓄積された電荷が前記誘電体キ
ャパシタＣL 及び、前記強誘電体キャパシタＣFEに蓄え
られる。
【００３１】図２は、図１に示した構成の多値メモリに
おいて、入力電圧ＶINに対して、印加電圧ＶP ＝±７
Ｖ、±３．７Ｖ，±２．３Ｖの正弦波（１kHz ）を印加
した時のヒステリシス特性曲線ａ，ｂ，ｃを示す。ここ
で、横軸に強誘電体印加電圧ＶFE、縦軸に前記誘電体キ
ャパシタ印加電圧ＶCLとする。
おいて、入力電圧ＶINに対して、印加電圧ＶP ＝±７
Ｖ、±３．７Ｖ，±２．３Ｖの正弦波（１kHz ）を印加
した時のヒステリシス特性曲線ａ，ｂ，ｃを示す。ここ
で、横軸に強誘電体印加電圧ＶFE、縦軸に前記誘電体キ
ャパシタ印加電圧ＶCLとする。
【００３２】この図２において、入力電圧ＶIN＝０を示
す領域は、直線Ｄとヒステリシス特性曲線が交わった箇
所である。従って、その時のメモリ電圧は、Ａ点（＝
０．６Ｖ），Ｂ点（＝０．４Ｖ），Ｃ点（＝０．２Ｖ）
若しくは、Ａ′点（＝−０．６Ｖ），Ｂ′点（＝−０．
４Ｖ），Ｃ′点（＝−０．２Ｖ）である。
す領域は、直線Ｄとヒステリシス特性曲線が交わった箇
所である。従って、その時のメモリ電圧は、Ａ点（＝
０．６Ｖ），Ｂ点（＝０．４Ｖ），Ｃ点（＝０．２Ｖ）
若しくは、Ａ′点（＝−０．６Ｖ），Ｂ′点（＝−０．
４Ｖ），Ｃ′点（＝−０．２Ｖ）である。
【００３３】また、図３には入力電圧ＶINに印加電圧Ｖ
p ＝±２．３Ｖの矩形波を印加した時の前記誘電体キャ
パシタ印加電圧ＶCLのメモリ電位の変化を示しており、
図２におけるＣのループのメモリ電圧である。−０．２
Ｖ，及び＋０．２Ｖと一致している。（但し、図３は横
軸を時間、縦軸を前記誘電体キャパシタ印加電圧ＶCLの
電圧値とする。）次に図４（ａ）に本発明の第２実施例
として強誘電体キャパシタＣFEと誘電体キャパシタＣL
と、電流計とが直列接続された構成を示す。
p ＝±２．３Ｖの矩形波を印加した時の前記誘電体キャ
パシタ印加電圧ＶCLのメモリ電位の変化を示しており、
図２におけるＣのループのメモリ電圧である。−０．２
Ｖ，及び＋０．２Ｖと一致している。（但し、図３は横
軸を時間、縦軸を前記誘電体キャパシタ印加電圧ＶCLの
電圧値とする。）次に図４（ａ）に本発明の第２実施例
として強誘電体キャパシタＣFEと誘電体キャパシタＣL
と、電流計とが直列接続された構成を示す。
【００３４】この構成では、書き込みが一定極性で行な
われるが、電圧値は異なる任意の大きさで行なうことが
できる。
われるが、電圧値は異なる任意の大きさで行なうことが
できる。
【００３５】従って、記憶される情報は、自発分極の向
きは同じで、大きさの違うものが記憶情報となる。ま
た、読み出しは、書き込みと逆方向に印加電圧を印加し
た時の反転電流の大きさを読み取ることにより、読出す
ことが可能である。つまり図４（ｂ）に示すように、自
発分極の大きさを反転電流の大きさとして読みとる。
きは同じで、大きさの違うものが記憶情報となる。ま
た、読み出しは、書き込みと逆方向に印加電圧を印加し
た時の反転電流の大きさを読み取ることにより、読出す
ことが可能である。つまり図４（ｂ）に示すように、自
発分極の大きさを反転電流の大きさとして読みとる。
【００３６】なお、前述した実施例では、説明を簡単に
するために、メモリセルを１つのものとしていたが、複
数のメモリセルをマトリックス状に配置し、各メモリセ
ルを順次切り換えて情報の記憶・読出しを行うメモリセ
ルアレイを構成した強誘電体メモリとしても良いことは
勿論である。
するために、メモリセルを１つのものとしていたが、複
数のメモリセルをマトリックス状に配置し、各メモリセ
ルを順次切り換えて情報の記憶・読出しを行うメモリセ
ルアレイを構成した強誘電体メモリとしても良いことは
勿論である。
【００３７】以上詳述したように、本発明のメモリ装置
は、分極の向きだけでなく、その電荷量（電流量、電圧
値）を検出し、多値の記憶情報として扱うことができ
る。従って、種々の形態で情報を格納及び判断すること
ができ、多値情報若しくは疑似アナログ情報を記憶する
ことができる強誘電体メモリ装置を提供できる。
は、分極の向きだけでなく、その電荷量（電流量、電圧
値）を検出し、多値の記憶情報として扱うことができ
る。従って、種々の形態で情報を格納及び判断すること
ができ、多値情報若しくは疑似アナログ情報を記憶する
ことができる強誘電体メモリ装置を提供できる。
【００３８】また本発明は、前述した実施例に限定され
るものではなく、他にも発明の要旨を逸脱しない範囲で
種々の変形や応用が可能であることは勿論である。
るものではなく、他にも発明の要旨を逸脱しない範囲で
種々の変形や応用が可能であることは勿論である。
【００３９】
【発明の効果】以上詳述したように本発明によれば、強
誘電体の分極の向き及びその電荷量を情報として扱うこ
とより、多値情報若しくは疑似アナログ情報を記憶する
ことができ、記憶容量の増大することのできる強誘電体
メモリ装置を提供することができる。
誘電体の分極の向き及びその電荷量を情報として扱うこ
とより、多値情報若しくは疑似アナログ情報を記憶する
ことができ、記憶容量の増大することのできる強誘電体
メモリ装置を提供することができる。
【図１】図１は、本発明の第１実施例の強誘電体メモリ
装置の構成を示す図である。
装置の構成を示す図である。
【図２】図２は、図１に示した構成の多値メモリにおい
て、入力電圧ＶINに対して、所定の印加電圧ＶP の正弦
波を印加した時のヒステリシス特性を示す図である。
て、入力電圧ＶINに対して、所定の印加電圧ＶP の正弦
波を印加した時のヒステリシス特性を示す図である。
【図３】図３は前記誘電体キャパシタ印加電圧ＶCLの波
形図である。
形図である。
【図４】図４は本発明の第２実施例の強誘電体メモリ装
置の構成を示す図である。
置の構成を示す図である。
【図５】図５は、強誘電体キャパシタＣFEとロードキャ
パシタＣL が直列接続された構成を示す図である。
パシタＣL が直列接続された構成を示す図である。
【図６】図６は、強誘電体キャパシタＣFEのヒステリシ
ス特性を示す図である。
ス特性を示す図である。
【図７】図７は、強誘電体のＣ−Ｖ特性とを示す図であ
る。
る。
【図８】図８は、強誘電体のＣ−Ｖ特性とを示す図であ
る。
る。
【図９】図９は、強誘電体のＣ−Ｖ特性とを示す図であ
る。
る。
１…入力信号発生回路、２，３…差動増幅器、ＣFE…強
誘電体キャパシタ、ＣL …電荷蓄積用誘電体キャパシタ
（ロードキャパシタ）、ＶFE…強誘電体印加電圧、ＶCL
…誘電体キャパシタ印加電圧、Ｎ1 ，ＩＮ2 入力端子、
ＶIN…入力電圧。
誘電体キャパシタ、ＣL …電荷蓄積用誘電体キャパシタ
（ロードキャパシタ）、ＶFE…強誘電体印加電圧、ＶCL
…誘電体キャパシタ印加電圧、Ｎ1 ，ＩＮ2 入力端子、
ＶIN…入力電圧。
Claims (2)
- 【請求項１】 情報を分極状態として格納する強誘電体
薄膜を両主面側から第１、第２導電体膜で挟み形成され
た強誘電体キャパシタと、 前記強誘電体キャパシタに直列接続された誘電体キャパ
シタとを具備するメモリセルと、 記憶すべき情報に応じて、所定の電界を選択的に印加し
て、前記強誘電体キャパシタに多値情報を格納する情報
書き込み手段と、 前記強誘電体キャパシタに格納された多値情報を検出す
る情報読出し手段とを備えたことを特徴とする強誘電体
メモリ装置。 - 【請求項２】 前記メモリセルを複数備え、マトリック
ス状に配設してメモリセルアレイとし、各メモリセルを
選択する選択手段を設けたことを特徴とする請求項１記
載の強誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31709891A JPH05152578A (ja) | 1991-11-29 | 1991-11-29 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31709891A JPH05152578A (ja) | 1991-11-29 | 1991-11-29 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152578A true JPH05152578A (ja) | 1993-06-18 |
Family
ID=18084420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31709891A Withdrawn JPH05152578A (ja) | 1991-11-29 | 1991-11-29 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| US7465980B2 (en) | 2004-09-10 | 2008-12-16 | Fujitsu Limited | Ferroelectric memory, multivalent data recording method and multivalent data reading method |
-
1991
- 1991-11-29 JP JP31709891A patent/JPH05152578A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| US7465980B2 (en) | 2004-09-10 | 2008-12-16 | Fujitsu Limited | Ferroelectric memory, multivalent data recording method and multivalent data reading method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |