JPH1140759A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH1140759A JPH1140759A JP6058397A JP5839794A JPH1140759A JP H1140759 A JPH1140759 A JP H1140759A JP 6058397 A JP6058397 A JP 6058397A JP 5839794 A JP5839794 A JP 5839794A JP H1140759 A JPH1140759 A JP H1140759A
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
Abstract
(57)【要約】
【目的】本発明は、安定な分極値を少なくとも３個以上
有する多重履歴特性の強誘電体メモリ素子を用いる強誘
電体メモリ装置を提供することを目的とする。 【構成】本発明は、少なくとも３個以上の安定な分極値
を有する多重履歴特性を有し、多重履歴特性に伴なう多
値電圧を情報として記憶する強誘電体を電極材料で挟ん
で形成する強誘電体キャパシタ１１と、強誘電体キャパ
シタ１１に直列に接続された誘電体キャパシタ１２と、
強誘電体キャパシタ１１に記憶される多重履歴特性に伴
なう多値電圧情報を読み出す電圧電流変換素子１６とで
構成された強誘電体メモリ装置である。
有する多重履歴特性の強誘電体メモリ素子を用いる強誘
電体メモリ装置を提供することを目的とする。 【構成】本発明は、少なくとも３個以上の安定な分極値
を有する多重履歴特性を有し、多重履歴特性に伴なう多
値電圧を情報として記憶する強誘電体を電極材料で挟ん
で形成する強誘電体キャパシタ１１と、強誘電体キャパ
シタ１１に直列に接続された誘電体キャパシタ１２と、
強誘電体キャパシタ１１に記憶される多重履歴特性に伴
なう多値電圧情報を読み出す電圧電流変換素子１６とで
構成された強誘電体メモリ装置である。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体を記録媒体に
用いる強誘電体メモリ装置に係り、特に安定な分極値を
少なくとも３個以上有する多重履歴特性を示す強誘電体
メモリ素子を用いた強誘電体メモリ装置に関する。
用いる強誘電体メモリ装置に係り、特に安定な分極値を
少なくとも３個以上有する多重履歴特性を示す強誘電体
メモリ素子を用いた強誘電体メモリ装置に関する。
【０００２】
【従来の技術】従来、強誘電体バルクに薄膜トランジス
タを形成した不揮発性半導体メモリ素子が提案され、ま
た近年、ＦＥＴのゲート上に強誘電体薄膜を形成した素
子（ＭＦＩＳ素子、若しくはＭＦＭＩＳ）が試作されて
いる。これらのＭＦＩＳ素子、若しくはＭＦＭＩＳ素子
は、非破壊読出し可能なメモリ素子で有効であり、現
在、注目されている構造のメモリ素子である。
タを形成した不揮発性半導体メモリ素子が提案され、ま
た近年、ＦＥＴのゲート上に強誘電体薄膜を形成した素
子（ＭＦＩＳ素子、若しくはＭＦＭＩＳ）が試作されて
いる。これらのＭＦＩＳ素子、若しくはＭＦＭＩＳ素子
は、非破壊読出し可能なメモリ素子で有効であり、現
在、注目されている構造のメモリ素子である。
【０００３】この従来のＭＦＭＩＳ型素子について説明
する。図１０（ａ）は、従来のＭＦＭＩＳ型素子の例と
して、ソイヤー・タワー回路と電界効果型トランジスタ
を組み合わせた構成の等価回路である。強誘電体キャパ
シタ（ＣFE）１と誘電体キャパシタ（ＣL ）２を直列接
続したソイヤー・タワー回路の端子４より、正弦波状の
電圧を印加した時の各々のキャパシタ両端電圧は、図１
０（ｂ）に示すようなヒステリシス特性を示す。尚、端
子４を接地すると、図１０（ｂ）に示すＭ0 もしくは、
Ｍ1 の点で安定となる。
する。図１０（ａ）は、従来のＭＦＭＩＳ型素子の例と
して、ソイヤー・タワー回路と電界効果型トランジスタ
を組み合わせた構成の等価回路である。強誘電体キャパ
シタ（ＣFE）１と誘電体キャパシタ（ＣL ）２を直列接
続したソイヤー・タワー回路の端子４より、正弦波状の
電圧を印加した時の各々のキャパシタ両端電圧は、図１
０（ｂ）に示すようなヒステリシス特性を示す。尚、端
子４を接地すると、図１０（ｂ）に示すＭ0 もしくは、
Ｍ1 の点で安定となる。
【０００４】例えば、このＭ1 に於けるＶCLは正の値で
あり、Ｍ0 に於けるＶCLは、負の値である。この誘電体
キャパシタＣL ２に蓄えられた電圧情報を電界効果型ト
ランジスタ３で、読出し動作を行なう。ここでは、ｎ型
ＭＯＳＦＥＴであるため、Ｍ1 においては、電界効果型
トランジスタ３は導通状態となり、Ｍ0 に於いては、非
導通状態となり、Ｍ1 及びＭ0 の違いを読み出す。尚、
ＶCL（＝−ＶFE）が保持されている間は、読出しは非破
壊で行なうことができる。
あり、Ｍ0 に於けるＶCLは、負の値である。この誘電体
キャパシタＣL ２に蓄えられた電圧情報を電界効果型ト
ランジスタ３で、読出し動作を行なう。ここでは、ｎ型
ＭＯＳＦＥＴであるため、Ｍ1 においては、電界効果型
トランジスタ３は導通状態となり、Ｍ0 に於いては、非
導通状態となり、Ｍ1 及びＭ0 の違いを読み出す。尚、
ＶCL（＝−ＶFE）が保持されている間は、読出しは非破
壊で行なうことができる。
【０００５】また他の例としては、非破壊動作可能な記
憶素子で強誘電体薄膜の劣化を防止するものとして、図
１１（ａ）に示す構成のメモリ素子が考案されている。
このメモリ素子は、強誘電体キャパシタ６と直列に接続
された誘電体キャパシタ７と、さらに前記キャパシタ７
に並列接続された抵抗素子８とから構成され、また、読
出し用のスイッチ素子として電界効果型トランジスタ９
が設けられている。
憶素子で強誘電体薄膜の劣化を防止するものとして、図
１１（ａ）に示す構成のメモリ素子が考案されている。
このメモリ素子は、強誘電体キャパシタ６と直列に接続
された誘電体キャパシタ７と、さらに前記キャパシタ７
に並列接続された抵抗素子８とから構成され、また、読
出し用のスイッチ素子として電界効果型トランジスタ９
が設けられている。
【０００６】このメモリ素子は、強誘電体６の分極反転
に伴なう電荷を誘電体キャパシタ７に蓄積する際に、抵
抗素子８により一部放電する事により、記憶保持に際し
て、強誘電体キャパシタ６で、強誘電分極によって生じ
た電圧が、誘電体キャパシタ７に蓄積された電荷で打ち
消されないようにして、保持時間を長くするものであ
る。
に伴なう電荷を誘電体キャパシタ７に蓄積する際に、抵
抗素子８により一部放電する事により、記憶保持に際し
て、強誘電体キャパシタ６で、強誘電分極によって生じ
た電圧が、誘電体キャパシタ７に蓄積された電荷で打ち
消されないようにして、保持時間を長くするものであ
る。
【０００７】図１１（ｂ）は、抵抗素子８を誘電体キャ
パシタ７と並列に接続した、回路におけるヒステリシス
特性である。これにより、強誘電体に正の電圧を印加す
ると、結果として、ＭP1に安定し、その点での強誘電体
電圧ＶFEは正であり、印加した電界と同方向のメモリ電
圧が記憶されていることがわかる。逆に、負電界を印加
した場合は、ＭPOとなり、ＶFEは負を示す。
パシタ７と並列に接続した、回路におけるヒステリシス
特性である。これにより、強誘電体に正の電圧を印加す
ると、結果として、ＭP1に安定し、その点での強誘電体
電圧ＶFEは正であり、印加した電界と同方向のメモリ電
圧が記憶されていることがわかる。逆に、負電界を印加
した場合は、ＭPOとなり、ＶFEは負を示す。
【０００８】この構成により強誘電体の２つの安定な分
極Ｐ0 ，Ｐ1 に対して、その分極と同方向の電界をも
つ、記憶電圧ＭPO，ＭP1を得られる。また読出しは、誘
電体キャパシタの電圧によりＯＮ−ＯＦＦ制御される。
電界効果型トランジスタ９を流れる電流の有無で行なう
ことができる。
極Ｐ0 ，Ｐ1 に対して、その分極と同方向の電界をも
つ、記憶電圧ＭPO，ＭP1を得られる。また読出しは、誘
電体キャパシタの電圧によりＯＮ−ＯＦＦ制御される。
電界効果型トランジスタ９を流れる電流の有無で行なう
ことができる。
【０００９】前述した２つの従来例における、読出し用
トランジスタは、正の電圧により導通するスイッチ素子
と、負の電圧により導通するスイッチからなり、記憶さ
れた情報の極性を読出し電流の向きとして検出する記憶
素子が、演算機等に用いられている。前記読出し用スイ
ッチ素子としては、Ｓi 基板上に作られたｎ型ＭＯＳト
ランジスタ，ｐ型ＭＯＳトランジスタとで構成される素
子が公知である。
トランジスタは、正の電圧により導通するスイッチ素子
と、負の電圧により導通するスイッチからなり、記憶さ
れた情報の極性を読出し電流の向きとして検出する記憶
素子が、演算機等に用いられている。前記読出し用スイ
ッチ素子としては、Ｓi 基板上に作られたｎ型ＭＯＳト
ランジスタ，ｐ型ＭＯＳトランジスタとで構成される素
子が公知である。
【００１０】またシリコン（Ｓi ）ディバイス上で、抵
抗素子を作成する場合は、ＭＯＳトランジスタのチャネ
ル抵抗を用いたり、ドープドポリシリコンで作製するこ
とが知られている。
抗素子を作成する場合は、ＭＯＳトランジスタのチャネ
ル抵抗を用いたり、ドープドポリシリコンで作製するこ
とが知られている。
【００１１】前述した強誘電体メモリ素子を複数個並べ
て作製したメモリ装置としては、米国ラムトロン社，ク
リサリス社等で試みられている。記憶素子にＳＲＡＭを
用いた２値（１，０）情報を扱うベクトル乗算機は、試
作段階である。
て作製したメモリ装置としては、米国ラムトロン社，ク
リサリス社等で試みられている。記憶素子にＳＲＡＭを
用いた２値（１，０）情報を扱うベクトル乗算機は、試
作段階である。
【００１２】
【発明が解決しようとする課題】しかし、前述した従来
例のメモリ装置を構成する強誘電体メモリ素子に記憶で
きる情報は、強誘電体のもつ２つの安定な分極Ｐ0 ，Ｐ
1 に基づくものであり、Ｐ0 →Ｐ1 若しくはＰ1 →Ｐ0
へ変移する際の分極反転に伴なう電荷情報、即ち、通常
の強誘電体では安定な分極状態が２点しかないため、記
憶できる情報は２値になる（２値メモリ）。
例のメモリ装置を構成する強誘電体メモリ素子に記憶で
きる情報は、強誘電体のもつ２つの安定な分極Ｐ0 ，Ｐ
1 に基づくものであり、Ｐ0 →Ｐ1 若しくはＰ1 →Ｐ0
へ変移する際の分極反転に伴なう電荷情報、即ち、通常
の強誘電体では安定な分極状態が２点しかないため、記
憶できる情報は２値になる（２値メモリ）。
【００１３】一般には、多数のメモリ素子を配列し、各
メモリ素子に、１若しくは０を記憶させて、それらの２
種類の数値の並びをデータとして利用させている。従っ
て、記憶すべき情報量が増えると、それらを記憶するた
めに必要とするメモリ素子の数が多くなるため、メモリ
装置が大型化し、それに伴い消費電力の増大や放熱処理
等の問題も付随する。さらには、これらの記憶装置を制
御する制御回路も大型化し、演算処理の時間が遅くな
り、制御も複雑になってしまう。そこで本発明は、安定
な分極値を少なくとも３個以上有する多重履歴特性の強
誘電体メモリ素子を用いる強誘電体メモリ装置を提供す
ることを目的とする。
メモリ素子に、１若しくは０を記憶させて、それらの２
種類の数値の並びをデータとして利用させている。従っ
て、記憶すべき情報量が増えると、それらを記憶するた
めに必要とするメモリ素子の数が多くなるため、メモリ
装置が大型化し、それに伴い消費電力の増大や放熱処理
等の問題も付随する。さらには、これらの記憶装置を制
御する制御回路も大型化し、演算処理の時間が遅くな
り、制御も複雑になってしまう。そこで本発明は、安定
な分極値を少なくとも３個以上有する多重履歴特性の強
誘電体メモリ素子を用いる強誘電体メモリ装置を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明は上記目的を達成
するために、少なくとも３個以上の安定な分極値を有す
る多重履歴特性を有し、多重履歴特性に伴なう多値電圧
を情報として記憶する強誘電体を電極材料で挟んで形成
する強誘電体キャパシタと、前記強誘電体キャパシタに
直列に接続された誘電体キャパシタと、前記強誘電体キ
ャパシタに記憶される前記多重履歴特性に伴なう多値電
圧情報を読み出す電圧電流変換素子とで構成された強誘
電体メモリ装置を提供する。
するために、少なくとも３個以上の安定な分極値を有す
る多重履歴特性を有し、多重履歴特性に伴なう多値電圧
を情報として記憶する強誘電体を電極材料で挟んで形成
する強誘電体キャパシタと、前記強誘電体キャパシタに
直列に接続された誘電体キャパシタと、前記強誘電体キ
ャパシタに記憶される前記多重履歴特性に伴なう多値電
圧情報を読み出す電圧電流変換素子とで構成された強誘
電体メモリ装置を提供する。
【００１５】
【作用】以上のような構成の強誘電体メモリ装置は、少
なくとも３個以上の安定な分極値がある多重履歴特性を
有する強誘電体キャパシタと該強誘電体キャパシタに直
列接続された誘電体キャパシタとからなる強誘電体メモ
リ素子により構成され、前記多重履歴特性を利用して書
き込まれた多値電圧情報を電圧電流変換素子で読み出す
ことにより、３個以上の安定な分極値で分極状態が変化
する際に蓄えられる電圧情報が３個以上得られる。
なくとも３個以上の安定な分極値がある多重履歴特性を
有する強誘電体キャパシタと該強誘電体キャパシタに直
列接続された誘電体キャパシタとからなる強誘電体メモ
リ素子により構成され、前記多重履歴特性を利用して書
き込まれた多値電圧情報を電圧電流変換素子で読み出す
ことにより、３個以上の安定な分極値で分極状態が変化
する際に蓄えられる電圧情報が３個以上得られる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１を参照して、本発明による第１実施例
としての強誘電体メモリ装置に用いられる強誘電体メモ
リ素子の多重履歴特性について説明する。
に説明する。図１を参照して、本発明による第１実施例
としての強誘電体メモリ装置に用いられる強誘電体メモ
リ素子の多重履歴特性について説明する。
【００１７】図１（ａ）は、強誘電体メモリ素子に用い
られる強誘電体の多重履歴特性を示すものであり、正電
界を印加することにより２ヶ所の変曲点を示し、且つ負
電界に対しても２ヶ所の変曲点を示す。この強誘電体メ
モリ素子の例について、以下に説明する。
られる強誘電体の多重履歴特性を示すものであり、正電
界を印加することにより２ヶ所の変曲点を示し、且つ負
電界に対しても２ヶ所の変曲点を示す。この強誘電体メ
モリ素子の例について、以下に説明する。
【００１８】図２は、多重履歴特性と、自発分極につい
て示した図である。多重履歴特性を有する強誘電体は等
価的に考えると高抗電界特性を示すＣFE High と低抗電
界特性を示すＣFE Low の並列接続と考えられる。
て示した図である。多重履歴特性を有する強誘電体は等
価的に考えると高抗電界特性を示すＣFE High と低抗電
界特性を示すＣFE Low の並列接続と考えられる。
【００１９】ここで、各々の状態においては、 状態１． ＣFE High 、ＣFE Low 共に同じ方向の自発
分極Ｐh ，ＰL を持つ。［図２（ａ），（ｂ）］ 状態２． ＣFE High は、状態１と同様のＰh を示し、
ＣFE Low のみ分極反転が起こり−ＰL の状態である。
全体では、丁度、｜Ｐh ｜＝｜ＰL ｜とすると、自発分
極は０である。［図２（ｃ），（ｄ）］ 状態３． 状態１とは正反対の自発分極−Ｐh 及び−Ｐ
L を持つ。［図２（ｅ），（ｆ）］ 状態４． 状態２と、正反対の自発分極−Ｐh ，ＰL が
存在するが、全体では、状態２と同じく０を示す。［図
２（ｇ），（ｈ）］ ここで、前記多重履歴特性を有する強誘電体を用いて、
図１（ｂ）に示す構成のメモリ素子を考える。
分極Ｐh ，ＰL を持つ。［図２（ａ），（ｂ）］ 状態２． ＣFE High は、状態１と同様のＰh を示し、
ＣFE Low のみ分極反転が起こり−ＰL の状態である。
全体では、丁度、｜Ｐh ｜＝｜ＰL ｜とすると、自発分
極は０である。［図２（ｃ），（ｄ）］ 状態３． 状態１とは正反対の自発分極−Ｐh 及び−Ｐ
L を持つ。［図２（ｅ），（ｆ）］ 状態４． 状態２と、正反対の自発分極−Ｐh ，ＰL が
存在するが、全体では、状態２と同じく０を示す。［図
２（ｇ），（ｈ）］ ここで、前記多重履歴特性を有する強誘電体を用いて、
図１（ｂ）に示す構成のメモリ素子を考える。
【００２０】一般に、強誘電体キャパシタと誘電体キャ
パシタを直列接続した回路構成は、強誘電体の分極反転
に伴なう電荷量を測定する際に用いられる（ワイヤー・
タワー回路）。つまり、分極反転に伴なう電荷を誘電体
キャパシタに移して観察する方法である。この際、強誘
電体キャパシタ及び誘電体キャパシタに蓄えられた電荷
は自由であり、漏れ抵抗により、強誘電体の自発分極の
有無にかかわらず、減少し、やがて０になってしまう。
パシタを直列接続した回路構成は、強誘電体の分極反転
に伴なう電荷量を測定する際に用いられる（ワイヤー・
タワー回路）。つまり、分極反転に伴なう電荷を誘電体
キャパシタに移して観察する方法である。この際、強誘
電体キャパシタ及び誘電体キャパシタに蓄えられた電荷
は自由であり、漏れ抵抗により、強誘電体の自発分極の
有無にかかわらず、減少し、やがて０になってしまう。
【００２１】図１（ｂ）において、強誘電体キャパシタ
（ＣFE）１１の状態は、図２に示すＰ1 （状態１）の位
置にあったとする。但し、キャパシタには電荷が蓄えら
れていないものとする。
（ＣFE）１１の状態は、図２に示すＰ1 （状態１）の位
置にあったとする。但し、キャパシタには電荷が蓄えら
れていないものとする。
【００２２】ここで、端子１５を接地し、端子１４より
ＰL のみを反転しうる電圧を印加した後、接地する。こ
のＰL →−ＰL に反転する際に発生した反転電荷ＱL
は、Ｃに蓄積され、ＶL ＝ＱL ／Ｃなる電位を発生す
る。（この時の自発分極はＰ0P）また、この状態から、
端子１４よりＰL が反転しうる電圧を印加した後、再び
接地する。ここではＰh →−ＰL となり、自発分極はＰ
2 となる。この反転に伴なう電荷Ｑh は、ＱL と同じ大
きさであることは明らかである。
ＰL のみを反転しうる電圧を印加した後、接地する。こ
のＰL →−ＰL に反転する際に発生した反転電荷ＱL
は、Ｃに蓄積され、ＶL ＝ＱL ／Ｃなる電位を発生す
る。（この時の自発分極はＰ0P）また、この状態から、
端子１４よりＰL が反転しうる電圧を印加した後、再び
接地する。ここではＰh →−ＰL となり、自発分極はＰ
2 となる。この反転に伴なう電荷Ｑh は、ＱL と同じ大
きさであることは明らかである。
【００２３】従って、Ｖh ＝（ＱL ＋Ｑh ）／Ｃ とな
り、Ｖh ＝２ＶL である。これらのＰ1 ，Ｐ0P，Ｐ2
に於ける状態での、誘電体キャパシタＣの電位は、各
々、０（ｖ），ＶL （ｖ），２ＶL （ｖ）となり、キャ
パシタＣに対し、３値が記憶されていることがわかる。
り、Ｖh ＝２ＶL である。これらのＰ1 ，Ｐ0P，Ｐ2
に於ける状態での、誘電体キャパシタＣの電位は、各
々、０（ｖ），ＶL （ｖ），２ＶL （ｖ）となり、キャ
パシタＣに対し、３値が記憶されていることがわかる。
【００２４】次に、このような強誘電体メモリ素子から
のデータ読出しについて説明する。図１（ｂ）に示した
電圧電流変換素子１３は、図１（ｃ）のような特性をも
っており、ＶL の時は０．７（ｍＡ），２ＶL の時は
１．４（ｍＡ）を示す。ここで、図１（ｂ）の端子１７
を接地すると、端子１７←→端子１８に電圧が印加され
る。この際端子１６に一定電圧（ＶREAD）を印加した時
の電源から端子１６に流れ込む電流は、Ｐ1 ，Ｐ0P，Ｐ
2 に対し各々、０（Ａ），０．７（ｍＡ），１．４（ｍ
Ａ）となる。この電流を検出し、３値の状態を判別す
る。
のデータ読出しについて説明する。図１（ｂ）に示した
電圧電流変換素子１３は、図１（ｃ）のような特性をも
っており、ＶL の時は０．７（ｍＡ），２ＶL の時は
１．４（ｍＡ）を示す。ここで、図１（ｂ）の端子１７
を接地すると、端子１７←→端子１８に電圧が印加され
る。この際端子１６に一定電圧（ＶREAD）を印加した時
の電源から端子１６に流れ込む電流は、Ｐ1 ，Ｐ0P，Ｐ
2 に対し各々、０（Ａ），０．７（ｍＡ），１．４（ｍ
Ａ）となる。この電流を検出し、３値の状態を判別す
る。
【００２５】そして、強誘電体メモリ素子の記憶を消去
する場合は、端子１５を接地し、端子１４よりＰh ，−
ＰL が反転しうる大きさの負電圧を印加し、分極状態を
Ｐ1に戻す。また、この後、端子１４，１８を接地し、
自由電荷を放電し、強誘電体キャパシタ１１，誘電体キ
ャパシタ１２の蓄積電荷を０にする。
する場合は、端子１５を接地し、端子１４よりＰh ，−
ＰL が反転しうる大きさの負電圧を印加し、分極状態を
Ｐ1に戻す。また、この後、端子１４，１８を接地し、
自由電荷を放電し、強誘電体キャパシタ１１，誘電体キ
ャパシタ１２の蓄積電荷を０にする。
【００２６】次に本発明による第２実施例としての強誘
電体メモリ装置を構成する強誘電体メモリ素子について
説明する。この強誘電体メモリ素子は、前述した多重履
歴強誘電キャパシタを用いて、図３（ａ）に示すように
構成する。ここで、本実施例の説明に先立って、図１１
（ａ），（ｂ）を参照して、自発分極と記憶電圧の関係
を明らかにしておく。
電体メモリ装置を構成する強誘電体メモリ素子について
説明する。この強誘電体メモリ素子は、前述した多重履
歴強誘電キャパシタを用いて、図３（ａ）に示すように
構成する。ここで、本実施例の説明に先立って、図１１
（ａ），（ｂ）を参照して、自発分極と記憶電圧の関係
を明らかにしておく。
【００２７】まず、図１１（ｂ）において、ＭP0のメモ
リ電圧を示す状態（Ｖc ＝正，ＶFE＝負）に対し、ＶFE
に正の電圧が印加する様に電圧を印加し、分極反転をす
ると、ＭP1となり、（Ｖc ＝負，ＶFE＝正）の状態とな
る。この状態は、自発分極の向きと記憶電圧の向きが、
一致していることが判る。
リ電圧を示す状態（Ｖc ＝正，ＶFE＝負）に対し、ＶFE
に正の電圧が印加する様に電圧を印加し、分極反転をす
ると、ＭP1となり、（Ｖc ＝負，ＶFE＝正）の状態とな
る。この状態は、自発分極の向きと記憶電圧の向きが、
一致していることが判る。
【００２８】このことを考慮して、図３（ａ）を考える
と、端子２６を接地し、端子２５よりＰL 及びＰh が反
転する（図２）。正電圧を印加した後、端子２５を接地
すると、端子２９の電位は、ＧＮＤから見て、負の電圧
を示すことがわかる（図２の状態３．Ｐ2 の時）。
と、端子２６を接地し、端子２５よりＰL 及びＰh が反
転する（図２）。正電圧を印加した後、端子２５を接地
すると、端子２９の電位は、ＧＮＤから見て、負の電圧
を示すことがわかる（図２の状態３．Ｐ2 の時）。
【００２９】一方、負の電圧を印加し、−ＰL ．−Ｐh
からＰL ．Ｐh に反転した後には、端子２９はＧＮＤか
ら見て、正の電圧を示す。さらに図２に示す状態２，及
び状態４では、全体の自発分極は、０であるため、記憶
電圧は０Ｖとなる。ここで、読出し用電圧電流変換素子
として、図３（ｂ）に示す特性を考えると、前記Ｐ2に
対応した記憶電圧−ＶM では、０Ａ状態２，４のＰ＝０
では記憶電圧は、０Ｖであるため、１．５ｍＡ、またＰ
L では蓄積電圧が＋ＶM であり、出力電流は３ｍＡを示
し、３状態について読み出す事が可能である。
からＰL ．Ｐh に反転した後には、端子２９はＧＮＤか
ら見て、正の電圧を示す。さらに図２に示す状態２，及
び状態４では、全体の自発分極は、０であるため、記憶
電圧は０Ｖとなる。ここで、読出し用電圧電流変換素子
として、図３（ｂ）に示す特性を考えると、前記Ｐ2に
対応した記憶電圧−ＶM では、０Ａ状態２，４のＰ＝０
では記憶電圧は、０Ｖであるため、１．５ｍＡ、またＰ
L では蓄積電圧が＋ＶM であり、出力電流は３ｍＡを示
し、３状態について読み出す事が可能である。
【００３０】次に図４に、本発明による第３実施例とし
ての強誘電体メモリ装置を構成する強誘電体メモリ素子
を示し説明する。まず、図４（ａ）に示す端子３８を接
地し、端子３７より振幅Ｖp-p ＝２Ｖ2となる正弦波を
印加した時の強誘電体キャパシタ（ＣFE）３１の両端電
圧ＶFEと、ＣL の両端電圧ＶCLとを図４（ｂ）に示す。
ての強誘電体メモリ装置を構成する強誘電体メモリ素子
を示し説明する。まず、図４（ａ）に示す端子３８を接
地し、端子３７より振幅Ｖp-p ＝２Ｖ2となる正弦波を
印加した時の強誘電体キャパシタ（ＣFE）３１の両端電
圧ＶFEと、ＣL の両端電圧ＶCLとを図４（ｂ）に示す。
【００３１】端子３７が接地された時が、記憶状態にあ
るのだが、ＰL の状態では、ＶMP1（ＶFE＝−ＶCL）。
Ｐ2 の状態では、ＶMP2 （−ＶFE＝ＶCL）である。ま
た、ＶMP2 の状態に、−Ｖ1 まで電圧を印加した後、入
力端子３７を接地した時、もしくはＶMP1 の状態にＶ1
まで電圧を印加した後、入力端子３７を接地した時は、
各々のＶMP0 （ＶFE＝ＶCL＝０）となる。
るのだが、ＰL の状態では、ＶMP1（ＶFE＝−ＶCL）。
Ｐ2 の状態では、ＶMP2 （−ＶFE＝ＶCL）である。ま
た、ＶMP2 の状態に、−Ｖ1 まで電圧を印加した後、入
力端子３７を接地した時、もしくはＶMP1 の状態にＶ1
まで電圧を印加した後、入力端子３７を接地した時は、
各々のＶMP0 （ＶFE＝ＶCL＝０）となる。
【００３２】図４（ａ）に示す端子３８←→３７間に於
いて、ＩＶ1 ，ＩＶ2 なる大きさのパルスを用いる事に
よりＶMP1 ，ＶMP0 ，ＶMP2 の状態を記憶する。電圧電
流変換素子３３，３４の特性は、端子４０，端子３５間
の電圧もしくは、端子３９，端子３５間の電圧に対して
図４（ｃ）に示す特性を示す。
いて、ＩＶ1 ，ＩＶ2 なる大きさのパルスを用いる事に
よりＶMP1 ，ＶMP0 ，ＶMP2 の状態を記憶する。電圧電
流変換素子３３，３４の特性は、端子４０，端子３５間
の電圧もしくは、端子３９，端子３５間の電圧に対して
図４（ｃ）に示す特性を示す。
【００３３】また、本実施例の強誘電体メモリ素子にお
ける読出しは、端子３７，端子３８を接地し、端子３９
に正の電源、端子４０に負の電源を接続する。電圧電流
変換素子３３はｐ型ＭＯＳトランジスタであり、電圧電
流変換素子３４はｎ型ＭＯＳトランジスタで構成されて
いる。
ける読出しは、端子３７，端子３８を接地し、端子３９
に正の電源、端子４０に負の電源を接続する。電圧電流
変換素子３３はｐ型ＭＯＳトランジスタであり、電圧電
流変換素子３４はｎ型ＭＯＳトランジスタで構成されて
いる。
【００３４】ここで、端子３５の電位は、記憶状態によ
り、＋ＶM ，０，−ＶM であるため、＋ＶM の時は、出
力端子３６より−１ｍＡ，０Ｖの時は、０Ａ，−ＶM の
時は＋１ｍＡの電流が流れるためこれを判別し、読み出
す。
り、＋ＶM ，０，−ＶM であるため、＋ＶM の時は、出
力端子３６より−１ｍＡ，０Ｖの時は、０Ａ，−ＶM の
時は＋１ｍＡの電流が流れるためこれを判別し、読み出
す。
【００３５】次に図５に、本発明による第４実施例とし
ての強誘電体メモリ装置の構成を示し説明する。この強
誘電体メモリ装置は、多重履歴特性を持つ強誘電体キャ
パシタ４１と、前記強誘電体キャパシタ４１と直列に配
置された誘電体キャパシタ４２、更に誘電体キャパシタ
４２と並列に設けられた抵抗素子４３から構成されるメ
モリ素子部と、電圧電流変換素子４４，４５からなる読
出し回路とから構成されている。この強誘電体キャパシ
タの多重履歴特性は、図２に示す特性と同等の特性であ
るものとする。
ての強誘電体メモリ装置の構成を示し説明する。この強
誘電体メモリ装置は、多重履歴特性を持つ強誘電体キャ
パシタ４１と、前記強誘電体キャパシタ４１と直列に配
置された誘電体キャパシタ４２、更に誘電体キャパシタ
４２と並列に設けられた抵抗素子４３から構成されるメ
モリ素子部と、電圧電流変換素子４４，４５からなる読
出し回路とから構成されている。この強誘電体キャパシ
タの多重履歴特性は、図２に示す特性と同等の特性であ
るものとする。
【００３６】図５に示す端子４７を接地し、端子４６よ
り、正の電圧を印加し、図２に示す状態３，Ｐ2 とす
る。その後、端子４６を接地すると、多重履歴強誘電体
キャパシタ４１（ＣFE），誘電体キャパシタ４２（Ｃ
L ），抵抗４３（Ｒ）は、等価的に並列接続となり、端
子４７←→５０間には、分極Ｐ２に対応したＶP2が保持
される。尚、このＶP2は、端子４７に対し端子５０が、
負電位としてあらわれ、Ｐ2 と同方向の電界をもつもの
である。このため、ＶP2は、Ｐ2 が保持されるかぎり、
保持される。
り、正の電圧を印加し、図２に示す状態３，Ｐ2 とす
る。その後、端子４６を接地すると、多重履歴強誘電体
キャパシタ４１（ＣFE），誘電体キャパシタ４２（Ｃ
L ），抵抗４３（Ｒ）は、等価的に並列接続となり、端
子４７←→５０間には、分極Ｐ２に対応したＶP2が保持
される。尚、このＶP2は、端子４７に対し端子５０が、
負電位としてあらわれ、Ｐ2 と同方向の電界をもつもの
である。このため、ＶP2は、Ｐ2 が保持されるかぎり、
保持される。
【００３７】同様の方法で、端子４６，４７間の電圧を
制御し、図２に示す状態１，Ｐ1 とする。すると、ＶP1
がＶP2とは、逆極内の電圧として保持される。書き込み
用電源は正負両極性で大きさも任意に制御される。又、
状態２及び４は、Ｐ＝０であるため、ＶP0P ＝ＶPon ＝
０となり電位状態としては区別できない。
制御し、図２に示す状態１，Ｐ1 とする。すると、ＶP1
がＶP2とは、逆極内の電圧として保持される。書き込み
用電源は正負両極性で大きさも任意に制御される。又、
状態２及び４は、Ｐ＝０であるため、ＶP0P ＝ＶPon ＝
０となり電位状態としては区別できない。
【００３８】以上の方法で、このメモリ素子は分極状態
に応じた記憶電圧として、ＶP1，０，ＶP2（＝−ＶP1）
を得る事ができる。前記電圧電流素子４４，４５からな
る読出し回路においては、端子４８に正電源を接続し、
端子４９には負電源を接続し、ＧＮＤに対し端子５０の
電位を負から正に変化させると図４（ｃ）で示した特性
を示すものとする。
に応じた記憶電圧として、ＶP1，０，ＶP2（＝−ＶP1）
を得る事ができる。前記電圧電流素子４４，４５からな
る読出し回路においては、端子４８に正電源を接続し、
端子４９には負電源を接続し、ＧＮＤに対し端子５０の
電位を負から正に変化させると図４（ｃ）で示した特性
を示すものとする。
【００３９】ここで、記憶電圧ＶP2＝−ＶM ，ＶP1＝Ｖ
M （図４（ｂ））とすると、状態Ｐ1 を記憶している場
合は、ＶP1を記憶しているため、出力端子５１より−１
ｍＡの電流が、又Ｐ2 の時には１ｍＡの電流が流れ、０
のときは、０Ａの電流が出力され、読出しを行なうこと
ができる。
M （図４（ｂ））とすると、状態Ｐ1 を記憶している場
合は、ＶP1を記憶しているため、出力端子５１より−１
ｍＡの電流が、又Ｐ2 の時には１ｍＡの電流が流れ、０
のときは、０Ａの電流が出力され、読出しを行なうこと
ができる。
【００４０】次に図６には、本発明による第５実施例と
しての強誘電体メモリ装置の構造を示し説明する。この
強誘電体メモリ素子においては、電圧電流変換素子６
４，６５を、各々シリコン（Ｓｉ）基板上に作成したｐ
型ＭＯＳ，ｎ型ＭＯＳトランジスタで構成した。
しての強誘電体メモリ装置の構造を示し説明する。この
強誘電体メモリ素子においては、電圧電流変換素子６
４，６５を、各々シリコン（Ｓｉ）基板上に作成したｐ
型ＭＯＳ，ｎ型ＭＯＳトランジスタで構成した。
【００４１】ＭＯＳ型デバイスは、構造上漏れ抵抗が非
常に小さくすることができるため、図６（ａ）に示した
構造により、漏れ抵抗により記憶電荷が減少するデバイ
ス構成についても、長期の記憶を実現する。
常に小さくすることができるため、図６（ａ）に示した
構造により、漏れ抵抗により記憶電荷が減少するデバイ
ス構成についても、長期の記憶を実現する。
【００４２】次に図７には、本発明による第６実施例と
しての強誘電体メモリ装置に用いられる強誘電体メモリ
素子の構造を示し説明する。図７（ａ）に示す端子７２
と端子７１間に通常、ＣGSという寄生容量が発生してし
まう。これは、ゲート酸化膜ＳｉＯ2 を誘電体とし、電
極材としてPolyＳｉ，Ｐ+ 拡散層を用いたものである。
この面積を制御し、メモリ素子と誘電体キャパシタとし
て用いる。又、端子７１と端子７２の間には、別途設け
られるPolyＳｉ抵抗体を接続することにより抵抗素子を
作っている。
しての強誘電体メモリ装置に用いられる強誘電体メモリ
素子の構造を示し説明する。図７（ａ）に示す端子７２
と端子７１間に通常、ＣGSという寄生容量が発生してし
まう。これは、ゲート酸化膜ＳｉＯ2 を誘電体とし、電
極材としてPolyＳｉ，Ｐ+ 拡散層を用いたものである。
この面積を制御し、メモリ素子と誘電体キャパシタとし
て用いる。又、端子７１と端子７２の間には、別途設け
られるPolyＳｉ抵抗体を接続することにより抵抗素子を
作っている。
【００４３】次に図８には、本発明による第７実施例と
しての強誘電体メモリ装置及び該強誘電体メモリ装置に
用いられる強誘電体メモリ素子を示し説明する。図８
（ａ）は、強誘電体メモリ装置に用いられる強誘電体メ
モリ素子（単位メモリセル）の構成を示す。図８（ｂ）
は、この強誘電体メモリ素子を用いて構成する強誘電体
メモリ装置を示す。この実施例では、説明を容易にする
ために２個の単位メモリセルで構成したが、これに限定
されるものではなく、多数のメモリセルを配置するマト
リックス構成であっても勿論、好適する。
しての強誘電体メモリ装置及び該強誘電体メモリ装置に
用いられる強誘電体メモリ素子を示し説明する。図８
（ａ）は、強誘電体メモリ装置に用いられる強誘電体メ
モリ素子（単位メモリセル）の構成を示す。図８（ｂ）
は、この強誘電体メモリ素子を用いて構成する強誘電体
メモリ装置を示す。この実施例では、説明を容易にする
ために２個の単位メモリセルで構成したが、これに限定
されるものではなく、多数のメモリセルを配置するマト
リックス構成であっても勿論、好適する。
【００４４】図８（ａ）に示す強誘電体メモリ素子（単
位メモリセル）は、図１に示した強誘電体メモリ素子と
同等であり、ここでは詳細な説明を省略する。この強誘
電体メモリ装置は、２個の強誘電体メモリ素子８１，９
１（以下、セル１，２と称する）と、データを書込むセ
ルを選択する書き込み用アドレスデコーダ１０２と、書
込み時に分極を多値で書き込むための書込み用両極性電
源（電圧の大きさが書き込みたい情報に従い可変する）
１０３と、データを読出すセルを選択する読出し用アド
レスデコーダ１０１と、読出した電流を検出し、情報を
判別する読出し電流検出回路１０６と、Ｒ／Ｗ制御回路
１０５とから構成されている。
位メモリセル）は、図１に示した強誘電体メモリ素子と
同等であり、ここでは詳細な説明を省略する。この強誘
電体メモリ装置は、２個の強誘電体メモリ素子８１，９
１（以下、セル１，２と称する）と、データを書込むセ
ルを選択する書き込み用アドレスデコーダ１０２と、書
込み時に分極を多値で書き込むための書込み用両極性電
源（電圧の大きさが書き込みたい情報に従い可変する）
１０３と、データを読出すセルを選択する読出し用アド
レスデコーダ１０１と、読出した電流を検出し、情報を
判別する読出し電流検出回路１０６と、Ｒ／Ｗ制御回路
１０５とから構成されている。
【００４５】このような構成において、セル１，２への
データ書き込みの際には、書込み用アドレスデコーダ１
０１により、トランジスタ８４（Ｗ−ＳＷ１）が導通状
態となり、書込み用両極性電源１０３が接続される。ま
た、トランジスタ８５（Ｗ−ＳＷ２）は、読出し時以外
は常に導通させておき、接地されるように、前記Ｒ／Ｗ
制御回路１０５で制御されている。このため、書き込み
時には、片側が接地される。ここで書込み用両極性電源
１０３より書込みたい情報に応じた大きさ及び極性の電
圧パルスが印加され、その後、接地される。
データ書き込みの際には、書込み用アドレスデコーダ１
０１により、トランジスタ８４（Ｗ−ＳＷ１）が導通状
態となり、書込み用両極性電源１０３が接続される。ま
た、トランジスタ８５（Ｗ−ＳＷ２）は、読出し時以外
は常に導通させておき、接地されるように、前記Ｒ／Ｗ
制御回路１０５で制御されている。このため、書き込み
時には、片側が接地される。ここで書込み用両極性電源
１０３より書込みたい情報に応じた大きさ及び極性の電
圧パルスが印加され、その後、接地される。
【００４６】尚、書き込みが行なわれていない時は、ト
ランジスタスイッチ８２（ＳＷ１）により常にセルのト
ランジスタ８４（Ｗ−ＳＷ１）に接続されている部位は
接地されている（記憶保持およびメモリ読出し時）。
ランジスタスイッチ８２（ＳＷ１）により常にセルのト
ランジスタ８４（Ｗ−ＳＷ１）に接続されている部位は
接地されている（記憶保持およびメモリ読出し時）。
【００４７】次に、このように構成された強誘電体メモ
リ装置における読出しについて説明する。まず読出し用
アドレスデコーダ１０２はトランジスタ８６（Ｒ−ＳＷ
２）を導通状態にさせ、セルが読出し用電源１０４と接
続される。同時に、トランジスタ８５（Ｗ−ＳＷ２）
は、Ｒ／Ｗ制御回路１０５より不導通状態（オフ状態）
にされる。
リ装置における読出しについて説明する。まず読出し用
アドレスデコーダ１０２はトランジスタ８６（Ｒ−ＳＷ
２）を導通状態にさせ、セルが読出し用電源１０４と接
続される。同時に、トランジスタ８５（Ｗ−ＳＷ２）
は、Ｒ／Ｗ制御回路１０５より不導通状態（オフ状態）
にされる。
【００４８】従って、読出し用電源１０４からセル１，
２に流れる電流は、セルの分極状態によって定まる値と
なり、この電流が読出し電流検出回路１０６に流れ込
む。ここで、セルの電圧電流変換素子の特性は、図３
（ｂ）であり、多重履歴性は図２で示すものである。
２に流れる電流は、セルの分極状態によって定まる値と
なり、この電流が読出し電流検出回路１０６に流れ込
む。ここで、セルの電圧電流変換素子の特性は、図３
（ｂ）であり、多重履歴性は図２で示すものである。
【００４９】図２で、状態１の時の分極状態の分極状態
Ｐ1 のメモリ電圧は、図３（ｂ）のＶM であり、状態３
の分極状態Ｐ2 の時のメモリ電圧時は−ＶM である。
又、状態２，４では、０Ｖを示す。
Ｐ1 のメモリ電圧は、図３（ｂ）のＶM であり、状態３
の分極状態Ｐ2 の時のメモリ電圧時は−ＶM である。
又、状態２，４では、０Ｖを示す。
【００５０】従って、読出し電流検出回路１０６ではＰ
1 の時は、３ｍＡ、Ｐ2 の時は、０ｍＡ、０Ｖの時（Ｐ
＝０）のときは、１．５ｍＡを検出し、その後判別し
て、出力する。
1 の時は、３ｍＡ、Ｐ2 の時は、０ｍＡ、０Ｖの時（Ｐ
＝０）のときは、１．５ｍＡを検出し、その後判別し
て、出力する。
【００５１】次に、本発明による第８実施例としての強
誘電体メモリ装置による積和演算用マトリックス演算機
への応用例について説明する。ここで、図９（ａ）に示
すメモリセルＭ１１〜Ｍ３３は、前述した第４実施例の
図５に示す強誘電体メモリ素子に対応するものとする。
また本実施例では、説明を理解し易くするために、３行
３列の配置としたが、これに限定されるものではない。
誘電体メモリ装置による積和演算用マトリックス演算機
への応用例について説明する。ここで、図９（ａ）に示
すメモリセルＭ１１〜Ｍ３３は、前述した第４実施例の
図５に示す強誘電体メモリ素子に対応するものとする。
また本実施例では、説明を理解し易くするために、３行
３列の配置としたが、これに限定されるものではない。
【００５２】この積和演算用マトリックス演算機は、メ
モリセルＭ１１〜Ｍ３３をマトリックス状に配置し、各
行毎にスイッチＳ１〜Ｓ３を設けている。図９（ｂ）を
参照して、前記セルＭ１１〜Ｍ３３に用いたメモリ素子
の入出力特性を説明する。
モリセルＭ１１〜Ｍ３３をマトリックス状に配置し、各
行毎にスイッチＳ１〜Ｓ３を設けている。図９（ｂ）を
参照して、前記セルＭ１１〜Ｍ３３に用いたメモリ素子
の入出力特性を説明する。
【００５３】まず、誘電体キャパシタ４２に不揮発性メ
モリ電圧０Ｖが記憶されている場合は、メモリ素子から
の出力される電流は０Ａになる。次に、前記誘電体キャ
パシタ４２に不揮発性メモリ電圧０．８Ｖが記憶されて
いる場合、＋５００μＡの電流が、又−０．８Ｖが記憶
されている場合は、−５００μＡの電流が、出力端子５
１より出力される。
モリ電圧０Ｖが記憶されている場合は、メモリ素子から
の出力される電流は０Ａになる。次に、前記誘電体キャ
パシタ４２に不揮発性メモリ電圧０．８Ｖが記憶されて
いる場合、＋５００μＡの電流が、又−０．８Ｖが記憶
されている場合は、−５００μＡの電流が、出力端子５
１より出力される。
【００５４】このように、Ｍ１１／Ｍ１３の各々のメモ
リ素子からの出力は、図９において、ライン１，ライン
２，ライン３で各々まとめられ各列毎の和が、電流計１
１１，１１２，１１３で検出される。
リ素子からの出力は、図９において、ライン１，ライン
２，ライン３で各々まとめられ各列毎の和が、電流計１
１１，１１２，１１３で検出される。
【００５５】ここで、次のマトリックス演算について考
える。 上記の演算を図８−１の演算機で実際に演算する。
える。 上記の演算を図８−１の演算機で実際に演算する。
【００５６】まず、（１．０．１）の情報をスイッチＳ
１，Ｓ２，Ｓ３に対し、ＯＮ，ＯＦＦ，ＯＮとして与え
る。 の情報は、Ｍ１１〜Ｍ３３の不揮発性メモリ電圧とし
て、 ０．８Ｖ ０Ｖ −０．８Ｖ ０Ｖ −０．８Ｖ ０Ｖ −０．８Ｖ ０．８Ｖ −０．８Ｖ として与えておく。
１，Ｓ２，Ｓ３に対し、ＯＮ，ＯＦＦ，ＯＮとして与え
る。 の情報は、Ｍ１１〜Ｍ３３の不揮発性メモリ電圧とし
て、 ０．８Ｖ ０Ｖ −０．８Ｖ ０Ｖ −０．８Ｖ ０Ｖ −０．８Ｖ ０．８Ｖ −０．８Ｖ として与えておく。
【００５７】この時、電流計１１１，１１２，１１３の
各々の出力値は、０Ａ，５００μＡ，−１ｍＡとなる。
この値を単位メモリセルからの出力電流絶対値５００μ
Ａで割ることにより、（０，１，−２）となり、（５）
式の右辺と一致する。［図９（ｂ）］ これを、ｎ次元に広げることにより、ｎ次元マトリック
ス演算回路を構築することができる。また動作からわか
るように、並列演算機であるため、非常に高速の積和演
算機が実現できる。
各々の出力値は、０Ａ，５００μＡ，−１ｍＡとなる。
この値を単位メモリセルからの出力電流絶対値５００μ
Ａで割ることにより、（０，１，−２）となり、（５）
式の右辺と一致する。［図９（ｂ）］ これを、ｎ次元に広げることにより、ｎ次元マトリック
ス演算回路を構築することができる。また動作からわか
るように、並列演算機であるため、非常に高速の積和演
算機が実現できる。
【００５８】次に、本発明の画像分類装置は、以下に記
載する構成により種々の効果が得られる。 （１） 少なくとも３個以上の安定な分極値を有する多
重履歴特性を有し、多重履歴特性に伴なう多値電圧を情
報として記憶する強誘電体を電極材料で挟んで形成する
強誘電体キャパシタと、前記強誘電体キャパシタに直列
に接続された誘電体キャパシタと、前記強誘電体キャパ
シタに記憶される前記多重履歴特性に伴なう多値電圧情
報を読み出す、電圧電流変換素子と、で構成される強誘
電体メモリ装置を提供する。
載する構成により種々の効果が得られる。 （１） 少なくとも３個以上の安定な分極値を有する多
重履歴特性を有し、多重履歴特性に伴なう多値電圧を情
報として記憶する強誘電体を電極材料で挟んで形成する
強誘電体キャパシタと、前記強誘電体キャパシタに直列
に接続された誘電体キャパシタと、前記強誘電体キャパ
シタに記憶される前記多重履歴特性に伴なう多値電圧情
報を読み出す、電圧電流変換素子と、で構成される強誘
電体メモリ装置を提供する。
【００５９】この強誘電体メモリ装置は、３個以上の安
定な分極値を有するため、分極状態が変化する際に蓄え
られる電圧情報も３個以上得られる。これにより、通常
の強誘電体では記憶できる情報は２値であるが、本発明
の強誘電体メモリ装置は、多重履歴特性の強誘電体を用
いる事により３値以上の記憶が可能である。又読み出し
用素子として、ＯＮ−ＯＦＦスイッチではなく、電圧電
流変換素子を用いる事により、多値記憶、多値読み出し
が可能である。
定な分極値を有するため、分極状態が変化する際に蓄え
られる電圧情報も３個以上得られる。これにより、通常
の強誘電体では記憶できる情報は２値であるが、本発明
の強誘電体メモリ装置は、多重履歴特性の強誘電体を用
いる事により３値以上の記憶が可能である。又読み出し
用素子として、ＯＮ−ＯＦＦスイッチではなく、電圧電
流変換素子を用いる事により、多値記憶、多値読み出し
が可能である。
【００６０】（２） 少なくとも３個以上の安定な分極
値を有する多重履歴特性を示す強誘電体キャパシタと、
前記強誘電体キャパシタに直列に接続された誘電体キャ
パシタと、前記強誘電体キャパシタに並列接続された抵
抗素子と、前記強誘電体キャパシタの多重履歴特性に伴
なう多値電圧情報を読み出す、電圧電流変換素子とで構
成される多値記憶できる強誘電体メモリ装置を提供す
る。
値を有する多重履歴特性を示す強誘電体キャパシタと、
前記強誘電体キャパシタに直列に接続された誘電体キャ
パシタと、前記強誘電体キャパシタに並列接続された抵
抗素子と、前記強誘電体キャパシタの多重履歴特性に伴
なう多値電圧情報を読み出す、電圧電流変換素子とで構
成される多値記憶できる強誘電体メモリ装置を提供す
る。
【００６１】（３） （２）記載の前記電圧電流変換素
子は、前記強誘電体キャパシタと前記誘電体キャパシタ
との連続部に接続されている多値記憶強誘電体メモリ装
置である。
子は、前記強誘電体キャパシタと前記誘電体キャパシタ
との連続部に接続されている多値記憶強誘電体メモリ装
置である。
【００６２】このような強誘電体メモリ装置は、３個以
上の安定な分極値を持つため、分極状態に応じた電圧情
報も３個以上得られる。従って、分極状態を直接、電圧
情報とできるため、長期記憶が可能であり、尚かつ、３
値以上の多値記憶することができる。
上の安定な分極値を持つため、分極状態に応じた電圧情
報も３個以上得られる。従って、分極状態を直接、電圧
情報とできるため、長期記憶が可能であり、尚かつ、３
値以上の多値記憶することができる。
【００６３】（４） （１），（２）記載の強誘電体メ
モリ装置において、多値電圧情報を読み出す電圧電流変
換素子が、正の電圧に対して電流が制御される素子と、
負の電圧に対して電流が制御される素子とから構成され
る。
モリ装置において、多値電圧情報を読み出す電圧電流変
換素子が、正の電圧に対して電流が制御される素子と、
負の電圧に対して電流が制御される素子とから構成され
る。
【００６４】従来は、記憶した情報に応じて、正の電流
もしくは負の電流を出力するメモリ素子であるが、扱え
る記憶情報は２値と少ない。本発明による強誘電体メモ
リ装置は、３値以上の多値情報を記憶し、読み出す事が
可能な記憶素子であり、正負両極性のメモリ電圧に対
し、電圧電流変換が可能となる。よって、分極状態に対
応した電圧情報が両極性で、長期記憶でき、且つ情報電
圧に対し、多値読み出しが可能である。
もしくは負の電流を出力するメモリ素子であるが、扱え
る記憶情報は２値と少ない。本発明による強誘電体メモ
リ装置は、３値以上の多値情報を記憶し、読み出す事が
可能な記憶素子であり、正負両極性のメモリ電圧に対
し、電圧電流変換が可能となる。よって、分極状態に対
応した電圧情報が両極性で、長期記憶でき、且つ情報電
圧に対し、多値読み出しが可能である。
【００６５】（５） （３）もしくは（４）記載の電圧
電流変換素子は、ＭＯＳ型トランジスタで構成される。
本発明は、従来のＳi デバイスでは実現されていない、
多値記憶メモリをＳiディバイスとして実現するもので
あり、Ｓi 基板上モノリシックにおいて、強誘電体メモ
リ素子が作成できる。
電流変換素子は、ＭＯＳ型トランジスタで構成される。
本発明は、従来のＳi デバイスでは実現されていない、
多値記憶メモリをＳiディバイスとして実現するもので
あり、Ｓi 基板上モノリシックにおいて、強誘電体メモ
リ素子が作成できる。
【００６６】（６） （２），（４）記載の誘電体キャ
パシタが、ＭＯＳ Tr のゲート容量であり抵抗素子はポ
リシリコンからなる強誘電体メモリ装置を提供する。本
発明の強誘電体メモリ装置がトップドポリシリコンを用
いた抵抗素子技術を利用し、従来にない多値記憶メモリ
素子を提案する。
パシタが、ＭＯＳ Tr のゲート容量であり抵抗素子はポ
リシリコンからなる強誘電体メモリ装置を提供する。本
発明の強誘電体メモリ装置がトップドポリシリコンを用
いた抵抗素子技術を利用し、従来にない多値記憶メモリ
素子を提案する。
【００６７】このような強誘電体メモリ装置を具現化す
る際の構成が簡単になり、ＭＯＳ型トランジスタのゲー
ト容量を誘電体キャパシタとして用いることにより、別
途、誘電体キャパシタを作製する必要がなく、抵抗素子
としては、通常Ｓi プロセスの中で日常使用されている
ポリシリコンを使用し、プロセスの複雑化を防止してい
る。
る際の構成が簡単になり、ＭＯＳ型トランジスタのゲー
ト容量を誘電体キャパシタとして用いることにより、別
途、誘電体キャパシタを作製する必要がなく、抵抗素子
としては、通常Ｓi プロセスの中で日常使用されている
ポリシリコンを使用し、プロセスの複雑化を防止してい
る。
【００６８】（７） （１）もしくは（２）記載の強誘
電体メモリ装置は、強誘電体メモリ素子を複数個配置
し、所望のメモリ素子を選択し、書込み読出しを行なう
手段を有する。
電体メモリ装置は、強誘電体メモリ素子を複数個配置
し、所望のメモリ素子を選択し、書込み読出しを行なう
手段を有する。
【００６９】このような強誘電体メモリ装置は、所望の
強誘電体メモリ素子を選択し、書込み読出しを行なうこ
とにより、多値記憶不揮発性記憶の特徴を有し、非破
壊、多値記憶可能な強誘電体メモリ装置である。
強誘電体メモリ素子を選択し、書込み読出しを行なうこ
とにより、多値記憶不揮発性記憶の特徴を有し、非破
壊、多値記憶可能な強誘電体メモリ装置である。
【００７０】（８） （３）もしくは（４）記載のメモ
リ素子の出力端子を複数個共通とし、入力端子から入力
されるベクトル情報と、予めメモリ素子に記憶されたベ
クトル情報との行列演算を並列処理し、前記出力端子よ
り乗算結果を出力する。
リ素子の出力端子を複数個共通とし、入力端子から入力
されるベクトル情報と、予めメモリ素子に記憶されたベ
クトル情報との行列演算を並列処理し、前記出力端子よ
り乗算結果を出力する。
【００７１】従来、（１，０）情報を扱う行列演算機は
考案されている。しかし、実際に行列演算を行なう際に
は（１，０）情報だけでは、扱う記憶容量が小さい。そ
こでアナログ量を（１，０）情報におきかえ、Ａ／Ｄ変
換等した後、計算を行なっているが、アナログ量をその
まま扱えた方が、行列が小さくてすむ。
考案されている。しかし、実際に行列演算を行なう際に
は（１，０）情報だけでは、扱う記憶容量が小さい。そ
こでアナログ量を（１，０）情報におきかえ、Ａ／Ｄ変
換等した後、計算を行なっているが、アナログ量をその
まま扱えた方が、行列が小さくてすむ。
【００７２】このような強誘電体メモリ装置は、３値以
上の情報のベクトル演算ができ、高速行列演算を行う。
また本発明は、前述した実施例に限定されるものではな
く、他にも発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。
上の情報のベクトル演算ができ、高速行列演算を行う。
また本発明は、前述した実施例に限定されるものではな
く、他にも発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。
【００７３】
【発明の効果】以上詳述したように本発明によれば、安
定な分極値を少なくとも３個以上有する多重履歴特性の
強誘電体メモリ素子を用いる強誘電体メモリ装置を提供
することができる。
定な分極値を少なくとも３個以上有する多重履歴特性の
強誘電体メモリ素子を用いる強誘電体メモリ装置を提供
することができる。
【００７４】従来の強誘電体は、安定な分極状態が２点
しかないため、記憶できる情報は、２値であるが、本発
明の強誘電体メモリ装置は、記録媒体に多重履歴特性を
有する強誘電体を用いることにより、少なくとも３値以
上の多値記憶が可能である。また、読み出し用素子とし
て、ＯＮ−ＯＦＦスイッチではなく、電圧電流変換素子
を用いることにより、多値記憶、多値読み出しが可能て
ある。
しかないため、記憶できる情報は、２値であるが、本発
明の強誘電体メモリ装置は、記録媒体に多重履歴特性を
有する強誘電体を用いることにより、少なくとも３値以
上の多値記憶が可能である。また、読み出し用素子とし
て、ＯＮ−ＯＦＦスイッチではなく、電圧電流変換素子
を用いることにより、多値記憶、多値読み出しが可能て
ある。
【図１】図１（ａ）は本発明の第１実施例としての強誘
電体メモリ装置に用いられる強誘電体メモリ素子の多重
履歴特性を示す図、図１（ｂ）は該強誘電体メモリ素子
の構成を示す図、図１（ｃ）は該強誘電体メモリ素子の
電流電圧特性を示す図である。
電体メモリ装置に用いられる強誘電体メモリ素子の多重
履歴特性を示す図、図１（ｂ）は該強誘電体メモリ素子
の構成を示す図、図１（ｃ）は該強誘電体メモリ素子の
電流電圧特性を示す図である。
【図２】図１に示した強誘電体メモリ素子の多重履歴特
性と、自発分極について示した図である。
性と、自発分極について示した図である。
【図３】図３（ａ）は本発明の第２実施例としての強誘
電体メモリ装置に用いられる強誘電体メモリ素子の構成
を示す図、図３（ｂ）は該強誘電体メモリ素子の電流電
圧特性を示す図である。
電体メモリ装置に用いられる強誘電体メモリ素子の構成
を示す図、図３（ｂ）は該強誘電体メモリ素子の電流電
圧特性を示す図である。
【図４】図４（ａ）は本発明の第３実施例としての強誘
電体メモリ装置に用いられる強誘電体メモリ素子の構成
を示す図、図４（ｂ）は該強誘電体メモリ素子の多重履
歴特性を示す図、図４（ｃ）は該強誘電体メモリ素子の
電流電圧特性を示す図である。
電体メモリ装置に用いられる強誘電体メモリ素子の構成
を示す図、図４（ｂ）は該強誘電体メモリ素子の多重履
歴特性を示す図、図４（ｃ）は該強誘電体メモリ素子の
電流電圧特性を示す図である。
【図５】本発明による第４実施例としての強誘電体メモ
リ装置の構成を示す図である。
リ装置の構成を示す図である。
【図６】本発明による第５実施例としての強誘電体メモ
リ装置の構造及び構成を示す図である。
リ装置の構造及び構成を示す図である。
【図７】本発明による第６実施例としての強誘電体メモ
リ装置に用いられる強誘電体メモリ素子の構造を示す図
である。
リ装置に用いられる強誘電体メモリ素子の構造を示す図
である。
【図８】図８（ａ）は本発明による第７実施例としての
強誘電体メモリ装置に用いられる強誘電体メモリ素子
（単位メモリセル）の構成を示す図、図８（ｂ）は本発
明による強誘電体メモリ装置の構成を示す図である。
強誘電体メモリ装置に用いられる強誘電体メモリ素子
（単位メモリセル）の構成を示す図、図８（ｂ）は本発
明による強誘電体メモリ装置の構成を示す図である。
【図９】本発明による第８実施例としての強誘電体メモ
リ装置による積和演算用マトリックス演算機への応用例
を示す図である。
リ装置による積和演算用マトリックス演算機への応用例
を示す図である。
【図１０】図１０（ａ）は、従来のＭＦＭＩＳ型素子の
回路例を示す図、図１０（ｂ）はそのＭＦＭＩＳ型素子
のヒステリシス特性を示す図である。の等価回路である
回路例を示す図、図１０（ｂ）はそのＭＦＭＩＳ型素子
のヒステリシス特性を示す図である。の等価回路である
【図１１】図１１（ａ）は、従来の非破壊動作可能な記
憶素子の構成例を示す図、図１１（ｂ）は、その記憶素
子のヒステリシス特性を示す図である。
憶素子の構成例を示す図、図１１（ｂ）は、その記憶素
子のヒステリシス特性を示す図である。
１，６，１１…強誘電体キャパシタＣFE、２，７，１２
…誘電体キャパシタＣL 、３，９…電界効果型トランジ
スタ、４，５，１５，１６，１７，１８…端子、８…抵
抗素子、１３…電圧電流変換素子。
…誘電体キャパシタＣL 、３，９…電界効果型トランジ
スタ、４，５，１５，１６，１７，１８…端子、８…抵
抗素子、１３…電圧電流変換素子。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 27/108 (72)発明者 中野 洋 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 大村 正由 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内
Claims (1)
- 【請求項１】 少なくとも３個以上の安定な分極値を有
する多重履歴特性を有し、多重履歴特性に伴なう多値電
圧を情報として記憶する強誘電体を電極材料で挟んで形
成する強誘電体キャパシタと、 前記強誘電体キャパシタに直列に接続された誘電体キャ
パシタと、 前記強誘電体キャパシタに記憶される前記多重履歴特性
に伴なう多値電圧情報を読み出す、電圧電流変換素子
と、を具備することを特徴とした強誘電体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6058397A JPH1140759A (ja) | 1994-03-29 | 1994-03-29 | 強誘電体メモリ装置 |
| PCT/JP1995/000533 WO1995026570A1 (fr) | 1994-03-29 | 1995-03-23 | Dispositif a memoire ferro-electrique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6058397A JPH1140759A (ja) | 1994-03-29 | 1994-03-29 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140759A true JPH1140759A (ja) | 1999-02-12 |
Family
ID=13083227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6058397A Withdrawn JPH1140759A (ja) | 1994-03-29 | 1994-03-29 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140759A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068529B2 (en) | 2002-09-06 | 2006-06-27 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device |
| WO2006072223A1 (en) * | 2005-01-05 | 2006-07-13 | Zdenek Zikmund | Memory device for recording and storage of information in at least ternary code |
| US7465980B2 (en) | 2004-09-10 | 2008-12-16 | Fujitsu Limited | Ferroelectric memory, multivalent data recording method and multivalent data reading method |
| WO2013032257A2 (ko) * | 2011-08-31 | 2013-03-07 | 서울대학교산학협력단 | 강유전체 메모리 소자 및 그의 제조 방법 |
-
1994
- 1994-03-29 JP JP6058397A patent/JPH1140759A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068529B2 (en) | 2002-09-06 | 2006-06-27 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device |
| US7465980B2 (en) | 2004-09-10 | 2008-12-16 | Fujitsu Limited | Ferroelectric memory, multivalent data recording method and multivalent data reading method |
| WO2006072223A1 (en) * | 2005-01-05 | 2006-07-13 | Zdenek Zikmund | Memory device for recording and storage of information in at least ternary code |
| WO2013032257A2 (ko) * | 2011-08-31 | 2013-03-07 | 서울대학교산학협력단 | 강유전체 메모리 소자 및 그의 제조 방법 |
| WO2013032257A3 (ko) * | 2011-08-31 | 2013-04-25 | 서울대학교산학협력단 | 강유전체 메모리 소자 및 그의 제조 방법 |
| KR101300241B1 (ko) * | 2011-08-31 | 2013-08-26 | 서울대학교산학협력단 | 강유전체 메모리 소자 및 그의 제조 방법 |
| US9105345B2 (en) | 2011-08-31 | 2015-08-11 | Seoul National University R&Db Foundation | Ferroelectric memory device and method for manufacturing same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |