WO2013032257A2 - 강유전체 메모리 소자 및 그의 제조 방법 - Google Patents

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Definitions

  • the present invention relates to a ferroelectric memory device including a multilevel polarization (MLP) state generated by adjusting a displacement current, and a method of manufacturing the ferroelectric memory device.
  • MLP multilevel polarization
  • Ferroelectric Random Access Memory (FeRAM) using such a ferroelectric thin film is a non-volatile memory device (Non-volatile memory device) is a kind of non-volatile memory device (Non-volatile memory device) has the advantage of storing the stored information even when the power is cut off, it is possible to access fast It consumes less power and has greater strength against impact. Therefore, it is expected to be used as a main memory device or as a recording medium for recording audio or images in various electronic devices and equipment having file storage and retrieval functions such as portable computers, cellular phones and game machines.
  • non-volatile memory device is a kind of non-volatile memory device (Non-volatile memory device) has the advantage of storing the stored information even when the power is cut off, it is possible to access fast It consumes less power and has greater strength against impact. Therefore, it is expected to be used as a main memory device or as a recording medium for recording audio or images in various electronic devices and equipment having file storage and retrieval functions such as portable
  • a memory cell including a ferroelectric capacitor and an access transistor stores '1' or '0', which is data having a logical state according to an electrical polarization state of a ferroelectric capacitor.
  • a voltage is applied across the ferroelectric capacitor, the ferroelectric material is polarized according to the direction of the electric field, and the switching threshold voltage at which the polarization state of the ferroelectric material is changed is a forced voltage ( It is called coercive voltage.
  • a voltage is applied to generate a potential difference between both electrodes of the ferroelectric capacitor so that the state of the data stored in the memory cell is sensed by a change in the amount of charge excited on the bit line.
  • Candidates for general-purpose memory include MRAM (magnetic resistance memory), PRAM (phase change memory), RRAM (resistance change memory), and the like in addition to FeRAM.
  • US Pat. No. 7,196,924 B2 discloses a method for adjusting the polarization in various stages by applying various voltages to the ferroelectric layer so that the FeRAM can have multiple data values.
  • the above conventional methods for obtaining a multilevel polarization state are intended to realize multilevel by varying the magnitude of the voltage applied to the ferroelectric.
  • such conventional methods strongly depend on ferroelectric material properties and still have problems in reproducibility and reliability. For example, by adjusting the applied electrical intensity (pulse amplitude or pulse width), even if a multi-level showing four polarization states is achieved, the degree of polarization is different each time the memory is operated. The problem arises that the four polarization states cannot be reliably guaranteed.
  • the present inventors have studied to overcome the limitation of the high capacity of the conventional ferroelectric memory device, and as a result, by designing the multilevel polarization (MLP) state can be arbitrarily adjusted by adjusting the displacement current, the high capacity of the ferroelectric memory device is achieved.
  • MLP multilevel polarization
  • the present application is to provide a ferroelectric memory device and a method of manufacturing the ferroelectric memory device including a multilevel polarization state generated by the control of the displacement current.
  • a first aspect of the present disclosure a ferroelectric capacitor; And a current limiter including a transistor electrically connected to the ferroelectric capacitor, wherein the ferroelectric capacitor includes a multilevel polarization state during the polarization switching process of the ferroelectric capacitor. to provide.
  • the multi-level polarization state in the ferroelectric capacitor is controlled by controlling the displacement current input to the ferroelectric capacitor during the polarization switching process of the ferroelectric capacitor. It may be formed, but is not limited thereto.
  • a second aspect of the present application forms a ferroelectric capacitor; Forming a transistor electrically connected to the ferroelectric capacitor; It provides a method of manufacturing a ferroelectric memory device, comprising forming a current limiter electrically connected to the transistor.
  • the present application it is possible to achieve high capacity of the ferroelectric memory device by designing the multilevel polarization state to be arbitrarily controlled by adjusting the displacement current. Accordingly, the present application can provide an efficient method for expanding the storage capacity density of ferroelectric memory devices such as FeRAM.
  • the ferroelectric memory device according to the present invention has both reliability and reproducibility, and in particular, the multilevel polarization state has a very high stability and reproducibility, and has an advantage of not being affected by the type of ferroelectric material.
  • FIG. 1 is a schematic diagram of a ferroelectric memory device capable of arbitrarily adjusting a multilevel polarization state according to an embodiment of the present disclosure.
  • FIG. 2 is a schematic diagram illustrating a state in which a + Ps domain and a -Ps domain are controlled by current limitation in a ferroelectric layer according to an embodiment of the present disclosure.
  • Figure 3 is a schematic diagram showing the application of an electrical pulse to the ferroelectric capacitor by using a pulse generator to switch the polarization to the ferroelectric capacitor in an embodiment of the present application.
  • FIG. 4 is a diagram illustrating the current flow rate derived from the displacement current concentration (J D ) in each of the PZT capacitor and the BFO capacitor, the hysteresis loop of the dielectric polarization, the + Ps or -Ps domain of the ferroelectric layer, and the degree of polarization ( The trend according to ⁇ P) is shown.
  • FIG. 5 is a schematic diagram illustrating a piezoelectric force microscope (PFM) system setup configured to investigate a + Ps or -Ps domain pattern of a ferroelectric thin film according to an example or comparative example of the present application.
  • PFM piezoelectric force microscope
  • FIG. 6 is a graph illustrating the change in polarization domain and the distribution of degree of polarization ( ⁇ P) in the ferroelectric thin film immediately after switching and after 2 days, according to the piezoelectric force microscope, and for each polarization state.
  • FIG. Frequency distribution of ⁇ P.
  • FIG. 8 shows the frequency distribution of the + Ps or -Ps domain pattern, the hysteresis loop of dielectric polarization, and the degree of polarization ( ⁇ P) of the ferroelectric thin film formed by the conventional method of making the intermediate polarization state.
  • FIG. 9 illustrates pulse measurements of a + Ps or -Ps domain pattern and switched dielectric polarization of a BFO ferroelectric thin film according to an embodiment of the present disclosure according to current limit values.
  • the term “combination of these” included in the expression of the makushi form means one or more mixtures or combinations selected from the group consisting of the constituents described in the expression of the makushi form, wherein the constituents It means to include one or more selected from the group consisting of.
  • a first aspect of the present disclosure a ferroelectric capacitor; And a current limiter including a transistor electrically connected to the ferroelectric capacitor, wherein the ferroelectric capacitor includes a multilevel polarization state during the polarization switching process of the ferroelectric capacitor.
  • the ferroelectric by controlling the displacement current entering the ferroelectric capacitor during the polarization switching process of the ferroelectric capacitor by adjusting the outflow current from the ferroelectric capacitor by the current limiter
  • a multilevel polarization state can be formed in the capacitor, but is not limited thereto.
  • the current limiter may include, but is not limited to, a transistor electrically connected to the ferroelectric capacitor, and a resistor and a DC power supply connected to the transistor.
  • a multilevel polarization state having a desired polarization value in the ferroelectric capacitor may be designed by controlling the speed and amount of the polarization switching by controlling the displacement current, but the present invention is not limited thereto.
  • the ferroelectric capacitor may include a polarization domain configuration of -Ps to + Ps by controlling the displacement current, but is not limited thereto.
  • the outflow current from the ferroelectric capacitor may be adjusted by applying a DC bias voltage to the base of the transistor connected to the ferroelectric capacitor, but is not limited thereto.
  • the ferroelectric capacitor may include a ferroelectric material inserted between the upper electrode and the lower electrode, but is not limited thereto.
  • the ferroelectric material is not particularly limited and a ferroelectric material known in the art may be appropriately selected by those skilled in the art.
  • the ferroelectric material may include, but is not limited to, a perovskite-based ferroelectric material.
  • the perovskite-based ferroelectric material is lead zirconium titanate, barium titanate, strontium titanate, lead titanate, lead lanthanum zirco One selected from the group consisting of Lead Lanthanum zirconate titanate, Lanthanum bismuth titanate, Bismuth iron oxide, Strontium Bismuth tantalite, and combinations thereof. It may be included, but is not limited thereto.
  • the ferroelectric material may be in the form of an epitaxial thin film, but is not limited thereto.
  • the ferroelectric memory device may be FeRAM, but is not limited thereto.
  • a second aspect of the present application forms a ferroelectric capacitor;
  • a method of manufacturing a ferroelectric memory device comprising forming a current limiter including a transistor electrically connected to the ferroelectric capacitor.
  • the current limiter may include, but is not limited to, a transistor electrically connected to the ferroelectric capacitor, and a resistor and a DC power supply connected to the transistor.
  • the ferroelectric capacitor may be formed to include a ferroelectric material inserted between the upper electrode and the lower electrode, but is not limited thereto.
  • the ferroelectric material may be formed in the form of an epitaxial thin film, but is not limited thereto.
  • the method for preparing the epitaxial thin film is not particularly limited and a person skilled in the art may appropriately select the epitaxial thin film from among methods known in the art.
  • the epitaxial thin film may be formed by pulsed laser deposition, but is not limited thereto.
  • the ferroelectric material is not particularly limited and a ferroelectric material known in the art may be appropriately selected by those skilled in the art.
  • the ferroelectric material may include, but is not limited to, a perovskite-based ferroelectric material.
  • the perovskite-based ferroelectric material is lead zirconium titanate, barium titanate, strontium titanate, lead titanate, lead lanthanum zirco One selected from the group consisting of Lead Lanthanum zirconate titanate, Lanthanum bismuth titanate, Bismuth iron oxide, Strontium Bismuth tantalite, and combinations thereof. It may be included, but is not limited thereto.
  • the transistor may include a bipolar junction transistor, a field effect transistor, or a MOS type field effect transistor, but is not limited thereto.
  • the unit cell of the ferroelectric memory device may include a ground 110; A pulse generator 120 connected to the upper electrode of the capacitor to supply a potential pulse having a constant width and height; A ferroelectric capacitor 130 including an upper electrode and a lower electrode and a ferroelectric material positioned therebetween; And a current limiter 150 including a transistor 140 connected to a lower electrode of the ferroelectric capacitor 130, a resistor 142 connected to a base of the transistor 140, and a direct current power source 144.
  • a current limiter 150 including a transistor 140 connected to a lower electrode of the ferroelectric capacitor 130, a resistor 142 connected to a base of the transistor 140, and a direct current power source 144.
  • the ferroelectric capacitor 130 when a voltage is applied by the pulse generator 120, the ferroelectric capacitor 130 is spontaneously polarized and a current flows out of the ferroelectric capacitor 130, at which time, the ferroelectric capacitor 130
  • the connected current limiter 150 limits the external leakage current of the ferroelectric capacitor 130 to an arbitrary size, thereby adjusting the ratio of polarization generated inside the ferroelectric capacitor 130.
  • This randomly or stepwise adjusted polarization is sensed by a sense amplifier connected to the emitter of the transistor 140, so that the cell, which is the minimum storage unit of the multi-level nonvolatile ferroelectric random access memory, is finally Is completed.
  • a multilevel polarization state can be arbitrarily designed by forming a domain configuration having a state in the ferroelectric, and adjusting the degree of polarization ( ⁇ P) formed to correspond to ⁇ P between + Ps or -Ps polarization states.
  • FIG. 2 is a schematic diagram illustrating a range in which a + Ps domain and a -Ps domain are controlled by a displacement current limit in a ferroelectric layer according to an exemplary embodiment of the present disclosure.
  • FIG. 2A shows a novel concept according to the present invention for adjusting the displacement current density J D in order to reliably design a multilevel polarization (MLP) state
  • FIG. 2B shows the maximum limit of outflow current (ie J L ).
  • MLP multilevel polarization
  • ie J L maximum limit of outflow current
  • hatched portions represent domains polarized with + Ps
  • non-hatched portions represent domains polarized with -Ps.
  • the + Ps domain tries to expand at a very high rate of microseconds or less as the current (J D ) flows out, but the expansion of the + Ps domain is limited by the current limiter. do.
  • the degree of polarization ⁇ P varies depending on the current upper limit J L.
  • Ferroelectrics have internal degrees of freedom that allow arbitrary control of MLP values.
  • the degree of any intermediate polarization ( ⁇ P) between two saturated values is obtained. can do.
  • challenges continue to achieve intermediate polarization states with the desired polarization values. See, M. Dawber, KM Rabe, and JF Scott, Reviews of Modern Physics 77, 1083 ( 2005).].
  • J D was first introduced in Maxwell's theory of electromagnetics in 1861. It may be defined by the rate of change and / or electric field of the electrical polarization as follows: JC Maxwell, Philosophical Transactions of the Royal Society of London 155, 459-512 (1865).
  • the present invention relates to a ferroelectric memory device including a multilevel polarization (MLP) state generated by adjusting a displacement current, and a method of manufacturing the ferroelectric memory device.
  • MLP multilevel polarization
  • J D can play an important role in recognizing the MLP state in an insulated ferroelectric capacitor.
  • ferroelectric polarization is fully switched from -Ps to + Ps by applying an electrical pulse (higher than the coercive field) to the ferroelectric capacitor.
  • J D occurs between the plates of the capacitor, and as shown in FIG. 2A, the size of J D becomes equal to the magnitude of the conduction current at the wire to and from the capacitor.
  • the core concept of the present inventors for obtaining the MLP state is that the rate of polarization switching can be adjusted by limiting the amount of current leakage generated from J D.
  • the ratio of polarization switching can be determined exactly as J L.
  • the amount of switched polarization can simply be determined by J L * ⁇ , where ⁇ is the width of the applied electrical pulse.
  • any design according to the present invention of an MLP state with any polarization value and number of states can have a wide range of effects in ferroelectric applications.
  • MLP status is also based on ferroelectric field effects, which are generally based on polarization and domain configuration [C. H. Ahn, J.-M. Triscone, and J. Mannhart, Nature 424, 1015 (2003).], Ferroelectric tunnel injection [V. Garcia et al., Nature 460, 81 (2009).], Ferroelectric photoelectric conversion engineering [T. Choi, S. Lee, Y. J. Choi, V.
  • a 400 nm thick PbZr 0.2 Ti 0.8 O 3 (PZT) epitaxial thin film deposited between a Pt top electrode and a single crystal SrRuO 3 bottom electrode was grown on a SrTiO 3 substrate by PLD (Pulsed Laser Deposition).
  • PLD Pulsed Laser Deposition
  • an atomically flat, epitaxially strained SrRuO 3 film was used.
  • the sputtered Pt electrode was patterned to a typical width of 7.5 ⁇ 10 3 ⁇ m 2 .
  • a 400 nm thick BiFeO 3 (BFO) epitaxial thin film interposed between a Pt top electrode and a single crystal SrRuO 3 bottom electrode was grown by sputtering on a SrTiO 3 (001) single crystal substrate, The substrate is cut in a 4 ° mismatch with respect to the [001] direction.
  • the bottom electrode included a 100 nm thick epitaxial SrRuO 3 layer deposited by off-axis sputtering at 550 ° C. at 90 ° on a SrTiO 3 substrate. A total pressure was maintained at 200 mTorr during the deposition using a 3: 2 mixture of Ar and O 2 gas.
  • an epitaxial BiFeO 3 thin film of 400 nm thickness was grown on top of the SrRuO 3 bottom electrode by fast-rate off-axis sputtering at 690 ° C.
  • the BiFeO 3 sputtering target contained more than 5% Bi 2 O 3 to compensate for volatile Bi elements.
  • a mixture of Ar and O 2 in a 3: 1 ratio was used at a total pressure maintained at 400 mTorr.
  • a 40 nm thick Pt layer was deposited by on-axis sputtering at room temperature.
  • the Pt layer was patterned using photolithography to obtain a BiFeO 3 capacitor.
  • the Pt upper electrode had a diameter of 50 to 200 ⁇ m.
  • an electrical pulse was applied to the ferroelectric capacitor by using a pulse generator (FG 300, Yokogawa).
  • the bottom electrode of the ferroelectric capacitor and the collector (C) of the transistor are electrically connected, and the base (B) of the transistor and the 10 k ⁇ resistor and the DC power supply (V B ) are electrically connected, and the emitter (E) of the transistor and the digital
  • an oscilloscope DL 7100, Yokogawa
  • the ferroelectric film of the present invention showed a very high resistivity (10 13 to 10 14 ⁇ cm), so the contribution of leakage current in electrical measurements is negligible.
  • J D during polarization switching was adjusted by using a self-made current limiter including commercially available bipolar junction transistors 2N2369, ST.
  • the current limit J L value can be changed by applying a dc bias V B to the base of the transistor.
  • ferroelectric properties of the film were measured by a TF analyzer (aixACCT).
  • FIG. 4A shows the J D during polarization switching of the epitaxial thin film as a function of the assigned J L value, showing eight stepwise controlled J D when the applied voltage pulse is + 7V (4.1 ⁇ s).
  • FIG. 4B the degree of hysteresis loop and polarization ( ⁇ P) that appears in each step is shown.
  • FIG. 4C the surface of the PZT capacitor is measured using a Piezoelectric Force Microscope (hereinafter referred to as PFM), and shows a domain configuration, that is, polarization region image polarized with + Ps or -Ps.
  • PFM Piezoelectric Force Microscope
  • ⁇ P pulse which is the degree of polarization measured from a pulse of a PZT ferroelectric capacitor
  • ⁇ P PFM which is the degree of polarization measured by PFM
  • ⁇ P pulse which is the degree of polarization measured from a pulse of a capacitor composed of a BFO ferroelectric
  • ⁇ P PFM which is the degree of polarization measured by PFM
  • the capacitor was initially polarized to have a -Ps state, and then a voltage of +7 V (> magnetic force voltage) was applied.
  • the pulse measurement provided a PV hysteresis loop in the negative V domain.
  • the measured ⁇ P value was shown to increase systematically with increasing J L.
  • ⁇ P values were the same as in the measurement error ⁇ P expect herein.
  • FIG. 5 is a diagram illustrating a piezoelectric force microscope (PFM) system setup configured to examine the + Ps or -Ps domain pattern of a ferroelectric thin film according to one embodiment and / or a comparative example of the present application.
  • the measurement system of FIG. 5 measured the amplitude R and phase ⁇ of the piezoelectric signal using a lock-in amplifier (SR830, Stanford Research Systems). From this domain image, ⁇ P could be measured.
  • SR830 lock-in amplifier
  • Figure 4c clearly shows that the domain pattern is systematically developed with increasing J L. From the domain image, it is also possible to predict ⁇ P by summing piezoelectric signals on the scanned domain and normalizing them. Figure 4d also shows that the ⁇ P value predicted from the PFM images in good agreement with ⁇ P expect, this confirms the accurate control of the polarization switching domain and coordination by using a J D.
  • FIG. 6 is a diagram illustrating a change in the polarization domain and the distribution of the degree of polarization ( ⁇ P) in the ferroelectric thin film immediately after switching and after 2 days.
  • 6A shows domain coordination for the ferroelectric immediately after polarization switching
  • FIG. 6B shows domain coordination two days later.
  • FIG. 6C shows the difference between the two domain states, obtained by subtracting the piezoelectric signal of FIG. 6B from FIG. 6A. It can be seen that only a very small amount of relaxation appeared on the ferroelectric domain, so that the non-volatility of domain coordination is maintained.
  • FIG. 6D is a plot of ⁇ P measured against frequency for each polarization state, obtained by 100 pulse measurements. Despite 100 write / read experiments, it is shown that ⁇ P measured for each multilevel polarization state has a very narrow distribution with a standard deviation of less than 2.0 ⁇ Ccm ⁇ 2 .
  • the second consideration is the reproducibility of all multilevel polarization states. Specifically, each state must be well separated by the given polarization value during repeated write / read processes. To address these issues, we repeated the writing process. Eight MLP states were written by adjusting J D , and as shown in FIG. 4B, ⁇ P values were measured by pulse measurement of the hysteresis phenomenon.
  • the realization of the MLP state using the concepts herein does not depend much on the complex nature of the polarization switching process.
  • polarization switching depends on the material system and is affected by the complex factors of ferroelectric materials.
  • Conventional methods for making intermediate polarizations between + Ps and -Ps are to adjust the intensity of the applied electric pulses (eg, amplitude and / or width of the pulses).
  • intensity of the applied electric pulses eg, amplitude and / or width of the pulses.
  • such a method does not enable reliable MLP applications, which must lead to large changes in ⁇ P, despite the inevitable changes in the defect distribution and / or fatigue of the material having the same intensity of the applied voltage pulse. Because.
  • the concept of the present invention is a prior art in that it directly determines the output of J D and does not depend on the material system, and provides a general structure for obtaining any polarity value between + Ps and -Ps very reproducibly. And they are completely different in meaning.
  • FIG. 7 shows pulse measurements of switched polarization of a ferroelectric thin film according to this embodiment.
  • TF analyzer was used for the pulse measurement.
  • a trapezoidal pulse (higher than the coercive force) with a read-pulse time of 2 ms and a pulse delay of 0.5 s was applied.
  • the switched polarization value ⁇ P in the multilevel polarization state was measured.
  • Fig. 7 shows the hysteresis loop of the dielectric polarization and the degree of polarization for the pulses P1 to P5.
  • FIG. 8 is a diagram showing the distribution of the + Ps or -Ps domain pattern, the hysteresis loop of dielectric polarization, and the degree of polarization ( ⁇ P) of a ferroelectric thin film formed by a conventional method of making an intermediate polarization state.
  • Figure 8a is a schematic diagram showing that the shape, location and amount of each domain is different. It is shown that the domain configuration of the polarization formed by varying the applied voltage height varies with each write / read experiment.
  • FIG. 8B shows a hysteresis loop in which the induced intermediate dielectric polarization value changes frequently, despite the same applied voltage of +4 V, and FIG.
  • 9 illustrates the pulses of the + Ps or -Ps domain pattern and the switched polarization of the BFO ferroelectric thin film according to the present embodiment according to the current.
  • 9A, 9B, and 9C show the case where J L is no limit and 29.3Acm -2 , 22.3Acm -2 and 16.5Acm -2 , 10.2Acm -2 and 3.8Acm -2 , respectively.
  • the polarization domain configuration of the ferroelectric capacitor and its graph are shown. While applying a voltage pulse of +10 V ( ⁇ 3.3 kV) to the BFO capacitor, the current external leakage was measured from J D. Before applying the pulse, the ferroelectric capacitor was initially set to the -Ps state.
  • the J D data shows a systematic change as a function of J L.
  • ⁇ P expect can be estimated simply by JL * ⁇ .
  • 9 shows the ferroelectric domain configuration of BFOs, which differs significantly from those of PZT.
  • the actually switched polarization value ⁇ P was measured by pulse-measured polarization hysteresis loop and PFM and was equal to ⁇ P expect .
  • the domain coordination of the BFO ferroelectric capacitor is different from that of the PZT, but the level of polarization achieved by the current limitation is relatively clearly distinguished, so that the multi-level for the ferroelectric material of the displacement current control method of the present application is relatively clearly distinguished. It suggests the universality of the polarization state. That is, it means that those skilled in the art can apply the application using other types of ferroelectric materials not described herein by the displacement current control method of the present application.

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Abstract

본원은, 변위전류의 조절에 의하여 생성되는 멀티레벨 분극(multilevel polarization, MLP) 상태를 포함하는 강유전체 메모리 소자, 및 상기 강유전체 메모리 소자의 제조 방법에 관한 것이다.

Description

강유전체 메모리 소자 및 그의 제조 방법
본원은, 변위전류의 조절에 의하여 생성되는 멀티레벨 분극(multilevel polarization, MLP) 상태를 포함하는 강유전체 메모리 소자 및 상기 강유전체 메모리 소자의 제조 방법에 관한 것이다.
강유전체(Ferroelectric) 박막을 커패시터의 유전막으로서 사용함으로써 DRAM(Dynamic Random Access Memory)장치 등에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 장치의 개발이 최근 진행되어왔다.
이러한 강유전체 박막을 이용하는 강유전체 메모리(Ferroelectric Random Access Memory; FeRAM)는 비휘발성 메모리 장치(Non-volatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만아니라 고속 액세스가 가능하며 전력을 덜 소비하고 충격에 대한 강도가 있다. 따라서, 휴대용 컴퓨터, 셀룰라 폰 및 게임기 등, 파일 저장 및 검색 기능을 갖는 다양한 전자 기기 및 장비에서 주기억장치로서, 혹은 음성이나 이미지를 기록하기 위한 기록매체로서 사용될 것으로 예상되고 있다.
상기 강유전체 메모리장치에서, 강유전체 커패시터와 액세스 트랜지스터로 구성된 메모리 셀은 강유전체 커패시터(ferroelectric capacitor)의 전기적 분극 상태에 따라 논리적 상태를 갖는 데이터인 '1' 또는 '0'를 저장한다. 강유전체 커패시터의 양단에 전압이 인가될 때, 전계(electric field)의 방향에 따라 강유전 물질이 분극(polarization)되고, 상기 강유전 물질의 분극 상태가 변하는 스위칭 쓰레솔드 전압(switching threshold voltage)을 강제 전압(coercive voltage)이라한다. 그리고, 메모리 셀에 저장된 데이터를 리드(read)하기 위해서, 강유전체 커패시터의 양 전극들 사이에 전위차가 발생하도록 전압을 인가하여 비트라인에 여기되는 전하량의 변화로 메모리 셀에 저장된 데이터의 상태가 감지된다.
범용 메모리의 후보로서 상기 FeRAM 외에 MRAM (자기저항 메모리), PRAM (상변화 메모리), RRAM (저항변화 메모리) 등이 있다.
정전램(SRAM)의 속도, 플래시 메모리의 비휘발성 및 DRAM의 높은 용량을 결합한 단일 범용 메모리에 대한 열정적인 연구가 FeRAM [M. E. Lines and A. M. Glass, Principles and Applications of Ferroelectrics and Related Materials (Clarendon, Oxford, 1977). ; J. F. Scott, Ferroelectric Memories (Springer, New York, 2000).], MRAM(자기 메모리), PRAM(상변화 메모리) 및 RRAM(저항 메모리) 등의 수많은 최근 메모리 기술들의 결과로 나타나고 있다. FeRAM은 기본적으로 전기적으로 스위칭 가능한 자발적인 분극에 기반된 것이고, 보통 빠른 속도 [D. S. Rana et al., Adv. Mater. 21, 2881 (2009).]와 저전력 소비 [J. F. Scott, Science 315, 954 (2007).]와 함께 좋은 성능을 가진다.
그러나, FeRAM 기술은 높은 저장용량을 얻는 것에 있어서, 높은 비용 및 곤란성에 직면해 있어, 특정 응용을 위해서만 상대적으로 낮은 용량을 갖는 것들이 시판되고 있다. 이러한 문제를 극복하기 위해 많은 연구자들이 소자의 구조를 단순화하고, 소자의 크기를 작게 하며, on-off 또는 0과 1로 대변되는 두 가지의 분극 상태를 여러 개의 중간 분극 상태로 바꾸어 멀티레벨 비트를 가지도록 하는 등의 단위 면적 대비 저장 용량을 늘리려는 노력을 해 왔다. 그 중에서, 다중 분극 상태를 실현하기 위해, 소자에 인가되는 전기 펄스의 전압을 변경하는 연구가 있었다. 대한민국 등록특허 제10-0543198호에서는, 멀티 기준전압 발생 장치를 갖는 강유전체 메모리 소자를 개시하고 있다. 제 1 및 제 2 퓨즈의 온/오프 옵션처리에 의해 부비트라인에 생성된 다양한 기준 전압 레벨로 분극 상태를 여러 개로 만드는 시도이다. 또한, 미국 등록특허 US 7,196,924 B2 에서는, FeRAM이 멀티 데이터 값을 가질 수 있도록, 다양한 전압을 강유전체 층에 인가하여 분극을 여러 단계로 조정하는 방법을 개시하고 있다.
그러나, 상기한 종래 멀티레벨 분극 상태를 얻기 위한 방법들은 강유전체에 인가되는 전압의 크기를 달리하여 멀티레벨을 실현하려 한 것이다. 그러나 이와 같은 종래 방법은 강유전체 물질 특성에 강하게 의존하고 재현성과 신뢰성에 있어서 아직 문제가 있다. 예를 들어, 인가 전기 강도(펄스의 진폭이나 펄스의 너비)를 조절하는 것에 의해, 4개의 분극 상태를 보이는 멀티 레벨을 달성하더라도, 그 분극의 정도가 메모리를 동작시킬 때마다 달라지는 폭이 심해, 실질적으로 신뢰성 있게 4개의 분극 상태를 보장할 수 없다는 문제점이 발생한다. 이렇게 되면, 수 많은 개별적인 강유전체 메모리 셀로 이루어진 실제 소자에서, 멀티레벨 분극을 각각의 셀이 갖는다고 해도, 모든 셀이 일정한 분극 상태를 가질 수 없을 뿐만 아니라, 수십 나노초가 소요되는 한 번의 기억 사이클이 반복될 때마다 생성되는 분극 상태의 신뢰성을 보장할 수 없어, 소자로서 사용이 불가능한 문제가 있다.
본 발명자들은, 종래 강유전체 메모리 소자의 고용량화의 한계를 극복하기 위해 연구한 결과, 변위전류의 조절에 의하여 멀티레벨 분극(multilevel polarization, MLP) 상태를 임의로 조절할 수 있도록 설계함으로써 강유전체 메모리 소자의 고용량화를 달성할 수 있는 신규 개념을 발견하여 본원을 완성하였다.
이에, 본원은 변위전류의 조절에 의하여 생성되는 멀티레벨 분극 상태를 포함하는 강유전체 메모리 소자 및 상기 강유전체 메모리 소자의 제조 방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 기술한 과제로 제한되지 않으며, 기술되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본원의 제 1 측면은, 강유전체 커패시터; 및, 상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터를 포함하는 전류 제한기(current limiter)를 포함하고, 상기 강유전체 커패시터의 분극 스위칭 과정 동안 상기 강유전체 커패시터가 멀티레벨 분극 상태를 포함하는 것인, 강유전체 메모리 소자를 제공한다. 상기 전류제한기를 사용함으로써 상기 강유전체 커패시터로부터의 유출 전류를 조절하는 것에 의하여 상기 강유전체 커패시터의 분극 스위칭 과정 동안 상기 강유전체 커패시터에 입출되는 변위전류(displacement current)를 제어함으로써 상기 강유전체 커패시터 내에 멀티레벨 분극 상태가 형성될 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 2 측면은, 강유전체 커패시터를 형성하고; 상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터를 형성하고; 상기 트랜지스터에 전기적으로 연결된 전류 제한기(current limiter)를 형성하는 것을 포함하는, 강유전체 메모리 소자의 제조 방법을 제공한다.
본원에 의하여, 변위전류의 조절에 의하여 멀티레벨(multilevel) 분극 상태를 임의로 조절할 수 있도록 설계함으로써 강유전체 메모리 소자의 고용량화를 달성할 수 있다. 이에 따라 본원에 의하여 FeRAM등의 강유전체 메모리 소자의 저장 용량 밀도를 확장하기 위한 효율적인 방법을 제공할 수 있다. 본원에 따른 상기 강유전체 메모리 소자는 신뢰성과 재현성을 모두 갖추고 있으며 특히 상기 멀티레벨 분극 상태가 매우 높은 안정성과 재현성을 가지며, 강유전체 물질의 종류의 영향을 받지 않는 장점을 가진다.
도 1은 본원의 일 구현예에 따른 멀티레벨 분극 상태의 임의 조절이 가능한 강유전체 메모리 소자의 개략도이다.
도 2는 본원의 일 구현예에 따른 강유전체층에서 +Ps 도메인과 -Ps 도메인이 전류 제한에 의해 조절되는 모습을 그린 모식도이다.
도 3은 본원의 일 실시예에 있어서 강유전체 커패시터로 분극을 스위칭하기 위하여 펄스 제너레이터를 사용함으로써 전기적 펄스를 강유전체 커패시터로 인가하는 것을 나타내는 모식도이다.
도 4는 본원의 일 실시예에 따른 PZT 커패시터 및 BFO 커패시터 각각에서의 변위 전류 농도 (JD) 로부터 비롯된 전류 유출량, 유전분극의 히스테리시스 루프, 강유전체층의 +Ps 또는 -Ps 도메인, 분극의 정도 (ΔP) 에 따른 경향을 나타낸 것이다.
도 5는 본원의 일 실시예 또는 비교예에 따른 강유전체 박막의 +Ps 또는 -Ps 도메인 패턴을 조사하기 위해 구성된 압전기력 현미경 (PFM) 시스템 셋업 (setup) 을 나타낸 모식도이다.
도 6은 본 실시예에 따른 스위칭 직후와 2일이 지난 후의 강유전체 박막에서의 분극 도메인의 변화와 분극의 정도 (ΔP) 의 분포를 상기 압전기력 현미경에 의하여 측정한 이미지 및 각 분극 상태에 대해 측정된 ΔP 의 빈도수 분포를 나타낸다.
도 7은 본 실시예에 따른 강유전체 박막의 스위칭된 분극의 펄스 측정을 나타낸 것이다.
도 8은 중간 분극 상태를 만드는 종래 방법에 의하여 형성한 강유전체 박막의 +Ps 또는 -Ps 도메인 패턴, 유전분극의 히스테리시스 루프, 분극의 정도 (ΔP) 의 빈도수 분포를 표시한 것이다.
도 9는 본원의 일 실시예에 따른 BFO 강유전체 박막의 +Ps 또는 -Ps 도메인 패턴과 스위칭된 유전분극의 펄스 측정값을 전류 제한값에 따라 나타낸 것이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 “이들의 조합”의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원의 제 1 측면은, 강유전체 커패시터; 상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터를 포함하는 전류 제한기(current limiter)를 포함하고, 상기 강유전체 커패시터의 분극 스위칭 과정 동안 상기 강유전체 커패시터가 멀티레벨 분극 상태를 포함하는 것인, 강유전체 메모리 소자를 제공한다.
본원의 일 구현예에 따르면, 상기 전류제한기에 의하여 상기 강유전체 커패시터로부터의 유출 전류를 조절하는 것에 의하여 상기 강유전체 커패시터의 분극 스위칭 과정 동안 상기 강유전체 커패시터에 입출되는 변위전류(displacement current)를 제어함으로써 상기 강유전체 커패시터 내에 멀티레벨 분극 상태가 형성될 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전류 제한기는, 상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터, 및 상기 트랜지스터에 연결된 저항 및 직류 전원을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 전원의 전압 값을 조절하는 것에 의하여 상기 강유전체 커패시터로부터 유출되는 전류의 양을 임의의 값으로 제한하여 조절함으로써 상기 강유전체 커패시터 내에 멀티레벨 분극 상태를 안정하고 재현성 있게 구현할 수 있다.
본원의 일 구현예에 따르면, 상기 변위전류를 제어함으로써 상기 분극 스위칭의 속도 및 양을 조절하여 상기 강유전체 커패시터 내에 원하는 분극값을 가지는 멀티레벨 분극 상태가 설계되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체 커패시터는 상기 변위전류의 제어에 의하여 -Ps 내지 +Ps의 분극 도메인 배위를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체 커패시터로부터의 유출 전류는 상기 강유전체 커패시터에 연결된 상기 트랜지스터의 베이스에 직류 바이어스 전압을 인가하여 조절되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체 커패시터는 상부 전극과 하부 전극 사이에 삽입된 강유전성 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전성 물질은 특별히 제한되지 않으며 당업계에 공지된 강유전성 물질을 당업자가 적의 선택하여 사용할 수 있다. 비제한적 예로서, 상기 강유전성 물질은 페로브스카이트계 강유전성 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 페로브스카이트계 강유전성 물질은 납 지르코늄 티타네이트(Lead zirconium titanate), 바륨 티타네이트(Barium titanate), 스트론튬 티타네이트(Strontium titanate), 납 티타네이트(Lead titanate), 납 란타늄 지르코네이트 티타네이트(Lead Lanthanum zirconate titanate), 란타늄 비스무스 티타네이트(Lanthanum bismuth titanate), 비스무스 철 산화물(Bismuth iron oxide), 스트론튬 비스무스 탄탈라이트(Strontium Bismuth tantalite) 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전성 물질은 에피텍셜 박막의 형태를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체 메모리 소자 는 FeRAM 일 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 2 측면은, 강유전체 커패시터를 형성하고; 상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터를 포함하는 전류 제한기(current limiter)를 형성하는 것을 포함하는, 강유전체 메모리 소자의 제조 방법을 제공한다.
본원의 일 구현예에 따르면, 상기 전류 제한기는, 상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터, 및 상기 트랜지스터에 연결된 저항 및 직류 전원을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 전원의 전압 값을 조절하는 것에 의하여 상기 강유전체 커패시터로부터 유출되는 전류의 양을 임의의 값으로 제한하여 조절함으로써 상기 강유전체 커패시터 내에 멀티레벨 분극 상태를 안정하고 재현성 있게 구현할 수 있다.
본원의 일 구현예에 따르면, 상기 강유전체 커패시터는 상부 전극과 하부 전극 사이에 삽입된 강유전성 물질을 포함하여 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전성 물질은 에피택셜 박막의 형태로 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 에피택셜 박막의 제조 방법은 특별히 제한되지 않으며 당업계에 공지된 방법들 중에서 당업자가 적의 선택하여 상기 에피택셜 박막을 제조할 수 있다. 예를 들어, 상기 에피택셜 박막은 펄스 레이저 증착( Pulsed Laser Deposition) 에 의하여 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전성 물질은 특별히 제한되지 않으며 당업계에 공지된 강유전성 물질을 당업자가 적의 선택하여 사용할 수 있다. 비제한적 예로서, 상기 강유전성 물질은 페로브스카이트계 강유전성 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 페로브스카이트계 강유전성 물질은 납 지르코늄 티타네이트(Lead zirconium titanate), 바륨 티타네이트(Barium titanate), 스트론튬 티타네이트(Strontium titanate), 납 티타네이트(Lead titanate), 납 란타늄 지르코네이트 티타네이트(Lead Lanthanum zirconate titanate), 란타늄 비스무스 티타네이트(Lanthanum bismuth titanate), 비스무스 철 산화물(Bismuth iron oxide), 스트론튬 비스무스 탄탈라이트(Strontium Bismuth tantalite) 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 트랜지스터는 바이폴라 접합 트랜지스터, 전계 효과 트랜지스터, 또는 MOS형 전계 효과 트랜지스터를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
이하, 본원의 일 구현예를 도 1을 참조하여 설명하나, 본원의 기술개념에 해당하는 것이면 어떤 형태이든지 응용 가능하므로, 이에 한정되는 것은 아니다.
도 1에 나타낸 바와 같이, 본원의 일 구현예에 따른 상기 강유전체 메모리 소자의 단위 셀은, 접지(110); 커패시터의 상부 전극에 연결되어 일정한 폭과 높이를 갖는 전위 펄스를 공급하는 펄스 제너레이터(120); 상부 전극과 하부 전극 및 그 사이에 위치한 강유전성 물질을 포함하는 강유전체 커패시터(130); 상기 강유전체 커패시터(130)의 하부 전극과 연결되는 트랜지스터(140), 상기 트랜지스터(140)의 베이스와 연결되는 저항(142)과 직류 전원(144)을 포함하는 전류 제한기(150)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 1에서와 같이, 펄스 제너레이터(120)에 의하여 전압이 인가되면, 강유전체 커패시터(130)가 자발 분극되며, 전류가 강유전체 커패시터(130)의 외부로 유출되는데, 이 때, 강유전체 커패시터(130)에 연결된 전류 제한기(150)에 의하여 상기 강유전체 커패시터(130)의 외부 유출 전류가 임의의 크기로 제한되어, 상기 강유전체 커패시터(130) 내부에 생성되는 분극의 비율이 조정된다. 이렇게 임의 또는 단계적으로 조정된 분극은 상기 트랜지스터(140)의 에미터와 연결되는 센스 앰플리파이어(sense amplifier)에 의하여 센싱되어, 최종적으로 멀티 레벨을 갖는 비휘발성 강유전체 랜덤 엑세스 메모리의 최소 기억 단위체인 셀이 완성된다.
상기한 멀티레벨 분극 상태를 가지는 본원에 따른 강유전체 메모리 소자를 실현하기 위하여, 강유전체 커패시터의 강유전체 전체가 on 또는 off 상태를 가지는 +Ps 또는 -Ps 분극 상태만으로 이루어진 것뿐만 아니라, +Ps 내지 -Ps 분극 상태를 가지는 도메인 배위를 강유전체에 형성시켜, 형성되는 분극의 정도(△P)를 +Ps 또는 -Ps 분극 상태 사이의 △P에 해당하도록 조절함으로써 멀티레벨 분극 상태를 임의로 설계할 수 있다.
도 2는 본원의 일 구현예에 따른 강유전체층에서 +Ps 도메인과 -Ps 도메인이 변위 전류 제한에 의해 그 범위가 조절되는 모습을 그린 모식도이다. 구체적으로, 도 2a는 신뢰성있게 멀티레벨 분극(MLP) 상태를 디자인하기 위하여 변위 전류 밀도 JD를 조절하는 본원에 따른 신규 개념을 나타내고, 도 2b는 유출 전류의 최대 한계 (즉, JL)를 세팅하는 것에 의해 분극 스위칭 비율이 결정되는 것을 나타내는 그래프로서, 스위칭된 분극의 양은 간단히 ΔP = JL*τ 에 의해 결정되며, 여기서 τ 는 인가된 전기 펄스의 폭이다.
도 2a에서 보여지는 것과 같이, 빗금친 부분은 +Ps 로 분극된 도메인을 나타내며, 빗금치지 않은 부분은 -Ps 로 분극된 도메인을 나타낸다. 전압 펄스가 강유전체 커패시터에 인가되면, 외부로 유출되는 전류(JD)의 흐름에 따라 마이크로 초 이하의 매우 빠른 속도로 +Ps 도메인이 팽창하려 하지만, 상기 전류 제한기에 의해 +Ps 도메인의 팽창이 제한된다. 도 2b에서 보여지는 바와 같이, 전류 상한(JL)에 따라 분극의 정도(△P)가 달라지는 모습을 나타낸다.
강유전체는 MLP 값의 임의적 제어를 허용하는 내부 자유도를 가지고 있다. 원칙적으로, 도 2a에서 보여지는 바와 같이, 업-분극(+Ps)과 다운-분극(-Ps)의 비율에 따라, 두 개의 포화된 값 사이의 임의의 중간 분극의 정도(△P)를 수득할 수 있다. 그러나, 분극 스위칭의 확률론적이고 복잡한 특성 때문에 희망하는 분극 값을 갖는 중간 분극 상태를 얻기 위한 도전이 계속되고 있다 [참고문헌: M. Dawber, K. M. Rabe, and J. F. Scott, Reviews of Modern Physics 77, 1083 (2005).].
그러므로, 종래에 강유전체 응용이 상기 두 개의 포화된 값들에만 제한되고 있었으며, MLP 상태를 이용하기 위한 노력이 거의 진행되지 않았다. 이에, 본 발명자들은 강유전체 MLP 상태를 달성하기 위한 매우 간단한 개념을 발견하고, 실제 시스템에 상기 개념의 응용성을 발견하였다. 이러한 MLP 상태를 구현하여 최소 배선폭을 위한 추가의 기술적 해결책에 대한 요구 없이도 FeRAM 등의 강유전체 메모리 소자의 저장 용량을 증가시킬 수 있어, 비트당 비용을 상당히 감소시키는 것뿐만 아니라, 범용 메모리에 대한 진전을 기대할 수 있다.
쌍안정(bistable) 강유전체 분극 상태의 MLP 상태로의 확장은 강유전체의 분극이 스위칭되는 동안에 발생된 전류의 제어에 의해서 가능하다.
분극 스위칭 과정은 변위 전류 농도(JD)를 항상 동반한다. JD는 1861년에 맥스웰의 전자기학 이론에서 처음 소개되었다. 그것은 하기 전기 분극의 변화율 및/또는 전기장에 의해 정의될 수 있다 [참고문헌: J. C. Maxwell, Philosophical Transactions of the Royal Society of London 155, 459-512 (1865).]:
본원은, 변위전류의 조절에 의하여 생성되는 멀티레벨 분극(multilevel polarization, MLP) 상태를 포함하는 강유전체 메모리 소자, 및 상기 강유전체 메모리 소자의 제조 방법에 관한 것이다.
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상기 식에서, ε0 는 진공 유전율이다. JD의 도입은 고전 전자기학 이론들의 완성과 전자기파의 성공적인 예측의 결과를 가져왔으며, 어떠한 전자기 교재에 있어서도 JD를 가장 중요한 물리적 개념의 하나로 만들었다. 그러나, 오늘에 이르기까지, JD를 분극 스위칭 같은 ‘물리적 과정을 제어하는 실질적인 동조(조율) 상수’로서 활용할 수 있는 것을 인식하지 못하였다.
이에, 본 발명자들은 JD가 절연된 강유전체 커패시터에서 MLP 상태를 인식하는 데 있어서 중요한 역할을 할 수 있음을 발견하였다. 종래에, 강유전체 분극은 전기적 펄스(보자력 장보다 더 높은)를 강유전체 커패시터에 인가하는 것에 의해, -Ps 에서 +Ps 로 완전히 스위칭된다. 상기 분극 스위칭 과정 동안, JD가 커패시터의 플레이트들 사이에서 발생하고, 도 2a에서 보여지는 것과 같이, JD의 크기는 커패시터로 및 커패시터로부터의 전선에서 전도 전류의 크기와 동일해진다. MLP 상태를 얻기 위한 본 발명자들의 핵심적인 개념은 JD로부터 발생된 전류 유출량을 제한하는 것에 의하여 분극 스위칭의 비율을 조절할 수 있다는 것이다. 만일 전류 유출의 최대 제한을 JL로 조정할 수 있다면, 분극 스위칭의 비율은 정확하게 JL로서 결정될 수 있다. 결과적으로, 도 2b에 보이는 바와 같이, 스위칭된 분극의 양은 간단하게 JL*τ에 의해 결정될 수 있고, τ는 가해진 전기적 펄스의 폭이다. 따라서, 상기 JD 응답을 제한함으로써, 분극 스위칭의 속도와 양을 제어할 수 있으며, 이것은 임의의 어떠한 분극 값을 가지는 MLP 상태를 설계하는 것을 가능하게 한다.
상기한 바와 같이, 임의의 분극 값과 상태의 수를 가지는 MLP 상태의 본원에 따른 임의적 설계는 강유전체 응용에서 광범위한 영향을 가질 수 있다.
이것은 FeRAM, MRAM, PRAM과 RRAM 같은 범용 메모리 후보군에 있어서 좋은 유지와 상태 재현성을 만족하는 멀티레벨 상태의 첫 번째 실증이다. 비록 이러한 후보군에 제조 한계가 있지만, 본원의 MLP 상태는 기존 특정 스케일에서도 용량을 두 배 또는 네 배로 증가시킬 수 있다. 게다가, MLP 상태는, 또한 분극과 도메인 배위에 일반적으로 기초된, 강유전성 필드 효과 [C. H. Ahn, J.-M. Triscone, and J. Mannhart, Nature 424, 1015 (2003).], 강유전성 터널 주입 [V. Garcia et al., Nature 460, 81 (2009).], 강유전성 광전 변환 공학 [T. Choi, S. Lee, Y. J. Choi, V. Kiryukhin, and S. W. Cheong, Science 324, 63 (2009)] 및 자기-전기적 도메인 커플링 [T. Zhao et al., Nat. Materials 5, 823-829 (2006); S. H. Baek et al., Nat. Materials 9, 309-314 (2010)] 같은 광범위의 강유전체 현상의 기능성 향상에도 사용될 수 있다.
이하에서는 실시예를 이용하여 본원에 대하여 좀더 자세히 설명한다. 그러나, 본원은 이들 실시예에 제한되는 것은 아니다.
[실시예]
강유전체 메모리 소자의 제조
Pt 상부 전극과 단결정 SrRuO3 하부 전극 사이에 게재된 400 nm 두께의 PbZr0.2Ti0.8O3 (PZT) 에피택셜 박막을 PLD (Pulsed Laser Deposition)에 의해 SrTiO3 기판 상에 성장시켰다. 격자-매칭된 하부 전극을 상기 SrTiO3 기판 상에 성장시키기 위해서, 원자적으로 평탄하고, 에피택셜하게 스트레인된 (strained) SrRuO3 필름을 사용했다.
PZT 커패시터를 제조하기 위해, 스퍼터된 Pt 전극을 전형적인 넓이인 7.5 × 103 μm2 로 패터닝했다.
또 다른 실시예로서, Pt 상부 전극과 단결정 SrRuO3 하부 전극 사이에 게재된 400 nm 두께의 BiFeO3(BFO) 에피택셜 박막을 SrTiO3 (001) 단결정 기재 상에 스퍼터링에 의해 성장시켰으며, 상기 단결정 기재는 [001] 방향에 대해 4° 불일치하게 절단된 것이다. 상기 하부 전극은 SrTiO3 기재 위에 550℃에서 90°로 off-axis 스퍼터링에 의해 증착된 100 nm 두께의 에피택셜 SrRuO3 층을 포함하였다. Ar 과 O2 가스의 3:2 혼합물을 사용하여, 상기 증착 동안에 200 mTorr에서 총압력을 유지했다.
그 후, 400 nm 두께의 에피택셜 BiFeO3 박막은 690℃에서 fast-rate off-axis 스퍼터링에 의해서 SrRuO3 하부 전극의 상부에 성장되었다. 상기 BiFeO3 스퍼터링 타겟은 휘발성 Bi 원소를 보상하기 위해 초과 5%의 Bi2O3 를 포함하였다. 여기서, Ar 과 O2 의 3:1 비율의 혼합물을 400 mTorr로 유지되는 총압력에서 사용하였다. 상기 상부 전극에 대하여, 40 nm 두께의 Pt 층이 실온에서 on-axis 스퍼터링에 의해 증착되었다.
상기 증착 후에, BiFeO3 커패시터를 얻기 위해 상기 Pt 층이 광리소그래피를 이용하여 패터닝되었다. 상기 Pt 상부 전극은 50 내지 200 ㎛ 의 직경을 가졌다.
강유전체 메모리 소자의 특성 분석
상기 제조된 강유전체 메모리 소자의 분극을 스위칭하기 위해, 도 3에 나타낸 바와 같이, 전기적 펄스를 펄스 제너레이터 (FG 300, Yokogawa)를 사용함으로써 강유전체 커패시터로 인가했다. 강유전체 커패시터의 하부전극과 트랜지스터의 콜렉터(C)를 전기적으로 연결하고, 트랜지스터의 베이스(B)와 10kΩ의 저항과 직류 전원(VB)를 전기적으로 연결하고, 트랜지스터의 에미터(E)와 디지털 오실로스코프 (DL 7100, Yokogawa)를 전기적으로 연결하여 사용함에 의해서 분극 스위칭 동안의 전류 외부 유출량 JD를 측정했다.
본원의 강유전체 막은 매우 높은 비저항(1013~1014 Ωcm)을 보였으며, 따라서 전기적 측정에 있어서 누설 전류의 기여는 무시할 만 하다. 동시에, MLP 상태를 얻기 위해서, 시판되는 바이폴라 접합 트랜지스터 (2N2369, ST)를 포함하는 자체 제작 전류 제한기 (current limiter)를 사용함에 의해 분극 스위칭 동안의 JD를 조정했다. 전류 제한 JL 값을 dc 바이어스 VB를 상기 트랜지스터의 베이스까지 인가하는 것에 의해 변화시킬 수 있다.
또한, TF 분석기 (aixACCT)에 의해 상기 필름의 강유전체 특성을 측정했다.
상기 모든 측정들은 상온에서 실시했다.
도 4는 본 실시예에 따른 Pb(Zr, Ti)O3 (lead zirconate titanate, 이하 PZT) 커패시터 및 BiFeO3 (bismuth iron oxide, 이하 BFO) 커패시터 각각에서의 변위 전류 농도 (JD) 로부터 비롯된 전류 유출량의 유전분극의 히스테리시스 루프, 강유전체층의 +Ps 또는 -Ps 도메인, 분극의 정도 (ΔP) 에 따른 경향을 나타낸 것이다.
도 4a는 할당된 JL 값의 함수로서 에피텍셜 박막의 분극 스위칭 동안의 JD를 나타내는 것으로서, 인가 전압 펄스를 +7V (4.1 μs) 하였을 때의 8개의 단계별로 제어된 JD를 나타낸다. 도 4b에서는 각 단계별로 나타나는 히스테리시스 루프 및 분극의 정도 (ΔP) 를 나타내고 있다. 도 4c에서는 PZT 커패시터의 표면을 압전기력 힘 현미경 (Piezoelectric Force Microscope, 이하 PFM)으로 측정한 결과, +Ps 또는 -Ps로 분극된 도메인 배위, 즉, 분극 영역 이미지를 나타내고 있다. 도 4d에서는 PZT 강유전체로 이루어진 커패시터의 펄스로부터 측정된 분극의 정도인 △Ppulse와 PFM으로 측정된 분극의 정도인 △PPFM가 예측된 분극의 정도인 △Pexpect와 좋은 일치 및 선형적인 경향을 나타내고 있다. 도 4e에서는 BFO 강유전체로 이루어진 커패시터의 펄스로부터 측정된 분극의 정도인 △Ppulse와 PFM으로 측정된 분극의 정도인 △PPFM 가 예측된 분극의 정도인 △Pexpect와 좋은 일치 및 선형적인 경향을 나타내고 있다.
본 실시예에 있어서 PZT 유전막을 사용하여, 초기에 커패시터가 -Ps 상태를 갖도록 극성화되고, 그 다음에 +7 V의 전압(>보자력 전압)을 인가했다. 극성 스위칭 동안, 전류 제한을 JL로 설정하고, 전류 유출의 응답을 측정하는 것에 의해 JD를 결정했다. 도 4a에 보이는 것과 같이, 어떠한 전류 유출량도 허용하지 않았을 때 (즉, JL=0 임) 에는, JD로부터의 응답이 발생하지 않았다. 전류 유출의 제한이 없는 경우, JD의 종래의 비선형 응답이 관찰되었으며, 이것은 +Ps 상태로의 풀 스위칭(full switching)으로부터 결정된 것이다. 4.6 내지 28.5Acm-2 의 JL 과 JD 응답은, 도 2b에서 예상되는 바와 같이, 사각형- 유사 거동을 보여주었다. t=0 근처의 스파이크 같은 형상의 JD 데이터는 JD에 있어서 e 0(∂E/∂t) 항의 기여에 기인되며, 이것은 분극 스위칭과 관련된 것이 아니므로, 무시할 수 있다. 도 4a로부터, 사각형 형태의 JD 응답의 높이가 JL 값과 거의 같음이 발견되었다. 이것은 JL 값에 의해 분극 스위칭의 비율을 결정할 수 있음을 의미한다. 또한, 분극 변화의 일정 비율로 인하여, MLP 상태의 스위칭된 분극의 양을 간단하게 ΔPexpect = JL*τ 로서 예상할 수 있다.
실제 스위칭된 분극 ΔP 가 ΔPexpect 와 동일한 것을 보임으로서, MLP 상태를 수득하기 위한 제어 가능한 스위칭을 실증했다. ΔP 를 측정하기 위해, 펄스 측정 [참고문헌: H. N. Lee et al., Phys. Rev. Lett. 98, 217602 (2007).] 을 수행했다.
도 4b에서 나타낸 바와 같이, 상기 펄스 측정은 네거티브 V 도메인에서의 P-V 자기 이력 현상(hysteresis) 루프를 제공하였다. V=0 에서의 잔존 분극 값은 MLP 상태를 위한 ΔP 를 결정한다. 분극 스위칭을 위한 동일한 전압 펄스 (예, +7 V)를 인가하더라도, 상기 측정된 ΔP 값은 JL의 증가에 따라 체계적으로 증가함을 보여주었다. 또한, 도 4d에 나타낸 바와 같이, ΔP 값은 본원에서 측정 에러 내에서 ΔPexpect 와 동일하였다. 이러한 결과는 강유전체에서 분극 상태와 도메인 배위같은 다른 연계된 물리적 특성을 튜닝하기 위하여 JD가 실제로 결정적인 제어 변수임을 시사한다.
본 실시예에 있어서, 압전기력 힘 현미경(Piezoelectric Force Microscopy, PFM)을 사용하여, PZT 필름에 있어서 ΔP 의 체계적인 발생과 강유전체 도메인 배위 사이의 연관성을 시각화했다 (도 5 참고). 도 5는 본원의 일 실시예 및/또는 비교예에 따른 강유전체 박막의 +Ps 또는 -Ps 도메인 패턴을 조사하기 위해 구성된 압전기력 현미경 (PFM) 시스템 셋업 (setup) 을 나타낸 그림이다. 도 5의 측정 시스템은 Lock-in 증폭기 (SR830, Stanford Research Systems) 를 사용하여 압전 신호의 진폭 R 과 상(phase) θ 를 측정했다. 상기 도메인 이미지로부터, ΔP 를 측정할 수 있었다. 상기 셋업(setup)에서, 특정 위치 근처의 스위칭된 분극 도메인의 양은 Rcosθ 에 비례해야만 하는데, 이것은 Rcosθ ∝ d33 = 2Q33εε0P 이기 때문이다(여기서, d33 은 압전 상수이고 Q33 은 전기수축(electrostriction) 변수이며, ε 은 강유전체 층의 유전 상수임). 스캔된 도메인에 걸쳐 Rcosθ 신호를 합하고 적절히 표준화(normalization)함으로써 ΔP 를 측정하였다.
상기 측정 결과, 도 4c는 JL 의 증가에 따라 도메인 패턴이 체계적으로 발달함을 명확하게 보여준다. 상기 도메인 이미지로부터, 또한 스캔된 도메인 상의 압전 신호를 합하는 것과 그것을 표준화(Normalization) 하는 것에 의하여 ΔP 를 예측할 수 있다. 도 4d는 PFM 이미지로부터 예측된 ΔP 값이 ΔPexpect 와 잘 일치하는 것을 또한 나타내며, 이것은 JD를 사용함으로써 분극 스위칭과 도메인 배위의 정확한 제어를 확인해준다.
도 6은 본 실시예에 따른 스위칭된 직후와 2일이 지난 후의 강유전체 박막에서의 분극 도메인의 변화와 분극의 정도 (ΔP) 의 분포에 대한 그림이다. 도 6A에서는 분극 스위칭 직후의 강유전체에 대한 도메인 배위를 나타내고 있고, 도 6B에서는 2일이 지난 후의 도메인 배위를 나타내고 있다. 도 6C에서는 도 6A로부터 도 6B의 압전 신호를 뺀 것에 의해 얻어진, 두 도메인 상태의 차이를 보여주고 있다. 매우 작은 양의 완화(relaxation) 만이 강유전체 도메인 상에 나타났음을 알 수 있어, 도메인 배위의 비휘발성이 유지됨을 알 수 있다. 도 6D는 각 분극 상태에 대해 주파수 대비 측정된 ΔP 의 플롯으로서, 100 개 펄스 측정에 의해 얻어졌다. 100번의 쓰기/읽기 실험에도 불구하고, 각각의 멀티 레벨 분극 상태에 대해 측정된 △P 가 2.0 μCcm-2보다 작은 표준 편차를 가지며 매우 좁은 분포를 가짐을 보여준다.
상기 MLP 상태의 신뢰성에 대하여, 고려해야 하는 두 중요한 이슈가 있다. 첫 번째로, 모든 중간 분극 상태는 매우 안정적이며 오랜 시간 동안 거의 이완(relaxation) 없이 그 값을 유지하여야만 한다. 원칙적으로, 다중-도메인 상태는 안정적이어야만 하는데, 이것은, 다중-도메인 상태를 위한 탈분극 필드는 단일 도메인 상태보다 더 작기 때문이다. 이러한 완화 문제를 다루기 위하여, 스위칭 직후(도 6A)와 스위칭 후 2일(도 6B)의 스위칭 도메인에 대해 PFM 측정을 실행하는 것에 의하여 50 nm 공간 분해능을 갖는 매우 미세한 도메인 구조의 시간-종속적인 발생을 관찰했다. 도 6C는, 미세한 스케일임에도 불구하고, 무시할 수 있는 작은 양의 완화가 2일 이후에 일어남을 보여준다. 이것은 본 실시예에 있어서 상기 MLP 상태의 높은 안정성과 다중-도메인 구조의 강한 특성을 시사한다.
두 번째 고려는 모든 멀티레벨 분극 상태의 재현성이다. 구체적으로, 각각의 상태는 반복된 쓰기/읽기 과정 동안에 주어진 분극 값으로 잘 분리되어야 한다. 이러한 이슈를 다루기 위해, 쓰기 과정의 반복 시험을 실시했다. JD를 조정하는 것에 의해 8 개의 MLP 상태를 썼고, 그 다음, 도 4b에서 나타낸 바와 같이, 자기 이력 현상의 펄스 측정에 의하여 ΔP 값을 측정했다.
ΔP 의 쓰기와 펄스 측정은 각각의 MLP 상태에 대해 100번씩 반복되었다. 도 6D는 모든 상태에 대해 측정된 ΔP 값들이 2.0 μC cm-2보다 작은 표준 편차를 가지며 매우 좁은 분포를 가짐을 보여준다.
이러한 정확한 제어 때문에, 모든 상태는 매우 재현성이 있으며, 또한 읽기 오류의 가능성을 피하기에 충분히 큰, 약 15 μC cm-2 의 여유(margin)를 가지고 이웃한 상태로부터 잘 분리된다. 유지와 재현성 시험에 근거하여, JD를 이용하는 본원의 개념이 강유전체 기반 전자 공학 분야에 있어서 응용을 위한 MLP 상태를 달성하기 위한 결정적인 경로임을 결론지을 수 있다.
중요하게도, 본원의 개념을 이용한 MLP 상태의 실현은 분극 스위칭 과정의 복잡한 특성에 많이 의존하지 않는다. 일반적으로, 분극 스위칭은 재료 시스템에 의존하며, 강유전체 재료의 복잡한 요인들에 의해 영향 받는다. +Ps 와 -Ps사이의 중간 분극을 만들기 위한 종래의 방법은 인가된 전기 펄스의 강도 (예, 진폭 및/또는 펄스의 너비)를 조절하는 것이다. 그러나, 그러한 방법은 신뢰성 있는 MLP 응용을 가능하게 하지 못하며, 이것은 재료의 결함 분포 및/또는 피로(fatigue)의 불가피한 변화가 인가 전압 펄스의 동일한 강도를 가짐에도 불구하고, ΔP 의 큰 변화를 유도하여야 하기 때문이다. 반면에, 본원의 개념은, JD의 출력을 직접 결정하고 재료 시스템에 의존하지 않으며, 매우 재현성 있게 +Ps와 -Ps 사이의 임의의 극성 값을 얻기 위한 일반적인 구조를 제공하는 점에서 종래의 기술과 의미상 전혀 상이하다.
본 실시예에 있어서, BFO(BiFeO3) 에피택셜 박막이라는 또 다른 강유전체 재료를 사용하는 본원의 개념의 보편성(일반론)을 입증했다. BFO의 분극 스위칭 경로와 결과된 도메인 배위는 PZT의 그것과는 매우 상이한데, 이것은 BFO에서의 강탄성(ferroelastic) 기여에 기인된다. 그러나, 이와 같은 차이점에도 불구하고, BFO 박막에 대한 본원의 결과는, 또한 PZT 박막의 경우에서처럼, 모든 MLP 상태에서 예측되고 측정된 ΔP 값들 사이의 좋은 일치를 보여준다 (도 4e). 이것은 특정한 물질과 분극 스위칭 본성에 의존하지 않는, 본원의 개념의 보편성을 확인해준다.
도 7은 본 실시예에 따른 강유전체 박막의 스위칭된 분극의 펄스 측정을 나타낸 것이다. 상기 펄스 측정을 위해 TF 분석기를 사용했다. 2 ms의 읽기-펄스 시간과 0.5 s의 펄스 지연을 가진 사다리꼴 모양의 펄스(보자력보다 높은)를 인가하였다. 이러한 펄스 측정을 사용하여, 멀티 레벨 분극 상태의 스위칭된 분극 값 ΔP 를 측정하였다. 도 7은 P1 내지 P5의 펄스에 대한 유전분극의 히스테리시스 루프 및 분극의 정도를 나타내고 있다.
도 8은 중간 분극 상태를 만드는 종래 방법에 의하여 형성한 강유전체 박막의 +Ps 또는 -Ps 도메인 패턴, 유전분극의 히스테리시스 루프, 분극의 정도 (ΔP) 의 분포를 표시한 도면이다. 도 8a는 각 도메인의 형태, 위치 및 그 양이 달라짐을 나타낸 모식도이다. 인가 전압의 높이를 달리하는 것에 의해 형성되는 분극의 도메인 배위가 각 쓰기/읽기 실험이 반복될 때마다 달라지는 것을 보여준다. 도 8b는 +4 V의 같은 인가 전압에도 불구하고, 유도된 중간 유전분극 값이 자주 바뀌는 히스테리시스 루프를 보여주며, 도 8c는 +4 V의 동일한 인가 전압에도 불구하고, 그에 의해서 생성된 분극의 정도 (△P) 의 분포가 매우 넓음을 보여준다. 즉, 종래의 방법에 의해 달성된 멀티 레벨을 가진 강유전체 분극 상태의 신뢰성이 실제 소자에 응용할 정도로 높지 못함을 뜻한다.
도 9는 본 실시예에 따른 BFO 강유전체 박막의 +Ps 또는 -Ps 도메인 패턴과 스위칭된 분극의 펄스를 전류에 따라 나타낸 것이다. 도 9a, 도 9b, 도 9c는 각각의 JL이 제한이 없는 경우(No limit)와 29.3Acm-2, 22.3Acm-2와 16.5Acm-2, 10.2Acm-2와 3.8Acm-2인 경우의 강유전체 커패시터의 분극 도메인 배위 및 그 그래프를 나타낸다. BFO 커패시터에 +10 V (~3.3 ㎲)의 전압 펄스를 인가하는 동안에, JD로부터 전류 외부 유출량을 측정했다. 상기 펄스를 인가하기 전에, 상기 강유전체 커패시터는 초기에 -Ps 상태로 설정되어 있었다. 상기 JD 데이터는 JL 의 함수로서 체계적인 변화를 보여준다. JL*τ 에 의해 간단히 ΔPexpect 를 추정할 수 있다. 도 9는 BFO의 강유전체 도메인 배위를 보여주며, 이것은 PZT의 그것들과 상당히 상이하다. 도 9에 나타낸 바와 같이, 실제로 스위칭된 분극 값 ΔP 는, 펄스-측정된 분극 히스테리시스 루프와 PFM 에 의해 측정되었고, ΔPexpect 와 동일하였다. 상기 도 9에서 보여지는 바와 같이, BFO 강유전체 커패시터의 도메인 배위는 PZT의 모습과는 다르지만, 전류 제한으로 달성되는 분극의 정도가 비교적 명확히 구분된다는 점에서 본원의 변위 전류 제어법의 강유전성 물질에 대한 멀티 레벨 분극 상태의 보편성을 시사한다. 즉, 당업자가 본원의 변위 전류 제어법으로 본원에서 기술하지 않은 다른 종류의 강유전성 물질을 이용한 응용을 할 수 있다는 것을 의미한다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
[부호의 설명]
110 : 접지
120 : 펄스 제너레이터
130 : 강유전체 커패시터
140 : 트랜지스터
142 : 저항
144 : 직류 전원
150 : 전류 제한기

Claims (18)

  1. 강유전체 커패시터; 및
    상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터를 포함하는 전류 제한기(current limiter)를 포함하고,
    상기 강유전체 커패시터의 분극 스위칭 과정 동안 상기 강유전체 커패시터가 멀티레벨 분극(multilevel polarization, MLP) 상태를 포함하는 것인,
    강유전체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 전류제한기에 의하여 상기 강유전체 커패시터로부터의 유출 전류를 조절하는 것에 의하여 상기 강유전체 커패시터의 분극 스위칭 과정 동안 상기 강유전체 커패시터에 입출되는 변위전류(displacement current)를 제어함으로써 상기 강유전체 커패시터 내에 멀티레벨 분극 상태가 형성되는 것인, 강유전체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 전류 제한기는, 상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터, 및 상기 트랜지스터에 연결된 저항 및 직류 전원을 포함하는 것인, 강유전체 메모리 소자.
  4. 제 2 항에 있어서,
    상기 변위전류를 제어함으로써 상기 분극 스위칭의 속도 및 양을 조절하여 상기 강유전체 커패시터 내에 원하는 분극값을 가지는 멀티레벨 분극 상태가 설계되는 것인, 강유전체 메모리 소자.
  5. 제 2 항에 있어서,
    상기 강유전체 커패시터는 상기 변위전류의 제어에 의하여 +Ps 내지 -Ps의 분극 도메인 배위를 포함하는 것인, 강유전체 메모리 소자.
  6. 제 2 항에 있어서,
    상기 강유전체 커패시터로부터의 유출 전류는 상기 강유전체 커패시터에 연결된 상기 트랜지스터의 베이스에 직류 바이어스 전압을 인가하여 조절되는 것인, 강유전체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 강유전체 커패시터는 상부 전극과 하부 전극 사이에 삽입된 강유전성 물질을 포함하는 것인, 강유전체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 강유전성 물질은 페로브스카이트계 강유전성 물질을 포함하는 것인, 강유전체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 페로브스카이트계 강유전성 물질은 납 지르코늄 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 납 티타네이트, 납 란타늄 지르코네이트 티타네이트, 란타늄 비스무스 티타네이트, 비스무스 철 산화물, 스트론튬 비스무스 탄탈라이트 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인, 강유전체 메모리 소자.
  10. 제 7 항에 있어서,
    상기 강유전성 물질은 에피텍셜 박막의 형태를 가지는 것인, 강유전체 메모리 소자.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 강유전체 메모리 소자는 FeRAM 를 포함하는 것인, 강유전체 메모리 소자.
  12. 강유전체 커패시터를 형성하고;
    상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터를 포함하는 전류 제한기 (current limiter)를 형성하는 것을 포함하는,
    강유전체 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 전류 제한기는 상기 강유전체 커패시터에 전기적으로 연결된 트랜지스터, 및 상기 트랜지스터에 연결된 저항 및 직류 전원을 포함하는 것인, 강유전체 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 강유전체 커패시터는 상부 전극과 하부 전극 사이에 삽입된 강유전성 물질을 포함하여 형성되는 것인, 강유전체 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 강유전성 물질은 에피택셜 박막의 형태로 형성되는 것인, 강유전체 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 에피택셜 박막은 펄스 레이저 증착 (Pulsed Laser Deposition) 에 의하여 형성되는 것인, 강유전체 메모리 소자의 제조 방법.
  17. 제 14 항에 있어서,
    상기 강유전성 물질은 페로브스카이트계 강유전성 물질을 포함하는 것인, 강유전체 메모리 소자의 제조 방법.
  18. 제 12 항에 있어서,
    상기 트랜지스터는 바이폴라 접합 트랜지스터, 전계 효과 트랜지스터, 또는MOS형 전계 효과 트랜지스터를 포함하는 것인, 강유전체 메모리 소자의 제조 방법.
PCT/KR2012/006966 2011-08-31 2012-08-31 강유전체 메모리 소자 및 그의 제조 방법 WO2013032257A2 (ko)

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