KR100355779B1 - 강유전체 비휘발성 기억장치 - Google Patents

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Abstract

MOS 셀 트랜지스터, 각각 셀 트랜지스터의 게이트 전극에 연결된 하나의 터미널을 가지고 거의 동일한 잔류자기극성을 가지는 두 개의 강유전체 콘덴서, 및 하나의 강유전체 콘덴서의 다른 터미널에 연결된 셀렉터 트랜지스터를 포함하고, 셀 트랜지스터의 게이트 전극에 대해 반대방향으로 콘덴서의 강유전체 박막을 분극화시킴으로써 데이터가 저장되는 것을 특징으로 하는 강유전체 비휘발성 기억장치.

Description

강유전체 비휘발성 기억장치{FERROELECTRIC NON-VOLATILE MEMORY DEVICE}
본 발명은 강유전체 비휘발성 기억장치에 관한 것으로, 보다 상세하게는 MOS(Metal Oxide Semiconductor) 또는 MIS(Metal Insulator Semiconductor)의 게이트에 연결된 강유전체 콘덴서를 가지는 강유전체 비휘발성 기억장치에 관한 것이다.
반도체와 강유전체 사이의 접합부의 형성은 그 강유전체의 극성방향, 전자가 그 반도체 표면에 유도되는 상태, 또는 정공이 유도되는 상태에 따라 이루어지는 것으로 예상된다. MOS 전계효과 트랜지스터의 게이트 절연체막으로 강유전체를 사용하여 두 상태가 "0"과 "1"에 대응하도록 함으로써 무동력작동 후에도 기억내용을 보유하는 비휘발성 기억장치를 제조하기 위한 시도는 이미 있어 왔다. 그러나 아직 실용적인 장치는 실현되지 못하고 있다. 이러한 구조를 가진 장치는 다음과 같은 이유 때문에 제조하기 어렵다. 반도체와 강유전체가 서로 접합하면, 전자와 정공을 포착하기 위하여 인터페이스 상태가 형성된다. 이것은 전계효과 트랜지스터의 소스드레인을 통한 필요한 전류의 흐름을 중단시킨다.
이러한 문제점을 해결하기 위하여, MFIS(M: 금속 또는 전도체, F: 강유전체, I: 절연체, S: 반도체)구조와 MFMIS 구조가 제시된다. MFIS 구조에서, 인터페이스 상태를 거의 형성하지 않는 SiO2(이산화규소)와 같은 유전체(상유전체)막이 강유전체막과 반도체 기판 사이에 삽입된다. MFMIS 구조에서는, 전도성 막이 강유전체막과 유전체막 사이에 더 끼워 넣어진다. 그러나 강유전체와 유전체막의 직렬구조가 전계효과 트랜지스터의 게이트 절연체막으로 사용된다면, (1) 데이터 기록전압이 상승하고, (2) 데이터 보유시간이 단축되는 새로운 문제점들이 발생한다. 이러한 문제점들에 대해 설명한다.
기록전압에서의 상승을 하나의 구조를 예로 들어 설명한다. 이 경우에, 반도체 기판은 Si(실리콘)으로 이루어지고, 강유전체막은 PZT(lead zirconate titanate; PbZr1-xTixO3)로 만들어지며, 유전체막은 SiO2로 만들어진다. MFIS 구조는 게이트 전극의 구조로 채택될 수도 있지만, MFMIS 구조는 PZT막에서 Pb원자와 SiO2막에서 Si원자의 상호확산을 방지하기 위하여 이러한 물질들을 위해 채택된다. SiO2의 상대유전상수는 3.9이다. PZT의 상대유전상수는 Zr과 Ti의 조성비에 따라 200-600 범위의 값을 가지고, 설명상 편의를 위하여 390으로 가정한다. 일반적으로 SiO2막의 두께는 PZT막의 1/10이다.
콘덴서의 정전용량은 상대유전상수에 비례하고 막에 반비례하기 때문에 강유전체 콘덴서와 유전체 콘덴서는 10:1의 정전용량비를 가진다. 두 개의 콘덴서가 직렬로 연결되고 전압이 두 콘덴서에 인가될 때, 각 콘덴서에 인가되는 전압은 콘덴서의 정전용량에 반비례한다. 강유전체 콘덴서에 인가되는 전압은 유전체 콘덴서에 인가되는 전압의 1/10, 즉 전체전압의 1/11이다. PZT막이 Si 기판 상에 직접 증착된 MFS 구조를 형성하였다고 가정하면, 그 막의 극성은 5V에서 반전될 수 있다. 동일한 막두께로 형성된 MFMIS 구조는 극성반전을 위하여 55V의 높은 전압을 필요로 한다.
짧은 데이터 보유시간을 도 9a와 9b를 참조하여 설명한다. MFMIS 구조의 등가회로가 도 9a에 도시되어 있다. 도 9a에서, 참조기호 CF는 강유전체 콘덴서를 표시하고, CI는 유전체 콘덴서를 표시한다. 이 경우에, 전체 반도체는 반도체의 고갈층의 정전용량을 고려하지 않고 대지포텐셜에서 유지된다.
만일 전압(V)이 상부전극에 인가된다면, 전압(VF)과 전압(VI)은 두 개의 콘덴서에 인가된다. 전압(VF)과 전압(VI)은 하기 식을 만족한다.
강유전체 콘덴서의 상부 및 하부전극에서 나타나는 전하량을 ±Q라고 하자. 도 9a에서 도시된 바와 같이, 전하량 ±Q는 두 개의 콘덴서 사이의 중간부분의 순전하가 0이어야 한다는 조건하에서 유전체 콘덴서의 상부 및 하부전극에서도 나타난다. 유전체 콘덴서가 Q=CIVI의 관계를 가지기 때문에, 이 식을 상기 수학식 1에 대입하면 하기 수학식 2가 얻어진다.
강유전체 콘덴서의 Q와 VF사이의 관계는, 도 9b에 도시된 바와 같이, 이력현상을 나타낸다. 수학식 2로 나타내어진 이 관계는 도 9b에서의 직선을 얻기 위하여 도 9b에서 겹쳐진다. 이 선들 사이의 교점은 강유전체에 인가되는 전압과 콘덴서 전극에서 나타나는 전하량을 나타낸다. 도 9b에서 점 A는 큰 전압이 양으로 인가된 후 전압이 V에서 유지될 때의 Q와 VF를 나타내고, 점 B는 큰 전압이 음으로 인가된 후 전압이 V에서 유지될 때의 Q와 VF를 나타낸다.
큰 전압이 양으로 인가된 후 전압이 다시 0으로 설정된다면, 강유전체 콘덴서의 Q와 VF는 도 9b에서의 점 C까지 변하고, 극성방향과 전계효과 방향은 반대이다. 바꾸어 말하면, MFIS 또는 MFMIS 게이트 구조를 가지는 전계효과 트랜지스터의 게이트 전극에 양전압을 인가해줌으로써 데이터가 기록된 후 데이터를 유지하기 위하여 게이트 전압이 다시 설정된다면, 극성방향과 반대인 전계가 강유전체에 인가되고, 잔류자기의 극성은 짧은 시간 내에 사라진다. 특히 직렬로 삽입된 유전체 콘덴서의 정전용량이 작은 때, 역전계의 크기는 강유전체의 강제 전계(극성을 0으로 다시 설정하기 위하여 필요한 전계)에 가까워지고 극성보유시간은 매우 짧아진다.
짧은 보유시간은 MFIS와 MFMIS 구조에서만 아니라 MFS 구조에서도 무시될 수 없다. 낮은 트래핑 상태 밀도와의 인터페이스가 강유전체막과 반도체막 사이에 형성될 수 있고, 미세한 MFS 게이트구조를 가지는 전계효과 트랜지스터가 제조될 수있을지라도, 강유전체 콘덴서와 반도체 표면에서 형성된 고갈층의 정전용량은 도 9b에서 도시된 바와 거의 동일한 문제를 나타내는 직렬 콘덴서를 형성한다.
이러한 이유 때문에, MOS 전계효과 트랜지스터의 게이트 절연체막으로 강유전체를 사용하는 종래의 비휘발성 기억장치는 반도체 기판과 강유전체막 사이의 인터페이스 상태를 형성하지 않도록 하기 위해서 MFIS와 MFMIS 구조를 채택해야만 한다. 그러나 이러한 형태의 구조는 데이터 기록전압을 증가시키고 데이터보유시간을 단축한다.
본 발명의 목적은 강유전체 콘덴서를 사용하는 메모리 셀에서의 데이터보유시간을 연장하고 데이터 기록전압을 감소시킬 수 있는 강유전체 비휘발성 기억장치를 제공하는 것이다.
본 발명에 따르면, MOS 또는 MIS 셀 트랜지스터, 및 트랜지스터의 게이트 전극에 연결되고 실질적으로 동일한 잔류자기극성을 가지는 두 개의 강유전체 콘덴서를 포함하고, 트랜지스터의 게이트 전극에 대해 반대방향으로 콘덴서의 강유전체 박막을 분극화시킴으로써 데이터가 저장되고, 셀렉터 트랜지스터가 한 콘덴서의 한 면에 형성되는 것을 특징으로 하는 강유전체 비휘발성 기억장치가 제공된다.
본 발명에 따르면, MOS 또는 MIS 셀 트랜지스터, 각각 셀 트랜지스터의 게이트 전극에 연결된 하나의 터미널을 가지고 실질적으로 동일한 잔류자기극성을 가지는 두 개의 강유전체 콘덴서, 및 강유전체 콘덴서 중 하나의 다른 터미널에 연결된 셀렉터 트랜지스터를 포함하고, 셀 트랜지스터의 게이트 전극에 대해 반대방향으로콘덴서의 강유전체 박막을 분극화시킴으로써 데이터가 저장되는 것을 특징으로 하는 강유전체 비휘발성 기억장치가 제공된다.
본 발명의 바람직한 면들은 다음의 배열을 포함한다.
(1) 콘덴서 중 하나는 셀 트랜지스터의 게이트 전극에 연결된 하나의 터미널과 셀렉터 트랜지스터를 거쳐 비트라인에 연결되는 다른 터미널을 가지고, 다른 콘덴서는 셀 트랜지스터의 게이트 전극에 연결된 하나의 터미널과 플레이트라인에 연결된 다른 터미널을 가지며, 셀렉터 트랜지스터의 게이트 전극은 워드라인에 연결된다.
(2) 배열 (1)에서, 셀 트랜지스터의 소스는 접지되고, 그 드레인은 워드라인에 연결된다.
(3) 배열 (1)에서, 셀 트랜지스터의 소스는 접지되고, 그 드레인은 비트라인에 연결된다.
본 발명에 따르면, 메모리 셀 구조는 MOS 또는 MIS 셀 트랜지스터의 게이트 전극과 거의 동일한 잔류자기극성을 가지는 두 개의 강유전체 콘덴서를 연결함으로써 형성된다. 강유전체 박막의 잔류자기극성과 극성방향에 따라 데이터가 저장된다. 데이터를 저장함에 있어서, 콘덴서의 강유전체 박막은 셀 트랜지스터의 게이트 전극에 대하여 반대방향으로 분극화된다. 강유전체 박막의 극성에 따라 생성되는 전하는 셀 트랜지스터의 채널부위의 반도체 표면까지 유도되지 않는다.
이러한 경우에, 전압은 강유전체 박막에 직접 인가되기 때문에, 데이터 기록전압은 감소될 수 있다. 두 개의 강유전체 콘덴서의 내부전계는 데이터가 "0" 또는"1" 상태에서 유지되는지 여부에 상관없이 0이기 때문에, 데이터 보유시간이 연장될 수 있다. 즉, 강유전체 콘덴서를 사용하는 메모리 셀 구조에서, 데이터 기록전압은 감소될 수 있고, 데이터 보유시간은 연장될 수 있다.
또한, 셀렉터 트랜지스터는 셀 트랜지스터와 마주보는 하나의 강유전체 콘덴서의 한 면에 연결되기 때문에, 선택되지 않은 셀은 기록전압에 의하여 영향을 받지 않을 수 있다,
본 발명의 부가적인 목적과 장점은 다음의 상세한 설명에서 설명될 것이고, 일부는 상세한 설명으로부터 자명하거나 본 발명의 실행함으로써 알게 될 수 있다. 본 발명의 목적과 장점은 이후에 특히 지적되는 수단과 조합에 의해 이해되고 얻어질 수 있다.
도 1a와 1b는 각각 강유전체 비휘발성 기억장치의 메모리 셀 구조를 나타내는 등가회로도,
도 2a는 MOSFET를 사용한 기억작동분석기의 회로배열을 나타내는 회로도,
도 2b는 판독출력 전압의 인가에 따른 드레인전류에서의 변화를 나타내는 그래프,
도 3a와 3b는 각각 본 발명의 실시형태에 따른 강유전체 비휘발성 기억장치의 메모리 셀 구조를 나타내는 등가회로도,
도 4a와 4b는 각각 도 3a 또는 3b의 메모리 셀이 비트라인(bit line, BL), 워드라인(word line, WR) 및 플레이트라인(plate line, PL)에 연결된 상태를 나타내는 회로도,
도 5a 내지 5d는 각각 셀 트랜지스터가 도 4a 또는 4b의 셀 구조 내의 라인들에 연결된 상태를 나타내는 회로도,
도 6은 도 5d에 나타낸 회로배열을 실현하기 위한 구성요소 구조를 나타내는 단면도,
도 7a 내지 7d는 각각 공통의 접지점이 없을 때의 연결예를 나타내는 회로도,
도 8a 내지 8d는 도 7a 내지 7d의 회로배열을 실현하기 위한 셀 배열을 각각 나타내는 평면도,
도 9a와 9b는 각각 종래의 강유전체 비휘발성 기억장치의 문제점을 설명하기 위한 회로도와 그래프.
본 명세서에 일체화되어 본 명세서의 일부를 구성하는 첨부도면은 본 발명의 바람직한 실시형태를 설명하고, 상기에서와 같은 일반적인 설명과 하기의 바람직한 실시형태의 상세한 설명과 함께 본 발명의 원리를 설명한다.
도 1a 및 1b를 참조하여 강유전체 비휘발성 기억장치를 설명한다.
도 1a와 1b에 도시된 강유전체 비휘발성 기억장치의 메모리 셀 구조를 나타내는 등가 회로에서, 동일한 잔류자기극성을 가지는 두 개의 강유전체 콘덴서(CA)와 강유전체 콘덴서(CB) 각각의 하나의 터미널은 MOS 구조를 가지는 셀 트랜지스터(MOSFET)(Tr)의 게이트에 연결된다. 콘덴서(CA)의 다른 터미널은터미널(A)에 연결되고, 반면 콘덴서(CB)의 다른 터미널은 터미널(B)에 연결된다. 트랜지스터(Tr)와 콘덴서(CA)와 콘덴서(CB)는 하나의 메모리 셀을 구성한다. 콘덴서(CA)와 콘덴서(CB)의 강유전체 막은 PZT로 이루어지고, 동일한 영역과 막두께를 가진다.
이 구조의 메모리 셀은 아날로그 기억장치에도 사용될 수 있다. 그러나 설명상 편의를 위해서, 메모리 셀이 디지털 기억장치에 사용되는 경우를 예를 들어 작동을 설명한다. 도시되지 않았지만, 메모리 셀은 메모리 어레이를 형성하기 위하여 매트릭스 내에 배치된다.
이 구조의 메모리 셀에 데이터 "0" 또는 "1"을 기록하기 위하여, 터미털(B)은 접지되고, 양 또는 음전압이 터미널(A)에 인가된다. 반도체 측면 상의 포텐셜의 영향이 트랜지스터(Tr)의 큰 게이트 정전용량 때문에 무시될 수 없을 때, 유동상태에 대한 반도체의 포텐셜 또는 두 개의 직렬로 연결된 강유전체 콘덴서 사이의 중간 포텐셜을 설정하기 위해 터미널(A)에 인가되는 전압의 1/2이 인가된다.
이 설명에서, 도 1a에 도시된 바와 같이, "1"은 강유전체 콘덴서(CA)의 극성방향을 아래쪽으로 하고 강유전체 콘덴서(CB)의 극성방향을 위쪽으로 하기 위하여 양전압이 터미널(A)에 인가되는 상태이다. 도 1b에 도시된 바와 같이, "0"은 강유전체 콘덴서(CA)의 극성방향을 위쪽으로 하고 강유전체 콘덴서(CB)의 극성방향을 아래쪽으로 하기 위하여 음전압이 터미널(A)에 인가되는 상태이다.
"0" 또는 "1"이 기록된 후 터미널(A)의 전압이 다시 0으로 설정될 때, 두 개의 강유전체 콘덴서(CA)와 강유전체 콘덴서(CB)가 동일한 잔류자기극성을 가지기 때문에 채널부위의 반도체 표면과 트랜지스터(Tr)의 게이트 전극까지 전하가 유도되지 않는다. 따라서 VG는 QG=CGVG(QG: 게이트 전극의 전하, CG: 게이트 정전용량, VG: 게이트 포텐셜)의 관계에서 0V로 유지된다. 그러므로, 데이터가 "0" 또는 "1" 상태에서 보유되는지 여부에 상관없이 두 개의 강유전체 콘덴서(CA)와 강유전체 콘덴서(CB)의 내부전계는 0이다. 데이터 보유시간은 DRAM과 유사한 구조를 가지는 일반적인 하나의 트랜지스터/하나의 콘덴서 강유전체 메모리 셀의 데이터 보유시간만큼 길 것으로 예상된다. 전압이 강유전체 콘덴서에 직접 인가되기 때문에, 기록전압은 강유전체 박막의 높은 상대유전상수보다도 낮을 것으로 예상된다.
메모리 셀에 기록된 데이터를 판독하기 위하여, 터미널(A)이 개방되고, 반도체 기판이 접지되며, 양전압이 터미널(B)에 인가된다. 이러한 경우, 도 1a에 도시된 바와 같이, 기록된 데이터가 "1"일 때, 강유전체 콘덴서(CB)의 극성량이 크게 변하고, 게이트 전극의 전하량(QG)은 0에서부터 변한다. 양전압의 인가에 따른 강유전체 박막의 극성량을 P라고 하면, QG=(Pr+P)S (S: 강유전체 콘덴서의 영역, Pr: 강유전체 막의 잔류자기극성). P=-Pr은 양전압이 인가되기 전에 유지되고, 충분히 큰 양전압이 인가된 후 P=Ps(Ps: 포화된 극성)로 변한다. 그리고 나서 전하(-QG)는 반도체 표면 근처에 생성된다. 트랜지스터(Tr)의 역치전압을 적절하게 선택함으로써,소스드레인은 반전전자에 의하여 전류를 흐르게 한다.
기록된 데이터가 "0"일 때, 강유전체 박막의 극성 반전은 일어나지 않는다. 인가된 양전압이 충분히 큰 경우에도, (Pr-P)S전하(QG)만이 게이트 전극 내에 생성된다. Ps와 Pr의 차이가 일반적으로 작기 때문에, 음전하는 반도체 표면까지 거의 유도되지 않는다. 이러한 경우에, 트랜지스터(Tr)의 소스드레인은 전류를 흐르게 하지 않는다.
따라서 터미널(B)에 펄스전압을 인가하고 이때 MOSFET의 드레인전류를 측정함으로써 데이터를 판독할 수 있다. 판독시, 전압은 MOSFET의 게이트 절연체막을 통하여 인가되므로 판독전압이 상승할 수 있다. 그러나 이러한 판독전압은 P=Ps가 기록된 데이터 "1"에 대해 유지될 때까지 인가될 필요가 없다. P=0을 설정하기에 충분한 전압이 QG=PrS를 성립시키기 위하여 인가되더라도 만족스런 판독작동이 이루어질 수 있다.
판독 후 터미널(A)과 터미널(B)은 모두 0V로 다시 설정된다. 기록된 데이터 "0"에 대해서, QG=0이 유지되고, 그 상태는 판독 전으로 되돌아간다. 기록된 데이터 "1"에 대해서, 판독전압이 0으로 재설정될 때 극성은 원래의 극성으로 완전히 되돌아가지 않는다. 이러한 이유때문에, 데이터 "1"은 적절한 주파수에서 판독데이터에 근거해서 재기록된다.
이 구조에서, 터미널(B)은 접지되고, 양 또는 음전압이 터미널(A)에 인가되고, 강유전체 콘덴서(CA)와 강유전체 콘덴서(CB)의 강유전체 박막은 게이트 전극에 대하여 반대방향으로 분극화된다. 채널부위에 대한 강유전체 박막의 극성에 대하여 생성된 전하를 유도하지 않고도 데이터는 강유전체 박막의 잔류자기극성과 극성방향에 따라 저장될 수 있다. 두 개의 강유전체 콘덴서(CA)와 강유전체 콘덴서(CB)의 내부 전계는 데이터가 "0" 또는 "1" 상태에서 유지되는지 여부에 상관없이 0이기 때문에 데이터 보유시간은 연장될 수 있다. 전압이 강유전체 박막에 직접 인가되기 때문에 데이터 기록전압은 감소될 수 있다.
회로 시뮬레이터(SPICE)를 사용하는 이러한 구조와 함께 트랜지스터의 특성을 분석한 결과를 설명한다. 도 2a는 작동분석에 사용되는 회로를 나타내고, 도 2b는 판독펄스의 인가에 대한 드레인전류에서의 변화를 나타낸다.
스위치(SW0), 스위치(SW1) 및 스위치(SW2)가 각각 오프, 온 및 오프이면, 양 또는 음전압은 데이터 "0" 또는 "1"을 저장하기 위하여 터미널(n2)에 인가된다. 스위치(SW0), 스위치(SW1) 및 스위치(SW2)가 각각 오프, 온 및 온이면, 그것에 의해 메모리 상태를 유지한다. 스위치(SW0), 스위치(SW1) 및 스위치(SW2)가 각각 온, 오프 및 오프이면, 전압은 데이터를 판독하기 위하여 터미널(n0)에 인가된다. 도 2a와 2b로부터, 데이터 "0" 또는 "1"은 드레인전류를 측정함으로써 쉽게 판독될 수 있다.
본 발명의 실시형태를 첨부된 도면의 여러 가지 도면을 참조하여 상세하게 설명한다.
이 실시형태는 도 1a와 1b의 구조에 기록전압에 의하여 선택되지 않은 셀에 영향을 미치지 않도록 하기 위하여 MOSFET로 구성된 셀렉터 트랜지스터를 추가한다.
선택적인 기록작동을 위한 스위치의 역할을 하는 MOSFET은 도 1a와 1b에서 터미널(A){또는 터미널(B)}의 일부(도 3a)에, 또는 게이트와 한 콘덴서 사이의 일부(도 3b)에서 연결된다. 다시 말하면, 도 3a에 도시된 구조에서, 셀 트랜지스터(Q1)의 게이트는 각각 직렬로 연결된 콘덴서(CA)와 콘덴서(CB)의 노드에 연결된다. 셀렉터 트랜지스터(Q2)는 콘덴서(CB)와 터미널(b) 사이에 연결된다. 터미널(a), 터미널(b) 및 터미널(c)은 여진기(DR)에 연결된다. 도 3b에 도시된 구조에서, 셀렉터 트랜지스터(Q2)는 콘덴서(CB)와 셀 트랜지스터(Q1)의 게이트 사이에 있다.
셀렉터 트랜지스터가 도 3a와 3b에 도시된 두 위치 중 어디에 연결되는지에 상관없이, 셀이 선택되지 않을 때 셀렉터 트랜지스터가 떨어져 있는 한 동일한 효과를 얻을 수 있다. 제조면에서 보면, 도 3a의 구조는 두 개의 콘덴서가 셀 트랜지스터의 유동 게이트 전극 위에 직접 형성될 수 있기 때문에 보다 우수하다. 이 실시형태는 도 3a의 구조가 단위셀로 가공되는 배열을 조사할 것이다.
도 3a에 도시된 구조에 따라, 기록시 터미널(c)에 인가된 전압은 터미널(a)과 터미널(b) 사이에 나타나는 전압이 실제로 강유전체 콘덴서(CA)와 강유전체 콘덴서(CB)에 인가되는지 여부를 제어하기 위하여 셀렉터 트랜지스터(Q2)를 온/오프한다. 따라서 터미널(a), 터미널(b) 및 터미널(c)에서의 전압은 주변 회로로부터 독립적으로 제어되어야만 한다. 이러한 메모리 셀 배열을 구성하는 것은 적어도 3개의 제어라인(a'), 제어라인(b') 및 제어라인(c')을 필요로 한다. 라인(b')과 라인(c')이 서로 평행하다면, 그들에 연결되는 셀들은 유사하게 작동하여 셀렉터 스위치의 역할을 하지 않는다. 그러므로 라인(b')과 라인(c')은 서로 교차해야만 하고, 3개의 라인은 도 4a 또는 4b에 도시된 바와 같이 배열된다. 협정에 따라, 라인(a'), 라인(b') 및 라인(c')을 플레이트라인(PL), 비트라인(BL) 및 워드라인(WL)으로 부른다.
도 4a에서, 콘덴서(CA)의 한 터미널은 셀 트랜지스터(Q1)의 게이트 전극에 연결되고, 다른 터미널은 플레이트라인(PL)에 연결된다. 콘덴서(CB)의 한 터미널은 셀 트랜지스터(Q1)의 게이트 전극에 연결되고, 다른 터미널은 셀렉터 트랜지스터(Q2)를 거쳐 비트라인(BL)에 연결된다. 셀렉터 트랜지스터(Q2)의 게이트 전극은 워드라인(WL)에 연결된다. 도 4b에서, 플레이트라인(PL)이 워드라인(WL)과 평행한 것만 제외하고 연결은 동일하다.
판독작용을 설명한다. 판독시, 한 콘덴서의 터미널이 개방되면 다른 콘덴서의 극성은 반전되고, 이때 d-e로를 통하여 흐르는 전류가 검출된다. 새로운 전류검출라인이 배치될 수 있는데, 이것은 높은 셀 배열밀도에 대해서 바람직하지 않다. 따라서 터미널(d)은 워드라인(WL), 비트라인(BL) 및 플레이트라인(PL)에 연결되고, 터미널(e)은 접지된다. SOI(Si film on insulator, 절연체 상의 Si막) 기판과 같이공통된 접지점이 없는 경우도 마지막으로 고려될 것이다.
셀 선택을 위한 셀렉터 트랜지스터(Q2)의 매개없이 플레이트라인(PL)을 거쳐 극성이 반전될 때, 터미널(d)에 연결된 라인은 플레이트라인(PL)과 교차하여야 한다. 한편, 비트라인(BL)을 거쳐 극성이 반전될 때, 플레이트라인(PL)은 개방되어야만 하고, 따라서 터미널(d)은 플레이트라인(PL)에 연결될 수 없다. 그러므로 이용가능한 연결은 도 5a 내지 5d에 도시된 4가지 방법에 한정된다.
도 5a에서는, 도 4a의 구조에 추가하여, 셀 트랜지스터(Q1)의 소스가 접지되고 그 드레인은 워드라인(WL)에 연결된다. 도 5b에서는, 도 4b의 구조에 추가하여, 셀 트랜지스터(Q1)의 소스는 접지되고, 그 드레인은 비트라인(BL)에 연결된다. 도 5c에서는, 도 4a의 구조에 추가하여, 셀 트랜지스터(Q1)의 소스는 접지되고, 그 드레인은 비트라인(BL)에 연결된다. 도 5d에서는, 도 4b의 구조에 추가하여, 셀 트랜지스터(Q1)의 소스는 접지되고, 그 드레인은 워드라인(WL)에 연결된다.
도 5d의 연결과 같이, 셀 트랜지스터(Q1)의 소스가 접지되고, 그 드레인은 워드라인(WL)에 연결된 구조가 도 6에서 장치구조의 단면도로 도시되어 있다. n-형 확산부위(62)와 게이트 전극(63)으로 이루어진 n-채널 MOS 트랜지스터(셀 트랜지스터)(Q1)와, n-형 확산부위들(64)과 게이트 전극(65)으로 이루어진 n-채널 MOS 트랜지스터(셀렉터 트랜지스터)(Q2)는 서로 인접하여 있기 위해 p-형 Si 기판(61) 상에 형성된다. 콘덴서 전극(67)(68)은 강유전체 막(66)을 거쳐 셀 트랜지스터(Q1)의 게이트 전극(63) 위에 형성되고 강유전체 박막으로 형성되고, 그것에 의해 두 개의 강유전체 콘덴서(CA)와 강유전체 콘덴서(CB)를 구성한다.
SOI 기판과 같이 공통의 접지점이 없다면, 판독시 접지되는 라인이 사용될 수 있다. 이러한 경우의 연결방법들이 도 7a 내지 7d에 도시되어 있다. 도 7a 내지 7d에서, 그 방법들 중 일부는 실제 배열을 고려하여 인접한 셀의 라인을 사용한다.
도 5a와 달리 도 7a에서는, 셀 트랜지스터(Q1)의 소스는 접지되지 않지만, 셀렉터 트랜지스터(Q2)에 연결된 비트라인(BL1)에 평행한 인접셀의 비트라인(BL2)에 연결된다. 도 5b와 달리 도 7b에서는, 셀 트랜지스터(Q1)의 소스는 접지되지 않고 워드라인(WL)에 연결된다. 도 5c와 달리 도 7c에서는, 셀 트랜지스터(Q1)의 소스는 접지되지 않지만 워드라인(WL)에 연결된다. 도 5d와 달리 도 7d에서는, 셀 트랜지스터(Q1)의 소스는 접지되지 않지만 셀렉터 트랜지스터(Q2)에 연결된 비트라인(BL1)에 평행한 인접셀의 비트라인(BL2)에 연결된다.
이러한 경우에서 셀 배열의 예들이 도 8a 내지 8d에 도시되어 있다. 도 8a 내지 8d는 각각 도 7a 내지 7d에 대응한다. 도 8a 내지 8d에서 명백한 바와 같이, 도 7a 내지 7d에 도시된 바와 같은 회로배열은 어떠한 변화도 없이 기판 위에 레이아웃될 수 있다.
이 실시형태에 따르면, 도 1에 도시된 바와 같은 셀 구조에 추가하여, 셀렉터 트랜지스터(Q2)가 셀 트렌지스터와 마주보는, 즉 강유전체 콘덴서(CB)와 비트라인(BL) 사이의 강유전체 콘덴서(CB)의 터미널에 연결된다. 결과적으로, 데이터 보유시간은 연장될 수 있고, 데이터 기록전압은 감소될 수 있다. 게다가 선택되지 않은 셀은 기록전압에 의하여 영향을 받지 않을 수 있다. 결과적으로, 메모리 셀의 신뢰도가 개선될 수 있다.
본 발명은 상기 설명한 실시형태에 한정되지 않는다. 이 실시형태는 강유전체 콘덴서의 강유전체 물질로서 PZT를 사용하고 있지만, 강유전체 물질은 이것에 한정되지 않는다. 어떤 강유전체 물질도 사용될 수 있다. MOS 트랜지스터의 게이트 전극에 연결된 두 개의 강유전체 콘덴서는 다른 강유전체막 두께를 가질 수 있지만, 그 물질이나 영역은 동일하여야 한다.
전계효과 트랜지스터는 MOS 트랜지스터에 한정되지 않고, 게이트 산화물막 대신에 게이트 절연체막을 사용하는 MIS 트랜지스터일 수 있다. 또한 Si 줄무늬는 npn 줄무늬에 한정되지 않고 p-채널 트랜지스터의 형성을 위한 pnp 줄무늬일 수도 있다.
추가적인 장점과 변형들은 당해 기술분야에서 숙련된 자들이 쉽게 생각할 수 있을 것이다. 그러므로 더 넓은 면으로 본 발명은 본 명세서에 도시되고 설명된 특정 세부사항과 대표적인 실시형태에 한정되지 않는다. 따라서 첨부된 특허청구범위 및 그들의 등가물에 의하여 정의된 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변형이 이루어질 수 있다.
상기에서 상세하게 설명된 바와 같이, 본 발명에 따르면, MOS 또는 MIS 전계효과 트랜지스터의 게이트 전극에 거의 동일한 잔류자기극성을 가지는 두 개의 강유전체 콘덴서를 연결함으로써 메모리 셀 구조가 형성된다. 데이터는 트랜지스터의 게이트 전극에 대해 반대방향으로 콘덴서의 강유전체 박막을 분극화시킴으로써 저장된다. 강유전체 박막에 직접 전압이 가해지기 때문에, 데이터 기록전압은 감소될 수 있다. 동시에, 강유전체 박막의 극성에 따라 생성된 전하는 트랜지스터의 채널부위의 반도체 표면까지 유도되지 않는다. 데이터가 저장된 후 정상상태에서 두 개의 강유전체 콘덴서의 내부 전계는 0이기 때문에, 데이터 보유시간이 연장될 수 있다.
또한 셀렉터 트랜지스터는 셀 트랜지스터와 마주보는 하나의 강유전체 콘덴서에 연결되기 때문에, 선택되지 않은 셀은 기록전압에 의해 영향을 받지 않을 수 있다.

Claims (22)

  1. 게이트 전극을 가지는 MOS 또는 MIS 셀 트랜지스터;
    상기 셀 트랜지스터의 게이트 전극에 연결되고 실질적으로 동일한 잔류자기극성을 가지는 두 개의 강유전체 콘덴서; 및
    상기 콘덴서 중 하나에 연결된 셀렉터 트랜지스터를 포함하고,
    상기 셀 트랜지스터의 게이트 전극에 대하여 반대방향으로 상기 콘덴서의 강유전체 박막을 분극화시킴으로써 데이터가 저장되는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  2. 제1항에 있어서,
    상기 콘덴서 중 하나는 상기 셀 트랜지스터의 게이트 전극에 연결된 하나의 터미널과 상기 셀렉터 트랜지스터를 거쳐 비트라인에 연결되는 다른 터미널을 가지고,
    다른 콘덴서는 상기 셀 트랜지스터의 게이트 전극에 연결되는 하나의 터미널과 플레이트라인에 연결되는 다른 터미널을 가지며,
    상기 셀렉터 트랜지스터의 게이트 전극은 워드라인에 연결되는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  3. 게이트 전극을 가지는 전계효과 트랜지스터에 의해 구성되는 셀 트랜지스터;
    서로 직렬로 연결되고, 상기 셀 트랜지스터의 게이트 전극에 연결되며, 실질적으로 동일한 잔류자기극성을 가지는 두 개의 강유전체 콘덴서;
    상기 콘덴서 중 하나에 연결된 셀렉터 트랜지스터; 및
    데이터를 저장하기 위하여 상기 셀 트랜지스터의 게이트 전극에 대하여 반대방향으로 상기 콘덴서의 강유전체 박막을 분극화시키도록 형성된 여진기를 포함하는 강유전체 비휘발성 기억장치.
  4. 제3항에 있어서,
    데이터 기록시, 상기 여진기는 상기 셀렉터 트랜지스터를 켜기 위하여 상기 셀렉터 트랜지스터의 게이트 전극에 전압을 인가하고, 상기 셀렉터 트랜지스터를 거쳐 상기 콘덴서 내에 데이터에 대응하는 극성을 유발하기 위한 전압을 생성하는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  5. 제4항에 있어서,
    데이터 판독시, 상기 여진기는 상기 콘덴서의 극성방향에 대응하는 데이터를 판독하기 위하여 상기 셀렉터 트랜지스터를 거쳐 각 콘덴서의 한 터미널에 전압펄스를 인가하는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  6. 제3항에 있어서,
    상기 셀렉터 트랜지스터는 상기 셀 트랜지스터의 게이트 전극과 상기 콘덴서의 한 터미널 사이에 연결되는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  7. 제3항에 있어서,
    상기 셀렉터 트랜지스터는 급전 터미널과 상기 콘덴서 중 하나의 콘덴서의 한 터미널 사이에 연결되는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  8. 제3항에 있어서,
    상기 기억장치는 플레이트라인, 비트라인 및 워드라인을 더 포함하고,
    상기 컨덴서는 제1 및 제2콘덴서를 포함하고,
    상기 제1콘덴서는 상기 셀 트랜지스터의 게이트 전극에 연결된 한 터미널과 상기 플레이트라인에 연결된 다른 터미널을 가지고,
    상기 제2콘덴서는 상기 셀 트랜지스터의 게이트 전극에 연결된 한 터미널과 상기 셀렉터 트랜지스터를 거쳐 상기 비트라인에 연결된 다른 터미널을 가지며,
    상기 셀렉터 트랜지스터의 게이트 전극은 상기 워드라인에 연결된 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  9. 제8항에 있어서,
    상기 비트라인과 상기 플레이트라인은 서로 평행하게 배치되고 상기 워드라인과 교차하는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  10. 제9항에 있어서,
    상기 셀 트랜지스터는 접지된 소스와 상기 워드라인에 연결된 드레인을 가지는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  11. 제9항에 있어서,
    상기 셀 트랜지스터는 접지된 소스와 상기 비트라인에 연결된 드레인을 가지는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  12. 제9항에 있어서,
    상기 셀 트랜지스터는 상기 비트라인에 인접한 다른 비트라인에 연결된 소스와, 상기 워드라인에 연결된 드레인을 가지는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  13. 제9항에 있어서,
    상기 셀 트랜지스터는 상기 워드라인에 연결된 소스와 상기 비트라인에 연결된 드레인을 가지는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  14. 제8항에 있어서,
    상기 워드라인과 상기 플레이트라인은 서로 평행하게 배치되고, 상기 비트라인과 교차하는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  15. 제14항에 있어서,
    상기 셀 트랜지스터는 접지된 소스와 상기 워드라인에 연결된 드레인을 가지는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  16. 제14항에 있어서,
    상기 셀 트랜지스터는 접지된 소스와 상기 비트라인에 연결된 드레인을 가지는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  17. 제14항에 있어서,
    상기 셀 트랜지스터는 상기 워드라인에 연결된 소스와 상기 비트라인에 연결된 드레인을 가지는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  18. 제14항에 있어서,
    상기 셀 트랜지스터는 상기 비트라인에 인접한 다른 비트라인에 연결된 소스와, 상기 워드라인에 연결된 드레인을 가지는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  19. p-형 실리콘기판, p-형 실리콘 기판 내에 형성된 한 쌍의 제1 n-형 확산부위, 및 제1 n-형 확산부위 사이의 p-형 실리콘기판 위에 절연성 중간층과 함께 배치된 게이트 전극을 가지는 n-채널 MOS 트랜지스터에 의해 구성되는 셀 트랜지스터;
    상기 셀 트랜지스터에 인접하고, p-형 기판 내에 형성된 한 쌍의 제2 n-형 확산부위와, 제2 n-형 확산부위 사이의 p-형 실리콘기판 위에 절연성 중간층과 함께 배치된 제2게이트 전극을 가지는 n-채널 MOS 트랜지스터에 의해 구성되는 셀렉터 트랜지스터; 및
    상기 셀 트랜지스터의 게이트 전극에 형성된 강유전체막과, 상기 강유전체 막 위에 형성되고 강유전체 박막으로 형성된 두 개의 콘덴서 전극에 의해 구성된 두 개의 콘덴서를 포함하고,
    상기 콘덴서 중 하나는 상기 셀렉터 트랜지스터의 제2 n-형 확산부위 중 하나에 연결되는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  20. 제19항에 있어서,
    상기 기억장치는 상기 콘덴서 중 다른 콘덴서의 콘덴서 전극에 연결된 플레이트라인, 상기 셀렉터 트랜지스터의 제2게이트 전극에 연결된 워드라인, 및 상기 셀렉터 트랜지스터의 상기 제2 n-형 확산부위 중 다른 부위에 연결된 비트라인을 더 포함하고,
    상기 셀 트랜지스터의 제1 n-형 확산부위는 각각 접지되고 상기 워드라인에 연결되는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  21. 제19항에 있어서,
    상기 기억장치는 데이터를 저장하기 위하여 상기 셀 트랜지스터의 게이트 전극에 대하여 반대방향으로 상기 콘덴서의 강유전체 박막을 분극화시키도록 형성된 여진기를 더 포함하는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
  22. 제21항에 있어서,
    상기 여진기는,
    데이터 기록시, 상기 셀렉터 트랜지스터를 켜기 위하여 상기 셀렉터 트랜지스터를 거쳐 상기 콘덴서 내에 데이터에 대응하는 극성을 유발하기 위하여 상기 셀렉터 트랜지스터의 게이트 전극에 전압을 인가하고,
    데이터 판독시, 상기 콘덴서의 극성방향에 대응하는 데이터를 판독하기 위하여 상기 셀렉터 트랜지스터를 거쳐 각 콘덴서의 한 터미널에 전압펄스를 인가하기 위하여 형성된 여진기유닛을 포함하는 것을 특징으로 하는 강유전체 비휘발성 기억장치.
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