KR100660901B1

KR100660901B1 - 단일 게이트 구조를 갖는 이이피롬, 상기 이이피롬의동작방법 및 상기 이이피롬의 제조방법

Info

Publication number: KR100660901B1
Application number: KR1020050127770A
Authority: KR
Inventors: 박근숙; 이상배; 이수철; 황호익; 이태정
Original assignee: 삼성전자주식회사
Priority date: 2005-12-22
Filing date: 2005-12-22
Publication date: 2006-12-26
Also published as: US20090310427A1; CN101013701A; US8050091B2; DE102006062381A1; US7593261B2; US20070145459A1; DE102006062381B4; JP5259081B2; JP2007173834A

Abstract

단일 게이트 구조를 갖는 이이피롬, 상기 이이피롬의 동작방법 및 상기 이이피롬의 제조방법을 제공한다. 상기 이이피롬은 서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 갖는 반도체 기판을 구비한다. 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트가 제공된다. 상기 부유게이트 양측의 상기 제 3 활성영역에 소오스/드레인 영역들이 형성된다. 상기 제 1 활성영역에 제 1 배선이 접속하고, 상기 제 2 활성영역에 제 2 배선이 접속하며, 상기 소오스/드레인 영역들 중 하나에 제 3 배선이 접속한다.

Description

단일 게이트 구조를 갖는 이이피롬, 상기 이이피롬의 동작방법 및 상기 이이피롬의 제조방법{EEPROM device having single gate structure, operation method of the EEPROM and fabrication method of the EEPROM}

도 1a 및 도 1b는 종래기술에 따른 단일 게이트 구조 이이피롬의 데이터 기입 방법 및 데이터 소거 방법을 각각 나타낸 도면들이다.

도 2는 본 발명의 일 실시예에 따른 이이피롬의 단위 셀을 나타낸 등가회로도이다.

도 3은 본 발명의 일 실시예에 따른 이이피롬의 단위 셀을 나타낸 레이아웃도이다.

도 4는 도 3의 절단선들 Ⅰ-Ⅰ′, Ⅱ-Ⅱ′ 및 Ⅲ-Ⅲ′를 따라 취해진 단면들을 나타낸 단면도이다.

도 5a는 본 발명의 일 실시예에 따른 이이피롬의 데이터 기입 방법을 설명하기 위한 도면이다.

도 5b는 본 발명의 일 실시예에 따른 이이피롬의 데이터 독출 방법을 설명하기 위한 도면이다.

도 5c는 본 발명의 일 실시예에 따른 이이피롬의 데이터 소거 방법을 설명하기 위한 도면이다.

(도면의 주요 부위에 대한 부호의 설명)

10 : 반도체 기판 1 : 제어 웰

3 : 독출 웰 5 : 소거 웰

11 : 제어 활성영역 13 : 독출 활성영역

15 : 소거 활성영역 11a : 제어 불순물 영역

13d, 13s : 소오스/드레인 영역 15a : 독출 불순물 영역

20 : 게이트 절연막 30 : 부유게이트

31 : 제어 게이트부 33 : 독출 게이트부

35 : 소거 게이트부 51 : 워드 라인

53d : 비트 라인 53s : 소오스 라인

55 : 소거 라인

본 발명은 반도체 메모리 소자 및 상기 반도체 메모리 소자의 동작방법에 관한 것으로서, 구체적으로는 단일 게이트 구조를 갖는 이이피롬 및 상기 이이피롬의 동작방법에 관한 것이다.

데이타를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자(volatile memory device)와 비휘발성 메모리 소자(non-volatile memory device)로 분류될 수 있다. 상기 휘발성 메모리소자는 전원공급이 차단되는 경우에 저장된 데이타를 잃어버리는 반면, 상기 비휘발성 메모리소자는 전원공급이 차단되더라도 저장된 데이타를 유지한다.

상기 비휘발성 메모리 소자의 한 종류로 데이터를 전기적으로 쓰고 지울 수 있는 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM)이 있다. 상기 이이피롬은 그의 단위 셀로서 적층 게이트 구조의 셀(stacked gate structural cell)을 채택하는 것이 일반적이다. 상기 적층 게이트 구조는 부유게이트와 상기 부유게이트 상에 형성된 제어 게이트를 포함한다. 따라서, 상기 적층 게이트 구조를 구현하기 위해서는 부유게이트 형성 공정 및 제어 게이트 형성 공정 이 필요하다.

한편, 최근 논리 소자(logic device)와 메모리 소자 등이 하나의 칩에 구현되는 시스템온칩(System on Chip; SoC)이 첨단 디지털 시대의 핵심 부품기술로 떠오르고 있다. 상기 시스텝온칩은 모든 부품 기능을 하나의 칩에 집적시킨 것으로 각각의 기능을 담당하는 여러 개의 반도체 칩을 별도로 제조하는 것에 비해 비용이 저렴하고 소형화가 가능한 장점이 있다.

상기 시스템온칩이 논리소자와 메모리 소자로서의 이이피롬을 구비하는 경우, 이를 구현하기 위해서는 상기 논리 소자와 상기 이이피롬을 동일한 공정을 사용하여 제조하여야 한다. 그러나, 상기 논리 소자의 경우 단일 게이트 구조의 트랜지스터를 사용하는 반면, 상기 이이피롬의 경우 상술한 바와 같이 적층 게이트 구조의 트랜지스터를 사용한다. 따라서, 상기 논리소자와 상기 이이피롬을 구비하는 시스템온칩의 제조공정은 매우 복잡해질 수 있다.

이를 해결하기 위해, 단일 게이트 구조(single gate structure)의 이이피롬 이 연구되고 있다. 이러한 단일 게이트 구조의 이이피롬을 적용하면 논리 소자를 제조하는데 쓰이는 일반적인 CMOS 공정을 사용하여 시스템온칩을 구현할 수 있다.

도 1a를 참고하면, P형 반도체 기판(100)이 제공된다. 상기 기판(100) 내에 N형 소오스/드레인 영역들(117)이 형성된다. 또한, 상기 기판(100) 내에 N웰(110)이 형성되고, 상기 N웰(110) 내에 P형 소오스/드레인 영역들(113)이 형성된다. 상기 기판(100) 상에 N 게이트(127)와 P 게이트(123)가 형성된다. 이 때, 상기 N 게이트(127)과 상기 P 게이트(123)는 하나의 부유게이트의 일부분들이다.

이러한 이이피롬 소자에 데이터를 기입하는 방법은 다음과 같다.

먼저, N웰 콘택영역(115), 상기 P형 소오스/드레인 영역들(113)에 양의 고전압인 프로그래밍 전압(Vp)을 인가한다. 이에 의해, 상기 N웰(110)에 프로그래밍 전압이 인가되고, 상기 N웰(110)에 인가된 프로그래밍 전압은 상기 P 게이트(123) 즉, 부유게이트에 용량결합(capacitive coupling)된다. 한편, 상기 N형 소오스/드레인 영역들(117) 및 상기 반도체 기판(100)을 접지시킨다. 그 결과, 상기 N 게이트(127)와 상기 반도체 기판(100) 사이에 고전계가 형성된다. 따라서, 상기 반도체 기판(100)의 전자는 상기 N 게이트(127) 즉, 부유게이트로 F-N 터널링(Fowler-Nordheim tunneling)되어 상기 부유게이트에 저장된다.

이하, 도 1b를 참고하여 상기 이이피롬의 데이터 소거방법을 설명한다.

먼저, N웰 콘택영역(115), 상기 P형 소오스/드레인 영역들(113)을 접지시킨다. 이에 의해, 상기 N웰(110)에 접지전압이 인가되고, 상기 N웰(110)에 인가된 접지전압은 상기 P 게이트(123) 즉, 부유게이트에 용량결합된다. 한편, 상기 N형 소오스/드레인 영역들(117)에 양의 고전압인 소거 전압(Ve)을 인가하고, 상기 반도체 기판(100)을 접지시킨다. 그 결과, 상기 N형 소오스/드레인 영역들(117)과 상기 N 게이트(127) 사이에 고전계가 형성된다. 따라서, 상기 N 게이트(127) 즉, 부유게이트의 전자는 상기 N형 소오스/드레인 영역들(117)로 F-N 터널링되어 상기 부유게이트에 저장되었던 전하는 제거된다.

이러한 데이터 소거과정에서 상기 N형 소오스/드레인 영역들(117)에 인가된 고전압은 상기 N형 소오스/드레인 영역들(117)과 상기 반도체 기판(100) 사이의 접합(junction)을 파괴(breakdown)할 수 있다. 더구나, 상기 단일 게이트 이이피롬 은 논리 소자를 제조하기 위한 일반적인 CMOS 공정을 적용하여 형성되므로, 상기 N형 소오스/드레인 영역들(117)과 상기 반도체 기판(100) 사이의 접합파괴 전압(jucntion breakdown voltage)은 10V 이하에 불과할 수 있다. 따라서, 단일 게이트 이이피롬에 구비된 접합은 상기 데이터 소거 과정에서 인가된 고전압에 의해 쉽게 파괴될 수 있다.

본 발명이 이루고자 하는 기술적 과제는 접합 파괴 등의 불량이 억제된 단일 게이트 구조를 갖는 이이피롬 및 그의 동작방법을 제공함에 있다.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면(aspect)은 이이피롬을 제공한다. 상기 이이피롬은 서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 갖는 반도체 기판을 구비한다. 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트가 제공된다. 상기 부유게이트 양측의 상기 제 3 활성영역에 소오스/드레인 영역들이 형성된다. 상기 제 1 활성영역에 제 1 배선이 접속하고, 상기 제 2 활성영역에 제 2 배선이 접속하며, 상기 소오스/드레인 영역들 중 하나에 제 3 배선이 접속한다.

상기 제 1 활성영역의 반도체 기판 내에 제 1 웰이 배치되며, 상기 부유게이트 양측의 제 1 활성영역에 제 1 불순물 영역들이 형성될 수 있다. 나아가, 상기 제 1 배선은 상기 제 1 웰과 상기 제 1 불순물 영역들에 공통적으로 접속하는 것이 바람직하다.

상기 제 2 활성영역의 반도체 기판 내에 제 2 웰이 배치되며, 상기 부유게이트 양측의 제 2 활성영역에 제 2 불순물 영역들이 형성될 수 있다. 나아가, 상기 제 2 배선은 상기 제 2 웰과 상기 제 2 불순물 영역들에 공통적으로 접속하는 것이 바람직하다.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 다른 이이피롬을 제공한다. 상기 이이피롬은 제 1 도전형을 갖는 반도체 기판을 구비한다. 상기 기판은 서로 분리된 독출 활성영역, 제어 활성영역 및 소거 활성영역을 구비한다. 상기 제어 활성영역의 기판 내에 제 2 도전형을 갖는 제어 웰이 배치된다. 상기 소거 활성영역의 기판 내에 제 2 도전형을 갖는 소거 웰이 배치된다. 상기 활성영 역들 상부를 가로지르는 공통 부유게이트가 제공된다. 상기 부유게이트 양측의 상기 독출 활성영역에 제 2 도전형을 갖는 소오스/드레인 영역들이 형성되고, 상기 부유게이트 양측의 상기 제어 활성영역에 제 1 도전형을 갖는 제어 불순물 영역들이 형성되며, 상기 부유게이트 양측의 상기 소거 활성영역에 제 1 도전형을 갖는 소거 불순물 영역들이 형성된다. 상기 제어 웰과 상기 제어 불순물 영역들에 워드 라인이 공통적으로 접속하고, 상기 소거 웰과 상기 소거 불순물 영역들에 소거 라인이 공통적으로 접속한다.

상기 부유게이트는 일자형인 것이 바람직하다.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 또 다른 이이피롬을 제공한다. 상기 이이피롬은 비트 라인에 연결된 드레인 영역, 소오스 라인에 연결된 소오스 영역 및 부유게이트를 구비하는 독출 트랜지스터; 일 전극이 상기 부유게이트를 공유하며, 타 전극이 워드 라인에 연결된 제어 모스 캐패시터; 및 일 전극이 상기 부유게이트를 공유하며, 타 전극이 소거 라인에 연결된 소거 모스 캐패시터를 구비한다.

상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 이이피롬의 데이터 기입 방법을 제공한다. 먼저, 서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비하는 반도체 기판; 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트; 상기 부유게이트 양측의 상기 제 3 활성영역에 형성된 소오스/드레인 영역들을 포함하는 이이피롬을 제공한다. 상기 제 1 활성영역에 프로그래밍 전압을 인가하고, 상기 제 2 활성영역에 접지 전압을 인가함으로써, 데이터를 기입한다. 이 때, 상기 프로그래밍 전압은 상기 제 2 활성영역의 전자가 상기 부유게이트로 F-N 터널링할 수 있을 정도의 범위를 갖는 것이 바람직하다.

상기 이이피롬은 상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰 및 상기 부유게이트 양측의 제 1 활성영역에 형성된 제 1 불순물 영역들을 더 포함하고, 상기 프로그래밍 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되는 것이 바람직하다.

또한, 상기 이이피롬은 상기 제 2 활성영역의 반도체 기판 내에 배치된 제 2 웰 및상기 부유게이트 양측의 제 2 활성영역에 형성된 제 2 불순물 영역들을 더 포함하고, 상기 접지 전압은 상기 제 2 웰 및 상기 제 2 불순물 영역들에 인가되는 것이 바람직하다.

상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 이이피롬의 데이터 소거 방법을 제공한다. 먼저, 서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비하는 반도체 기판; 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트; 상기 부유게이트 양측의 상기 제 3 활성영역에 형성된 소오스/드레인 영역들을 포함하는 이이피롬을 제공한다. 상기 제 1 활성영역에 접지 전압을 인가하고, 상기 제 2 활성영역에 소거 전압을 인가함으로써, 데이터를 소거한다. 이 때, 상기 소거 전압은 상기 부유게이트의 전자가 상기 제 2 활성영역으로 F-N 터널링할 수 있을 정도의 범위를 갖는 것이 바람직하다.

상기 이이피롬은 상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰 및 상기 부유게이트 양측의 제 1 활성영역에 형성된 제 1 불순물 영역들을 더 포함하 고, 상기 접지 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되는 것이 바람직하다.

또한, 상기 이이피롬은 상기 제 2 활성영역의 반도체 기판 내에 배치된 제 2 웰 및상기 부유게이트 양측의 제 2 활성영역에 형성된 제 2 불순물 영역들을 더 포함하고, 상기 소거 전압은 상기 제 2 웰 및 상기 제 2 불순물 영역들에 인가되는 것이 바람직하다.

상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 이이피롬의 데이터 독출 방법을 제공한다. 먼저, 서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비하는 반도체 기판; 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트; 및 상기 부유게이트 양측의 상기 제 3 활성영역에 형성된 소오스 영역 및 드레인 영역들을 포함하는 이이피롬을 제공한다. 상기 제 1 활성영역에 독출 전압을 인가하고, 상기 드레인 영역에 전원 전압을 인가하고, 상기 소오스 영역에 접지 전압을 인가함으로써, 데이터를 독출한다.

상기 이이피롬은 상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰 및 상기 부유게이트 양측의 제 1 활성영역에 형성된 제 1 불순물 영역들을 더 포함하고, 상기 독출 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되는 것이 바람직하다.

상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 이이피롬의 동작 방법을 제공한다. 먼저, 서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비하는 반도체 기판; 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트; 및 상기 부유게이트 양측의 상기 제 3 활성영역에 형성된 소오스 영역 및 드레인 영역들을 포함하는 이이피롬을 제공한다. 상기 제 1 활성영역에 프로그래밍 전압을 인가하고, 상기 제 2 활성영역에 접지 전압을 인가하여 데이터를 기입한다. 상기 제 1 활성영역에 독출 전압을 인가하고, 상기 드레인 영역에 전원전압을 인가하고, 상기 소오스 영역에 접지 전압을 인가하여 상기 기입된 데이터 독출한다. 상기 제 1 활성영역에 접지 전압을 인가하고, 상기 제 2 활성영역에 소거 전압을 인가하여 상기 기입된 데이터를 소거한다.

상기 이이피롬은 상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰 및 상기 부유게이트 양측의 제 1 활성영역에 형성된 제 1 불순물 영역들을 더 포함하고, 상기 데이터 기입에 있어서, 상기 프로그래밍 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되고, 상기 데이터 독출에 있어서, 상기 독출 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되고, 상기 데이터 소거에 있어서, 상기 제 1 활성영역에 인가되는 접지 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되는 것이 바람직하다.

또한, 상기 이이피롬은 상기 제 2 활성영역의 반도체 기판 내에 배치된 제 2 웰 및상기 부유게이트 양측의 제 2 활성영역에 형성된 제 2 불순물 영역들을 더 포함하고, 상기 데이터 기입에 있어서, 상기 제 2 활성영역에 인가되는 접지 전압은 상기 제 2 웰 및 상기 제 2 불순물 영역들에 인가되고, 상기 데이터 독출에 있어서, 상기 제 2 웰 및 상기 제 2 불순물 영역들에 접지 전압을 인가하고, 상기 데이터 소거에 있어서, 상기 소거 전압은 상기 제 2 웰 및 상기 제 2 불순물 영역들에 인가되는 것이 바람직하다.

상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 이이피롬의 다른 데이터 기입 방법을 제공한다. 먼저, 비트 라인에 연결된 드레인 영역, 소오스 라인에 연결된 소오스 영역 및 부유게이트를 구비하는 독출 트랜지스터; 일 전극이 상기 부유게이트를 공유하며, 타 전극이 워드 라인에 연결된 제어 모스 캐패시터; 및 일 전극이 상기 부유게이트를 공유하며, 타 전극이 소거 라인에 연결된 소거 모스 캐패시터를 구비하는 이이피롬을 제공한다. 상기 워드 라인에 프로그래밍 전압을 인가하고, 상기 소거 라인에 접지전압을 인가함으로써 데이터를 기입한다.

상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 이이피롬의 다른 데이터 소거 방법을 제공한다. 먼저, 비트 라인에 연결된 드레인 영역, 소오스 라인에 연결된 소오스 영역 및 부유게이트를 구비하는 독출 트랜지스터; 일 전극이 상기 부유게이트를 공유하며, 타전극이 워드 라인에 연결된 제어 모스 캐패시터; 및 일 전극이 상기 부유게이트를 공유하며, 타 전극이 소거 라인에 연결된 소거 모스 캐패시터를 구비하는 이이피롬을 제공한다. 상기 워드 라인에 접지 전압을 인가하고, 상기 소거 라인에 소거 전압을 인가함으로써, 데이터를 소거한다.

상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 이이피롬의 제조 방법을 제공한다. 먼저, 반도체 기판 내에 소자분리막들을 형성하여, 서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 한정한다. 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트를 형성한다. 상기 부유게이트 양측의 상기 제 3 활성영역에 소오스/드레인 영역들을 형성한다. 상기 제 1 활성영역에 접속하는 제 1 배선을 형성하고, 상기 제 2 활성영역에 접속하는 제 2 배선을 형성하고, 상기 소오스/드레인 영역들 중 하나에 접속하는 제 3 배선을 형성한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 2를 참조하면, 독출 트랜지스터(Tr), 제어 모스 캐패시터(Cc) 및 소거 모스 캐패시터(Ce)가 제공된다. 상기 독출 트랜지스터(Tr)의 드레인 영역은 비트 라인(B/L)에 연결되고, 상기 독출 트랜지스터(Tr)의 소오스 영역은 소오스 라인(S/L)에 연결된다. 또한, 상기 독출 트랜지스터(Tr)의 게이트는 상기 제어 모스 캐패시터(Cc)의 일 전극 및 상기 소거 모스 캐패시터(Ce)의 일 전극과 연결된다. 자세하게는 상기 독출 트랜지스터(Tr)의 게이트, 상기 제어 모스 캐패시터(Cc)의 일 전극 및 상기 소거 모스 캐패시터(Ce)의 일 전극은 서로 연결된 하나의 부유게이트(FG)를 공유한다. 한편, 상기 제어 모스 캐패시터(Cc)의 타 전극은 워드 라인(W/L)에 연결되며, 상기 소거 모스 캐패시터(Ce)의 타 전극은 소거 라인(E/L)에 연결된다.

도 3은 본 발명의 일 실시예에 따른 이이피롬의 단위 셀을 나타낸 레이아웃도이고, 도 4는 도 3의 절단선들 Ⅰ-Ⅰ′, Ⅱ-Ⅱ′ 및 Ⅲ-Ⅲ′를 따라 취해진 단면 들을 나타낸 단면도이다.

도 3 및 도 4를 참조하면, 반도체 기판(10)은 소자분리막(10a)에 의해 서로 분리되어 한정된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비한다. 상기 제 1 활성영역은 제어 활성영역(control active region; 11)일 수 있고, 상기 제 2 활성영역은 소거 활성영역(erase active region; 15)일 수 있으며, 상기 제 3 활성영역은 독출 활성영역(read active region; 13)일 수 있다. 상기 활성영역들은 상기 소거 활성영역(15), 상기 독출 활성영역(13) 및 상기 제어 활성영역(15)의 순서대로 배치될 수 있으나, 이에 한정되는 것은 아니다.

상기 활성영역들(11, 13, 15) 상에 상기 활성영역들(11, 13, 15)의 상부를 가로지르는 공통 부유게이트(common floating gate; 30)가 배치된다. 상기 부유게이트(30)는 일자형일 수 있다. 이로써, 단위 셀의 면적을 줄일 수 있다. 상기 부유게이트(30)는 N형 게이트 일 수 있고, 자세하게는 N형 불순물이 도우핑된 폴리 실리콘층일 수 있다.

상기 부유게이트(30)는 상기 제어 활성영역(11)과 중첩되는 제어 게이트부(31), 상기 독출 활성영역(13)과 중첩되는 독출 게이트부(33) 및 상기 소거 활성영역(15)과 중첩되는 소거 게이트부(35)를 구비한다. 또한, 상기 부유게이트(30)와 상기 제어 활성영역(11)이 중첩하는 면적은 상기 부유게이트(30)와 상기 소거 활성영역(15)이 중첩하는 면적 및 상기 부유게이트(30)와 상기 독출 활성영역(13)이 중첩하는 면적보다 큰 것이 바람직하다. 이로써, 상기 제어 활성영역(11)과 상기 부유게이트(30) 사이의 용량결합을 용이하게 할 수 있다.

상기 제어 활성영역(11)의 반도체 기판 내에 제 1 웰 즉, 제어 웰(control well; 1)이 배치된다. 나아가, 상기 부유게이트(30) 즉, 상기 제어 게이트부(31) 양측의 제어 활성영역(11)에 한 쌍의 제 1 불순물 영역들 즉, 한 쌍의 제어 불순물 영역들(11a)이 제공된다. 상기 제어 불순물 영역들(11a)은 상기 제어 웰(1)과 서로 다른 도전형을 갖는다. 또한, 상기 제어 활성영역(11)에 상기 부유게이트(30)와 이격되고 상기 제어 불순물 영역들(11a) 중 하나에 인접하는 제어 웰 콘택영역(11w)이 제공된다. 제어 웰 콘택영역(11w)은 상기 제어 웰(1)과 동일한 도전형을 갖되, 불순물의 농도가 높은 영역이다. 본 발명의 다른 실시예에서 상기 제어 불순물 영역들(11a)은 생략될 수 있다.

상기 소거 활성영역(15)의 반도체 기판 내에 제 2 웰 즉, 소거 웰(erase well; 5)이 배치된다. 나아가, 상기 부유게이트(30) 즉, 상기 소거 게이트부(35) 양측의 소거 활성영역(15)에 한 쌍의 제 2 불순물 영역들 즉, 한 쌍의 소거 불순물 영역들(15a)이 제공된다. 상기 소거 불순물 영역들(15a)은 상기 소거 웰(5)과 서로 다른 도전형을 갖는다. 또한, 상기 소거 활성영역(15)에 상기 부유게이트(30)와 이격되고 상기 소거 불순물 영역들(15a) 중 하나에 인접하는 소거 웰 콘택영역(15w)이 제공된다. 상기 소거 웰 콘택영역(15w)은 상기 소거 웰(5)과 동일한 도전형을 갖되, 불순물의 농도가 높은 영역이다. 본 발명의 다른 실시예에서 상기 소거 불순물 영역들(15a)은 생략될 수 있다.

바람직하게는, 상기 제어 웰(1)과 상기 소거 웰(5)은 동일 도전형을 갖는다. 구체적으로, 상기 반도체 기판(10)이 제 1 도전형 즉, P형 기판인 경우, 상기 제어 웰(1)과 상기 소거 웰(5)은 제 2 도전형 즉, N형을 갖는 N-웰(N well)들일 수 있다. 이 경우, 상기 제어 불순물 영역들(11a) 및 상기 소거 불순물 영역들(15a)은 P형 불순물 영역들이다.

상기 독출 활성영역(13)의 반도체 기판 내에 제 3 웰 즉, 독출 웰(read well; 3)이 배치된다. 또한, 상기 부유게이트(30) 즉, 상기 독출 게이트부(33) 양측의 독출 활성영역(13)에 상기 독출 웰(3)과 서로 다른 도전형을 갖는 소오스 영역(13s) 및 드레인 영역(13d)이 제공된다. 그 결과, 상기 독출 웰(3)은 상기 소오스/드레인 영역들(13s, 13d)을 감싼다. 또한, 상기 독출 활성영역(13)에 상기 부유게이트(30)와 이격되고 상기 소오스 영역(13s)에 인접하는 독출 웰 콘택영역(13w)이 제공된다. 상기 독출 웰 콘택영역(13w)은 상기 독출 웰(3)과 동일한 도전형을 갖되, 불순물의 농도가 높은 영역이다.

나아가, 상기 독출 활성영역(13)의 반도체 기판 내에 상기 독출 웰(3)을 감싸고 상기 독출 웰(3)과 서로 다른 도전형을 갖는 제 4 웰 즉, 깊은 웰(4)이 제공될 수 있다. 상기 독출 웰(3) 및 상기 깊은 웰(4)은 상기 반도체 기판(10)에 인가될 수 있는 백바이어스(back bias)에 의해 상기 소오스/드레인 영역들(13s, 13d)이 영향받는 것을 방지한다. 상기 깊은 웰(4)은 연장되어 상기 제어 웰(1)을 감싸도록 형성될 수 있다. 구체적으로, 상기 반도체 기판(10)이 P형 기판인 경우, 상기 독출 웰(3)은 P-웰(P well)일 수 있고, 상기 깊은 웰(4)은 깊은 N-웰(deep N well; 4)일 수 있다. 이 경우, 상기 소오스/드레인 영역들(13s, 13d)은 N형 불순물 영역들이다. 한편, 본 발명의 다른 실시예에서 상기 독출 웰(3) 및 상기 깊은 웰(4)은 생략될 수 있다.

상기 부유게이트(30)와 상기 활성영역들(11, 13, 15) 사이에 게이트 절연막(20)이 개재된다. 상기 게이트 절연막(20)의 두께는 약 150Å일 수 있다.

상기 부유게이트 즉, 상기 제어 게이트부(31), 상기 제어 활성영역(11) 및 그들 사이에 개재된 상기 게이트 절연막(20)은 제어 모스 캐패시터(Cc)를 형성하며, 상기 부유게이트 즉, 상기 소거 게이트부(35), 상기 소거 활성영역(15) 및 그들 사이에 개재된 상기 게이트 절연막(20)은 소거 모스 캐패시터(Ce)를 형성한다. 부연하면, 상기 제어 모스 캐패시터(Cc)의 일 전극은 상기 제어 게이트부(31)이며, 타 전극은 상기 제어 활성영역(11)이다. 상술한 바와 같이, 상기 제어 활성영역(11)은 상기 제어 게이트부(31) 양측의 제어 불순물 영역들(11a) 및 상기 제어 게이트부(31) 하부의 제어 웰(1)을 구비한다. 또한, 상기 소거 모스 캐패시터(Ce)의 일 전극은 상기 소거 게이트부(35)이며, 타 전극은 상기 소거 활성영역(15)이다. 상술한 바와 같이, 상기 소거 활성영역(15)은 상기 소거 게이트부(35) 양측의 소거 불순물 영역들(15a) 및 상기 소거 게이트부(35) 하부의 소거 웰(5)을 구비한다. 한편, 상기 독출 게이트부(33), 상기 소오스/드레인 영역들(13s, 13d) 및 상기 게이트 절연막(20)은 독출 트랜지스터(Tr)를 형성한다.

상기 부유게이트(30) 및 상기 활성영역들(11, 13, 15) 상에 상기 부유게이트(30) 및 상기 활성영역들(11, 13, 15)을 덮는 층간절연막(40)이 위치할 수 있다.

상기 층간절연막(40) 상에 서로 이격된 제 1 배선(51), 제 2 배선(55), 제 3 배선(53d) 및 제 4 배선(53s)이 위치할 수 있다. 상기 제 1 배선(51)은 상기 층간 절연막(40)을 관통하여 상기 제어 활성영역(11)에 접속한다. 자세하게는, 상기 제 1 배선(51)은 제어 웰(1) 즉, 상기 제어 웰 콘택영역(11w)과 상기 제어 불순물 영역들(11a)에 공통적으로 접속한다. 상기 제 2 배선(55)은 상기 층간절연막(40)을 관통하여 상기 소거 활성영역(15)에 접속한다. 자세하게는, 상기 제 2 배선(55)은 소거 웰(5) 즉, 상기 소거 웰 콘택영역(15w)과 상기 소거 불순물 영역들(15a)에 공통적으로 접속한다. 또한, 제 3 배선(53d)은 상기 층간절연막(40)을 관통하여 상기 드레인 영역(13d)에 접속하고, 상기 제 4 배선(53s)은 상기 층간절연막(40)을 관통하여 상기 독출 웰 콘택영역(13w)과 상기 소오스 영역(13s)에 공통적으로 접속한다. 구체적으로, 상기 제 1 배선(51)은 워드 라인(도 2의 W/L)이고, 상기 제 2 배선(55)은 소거 라인(도 2의 E/L)이고, 상기 제 3 배선(53d)은 비트 라인(도 2의 B/L)이며, 상기 제 4 배선은 소오스 라인(도 2의 S/L)일 수 있다.

이하, 도 4를 다시 참조하여 본 발명의 일 실시예에 따른 이이피롬의 제조방법을 설명한다.

도 4를 참조하면, 반도체 기판(10) 내에 소자분리막들(10a)을 형성한다. 상기 소자분리막(10a)은 통상의 STI(Shallow Trench Isolation)법을 사용하여 형성할 수 있다. 상기 소자분리막들(10a)에 의해 서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역이 한정된다. 상기 제 1 활성영역은 제어 활성영역(도 3의 11)일 수 있고, 상기 제 2 활성영역은 소거 활성영역(도 3의 15)일 수 있으며, 상기 제 3 활성영역은 독출 활성영역(도 3의 13)일 수 있다. 상기 반도체 기판(10)은 P형 기판일 수 있다.

이어서, 상기 제어 활성영역(도 3의 11)을 포함하는 반도체 기판 일부 및 상기 소거 활성영역(도 3의 15)을 포함하는 반도체 기판 일부를 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 반도체 기판(10)에 불순물 예를 들어, N형 불순물을 저농도로 주입한다. 그 결과, 상기 제어 활성영역(도 3의 11)의 반도체 기판 내에 제 1 웰 즉, 제어 웰(1)이 형성되고, 상기 소거 활성영역(도 3의 15)의 반도체 기판 내에 제 2 웰 즉, 소거 웰(5)이 형성된다. 이와는 달리, 상기 제어 웰(1)과 상기 소거 웰(5)은 서로 다른 포토공정을 사용하여 형성될 수도 있다.

이어서, 상기 독출 활성영역(도 3의 13)을 포함하는 반도체 기판 일부를 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 반도체 기판(10)에 불순물 예를 들어, P형 불순물을 저농도로 주입한다. 그 결과, 상기 독출 활성영역(도 3의 13)의 반도체 기판 내에 제 3 웰 즉, 독출 웰(3)이 형성된다.

이어서, 상기 제어 활성영역(도 3의 11) 및 상기 독출 활성영역(도 3의 13)을 포함하는 반도체 기판 일부를 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 노출된 반도체 기판(10)에 불순물 예를 들어, N형 불순물을 저농도로 주입하되, 상기 독출 웰(3) 및 상기 제어 웰(1)을 형성하기 위한 불순물 주입시의 에너지보다 더 큰 에너지로 불순물을 주입한다. 그 결과, 상기 제어 활성영역(도 3의 11) 및 상기 독출 활성영역(도 3의 13)의 반도체 기판 내에 제 4 웰 즉, 깊은 웰(4)이 형성된다.

상기 제어 웰(1) 형성공정, 상기 소거 웰(5) 형성공정, 상기 독출 웰(3) 형성공정 및 상기 깊은 웰(4) 형성공정의 순서는 이에 한정되지 않는다. 또한, 본 발명의 다른 실시예에서 상기 독출 웰(3) 형성공정 및 상기 깊은 웰(4) 형성공정은 생략될 수 있다.

상기 웰들(1, 3, 4, 5)이 형성된 반도체 기판 상에 게이트 절연막(20)을 형성한다. 그러나, 상기 게이트 절연막(20)은 상기 웰들(1, 3, 4, 5)을 형성하기 전에 형성될 수도 있다. 상기 게이트 절연막(20)은 열산화막 또는 증착 산화막일 수 있다.

상기 게이트 절연막(20) 상에 게이트 도전막을 적층하고, 상기 게이트 도전막을 패터닝하여 상기 활성영역들(도 3의 11, 13, 15) 상부를 가로지르는 부유게이트(30)를 형성한다. 상기 부유게이트(30)는 일자형일 수 있다. 또한, 상기 부유게이트(30)는 N형 불순물이 도우핑된 폴리실리콘층일 수 있다. 상기 부유게이트(30)는 상기 제어 활성영역(11)과 중첩되는 제어 게이트부(31), 상기 독출 활성영역(13)과 중첩되는 독출 게이트부(33) 및 상기 소거 활성영역(15)과 중첩되는 소거 게이트부(35)를 구비한다.

이어서, 상기 제어 게이트부(31)에 인접하는 제어 활성영역(도 3의 11), 상기 독출 게이트부(33)와 이격된 독출 활성영역(도 3의 13) 및 상기 소거 게이트부(35)에 인접하는 소거 활성영역(도 3의 15)을 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 노출된 활성영역들(도 3의 11, 13, 15)에 불순물 예를 들어, P형 불순물을 고농도로 주입한다. 그 결과, 상기 제어 게이트부(31) 양측의 제어 활성영역(도 3의 11)에 한 쌍의 제 1 불순물 영역들 즉, 한 쌍의 제어 불순물 영역들(11a)이 형성되고, 상기 소거 게이트부(35) 양측의 소거 활성영역(15)에 한 쌍의 제 2 불순물 영역들 즉, 한 쌍의 소거 불순물 영역들(15a)이 형성되며, 상기 독출 활성영역(13)에 상기 독출 게이트부(33)와 이격된 독출 웰 콘택영역(13w)이 형성된다. 본 발명의 다른 실시에에 있어서, 상기 제어 불순물 영역들(11a), 소거 불순물 영역들(15a), 독출 웰 콘택영역(13w)은 서로 다른 포토공정을 사용하여 형성될 수 있다.

이어서, 상기 제어 게이트부(31)와 이격되고 상기 제어 불순물 영역들(11a)중 하나에 인접하는 제어 활성영역(도 3의 11), 상기 독출 게이트부(33)에 인접하는 독출 활성영역(도 3의 13) 및 상기 소거 게이트부(35)와 이격되고 상기 소거 불순물 영역들(15a)중 하나에 인접하는 소거 활성영역(도 3의 15)을 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 노출된 활성영역들(도 3의 11, 13, 15)에 불순물 예를 들어, N형 불순물을 고농도로 주입한다. 그 결과, 상기 제어 활성영역(11)에 제어 웰 콘택영역(11w)이 형성되고, 상기 독출 게이트부(33) 양측의 독출 활성영역(13)에 소오스 영역(13s) 및 드레인 영역(13d)이 형성되며, 상기 소거 활성영역(15)에 소거 웰 콘택영역(15w)이 형성된다. 본 발명의 다른 실시에에 있어서, 상기 제어 웰 콘택영역(11w), 상기 소오스/드레인 영역들(13s, 13d) 및 상기 소거 웰 콘택영역(15w)은 서로 다른 포토공정을 사용하여 형성될 수 있다

이어서, 상기 부유게이트(30) 및 상기 활성영역들(도 3의 11, 13, 15) 상에 상기 부유게이트(30) 및 상기 활성영역들(도 3의 11, 13, 15)을 덮는 층간절연막(40)을 형성한다.

상기 층간절연막(40) 내에 상기 제어 활성영역(11) 자세하게는, 상기 제어 불순물 영역들(11a)과 제어 웰 콘택영역(11w); 상기 소거 활성영역(15) 자세하게는, 상기 소거 불순물 영역들(15a)과 상기 소거 웰 콘택영역(15w); 상기 드레인 영역(13d), 상기 소오스 영역(13s) 및 상기 독출 웰 콘택영역(13w)을 노출시키는 콘택홀들을 형성한다.

이어서, 상기 콘택홀들이 형성된 기판 상에 배선 도전막을 적층하고, 상기 배선 도전막을 패터닝하여 제 1 배선, 제 2 배선, 제 3 배선 및 제 4 배선을 형성한다. 상기 제 1 배선은 워드 라인(51)이고, 상기 제 2 배선은 소거 라인(55)이고, 상기 제 3 배선은 비트 라인(53d)이며, 상기 제 4 배선은 소오스 라인(53s)일 수 있다. 상기 워드 라인(51)은 상기 제어 활성영역(도 3의 11) 자세하게는, 상기 제어 불순물 영역들(11a)과 제어 웰 콘택영역(11w)에 공통적으로 접속하고, 상기 소거 라인(55)은 상기 소거 활성영역(도 3의 15) 자세하게는, 상기 소거 불순물 영역들(15a)과 상기 소거 웰 콘택영역(15w)에 공통적으로 접속한다. 또한, 상기 비트 라인(53d)은 상기 드레인 영역(13d)에 접속하며, 상기 소오스 라인(53s)은 상기 소오스 영역(13s) 및 상기 독출 웰 콘택영역(13w)에 공통적으로 접속한다.

이하, 도 5a 내지 도 5c를 참조하여 본 발명의 일 실시예에 따른 이이피롬의 동작방법을 설명한다.

먼저, 도 5a를 참조하여, 데이터 기입 방법을 설명한다.

워드 라인(51)을 통해 제어 활성영역(도 3의 11)에 양의 고전압인 프로그래밍 전압(Vp)을 인가하고, 소거 라인(55)을 통해 소거 활성영역(도 3의 15)에 접지전압을 인가하고, 기판(10)은 접지시킨다. 자세하게는 상기 프로그래밍 전압(Vp)은 제어 웰 콘택영역(11w)을 통해 제어 웰(1)에 인가되고, 제어 불순물 영역들(11a)이 형성된 경우 상기 제어 불순물 영역들(11a)에도 인가된다. 또한, 상기 접지 전압은 소거 웰 콘택영역(15w)을 통해 소거 웰(5)에 인가되고, 소거 불순물 영역들(15a)이 형성된 경우 상기 소거 불순물 영역들(15a)에도 인가된다. 한편, 깊은 웰(4)이 상기 제어 웰(1)을 감싸도록 형성된 경우, 상기 깊은 웰(4)에도 상기 프로그래밍 전압(Vp)이 인가된다.

이 때, 부유게이트(도 3의 30) 즉, 제어 게이트부(31)가 상기 제어 활성영역(도 3의 11)과 중첩하는 면적은 상기 부유게이트(도 3의 30) 즉, 소거 게이트부(35)가 상기 소거 활성영역(도 3의 15)과 중첩하는 면적에 비해 크므로, 상기 제어 활성영역(도 3의 11)에 인가된 프로그램 전압(Vp)은 상기 부유게이트(도 3의 30)에 용량결합(capacitive coupling)될 수 있다. 그 결과, 상기 소거 게이트부(35)와 상기 소거 활성영역(도 3의 15) 사이에 고전계가 형성된다. 따라서, 상기 소거 웰(5)의 전자는 상기 소거 게이트부(35)로 F-N 터널링(Fowler-Nordheim tunneling)되어 상기 부유게이트에 저장될 수 있다. 이 때, 상기 프로그래밍 전압(Vp)은 상기 소거 활성영역(도 3의 15)의 전자를 상기 소거 게이트부(35)로 F-N 터널링시킬 수 있을 정도의 범위를 갖는다. 구체적으로, 상기 프로그래밍 전압(Vp)은 약 15V일 수 있다. 한편, 상기 제어 불순물 영역(11a)은 상기 용량결합을 용이하게 하는 역 할을 한다.

이에 더하여, 상기 비트 라인(53d) 및 상기 소오스 라인(53s)을 플로팅 시킬 수 있다. 이에 따라, 소오스/드레인 영역들(13s, 13d) 및 독출 웰(3)은 플로팅된다. 상기 소오스/드레인 영역들(13s, 13d) 및 상기 독출 웰(3)을 플로팅 시키는 경우, 데이터의 기입은 상기 소거 게이트부(35)와 상기 소거 웰(5) 사이의 전자 F-N 터널링에 의해 수행되므로, 독출 트랜지스터(Tr)의 게이트 절연막(20)을 통한 전자의 터널링을 필요로 하지 않는다. 따라서, 독출 트랜지스터(Tr)의 열화를 줄일 수 있다.

이와는 달리, 상기 비트 라인(53d) 및 상기 소오스 라인(53s)에 접지전압이 인가될 수도 있다. 이 경우, 독출 웰 콘택영역(13w)을 통해 상기 독출 웰(3)에 접지전압이 인가되고, 그 결과, 상기 부유게이트(30) 즉, 상기 독출 게이트부(33)와 상기 독출 웰(3) 사이에 고전계가 형성된다. 따라서, 상기 독출 웰(3)의 전자가 상기 독출 게이트부(33)로 F-N 터널링되어 상기 부유게이트(30)에 저장될 수도 있다.

이러한 데이터 기입 방법에 있어서, 상기 제어 웰(1)과 상기 제어 불순물 영역(11a)에 프로그래밍 전압(Vp)이 공통적으로 인가됨으로써, 상기 제어 웰(1)과 상기 제어 불순물 영역(11a) 사이의 접합 파괴(junction breakdown)가 방지되며; 상기 소거 웰(5)과 상기 소거 불순물 영역(15a)에 접지전압이 공통적으로 인가됨으로써, 상기 소거 웰(5)과 상기 소거 불순물 영역(15a) 사이의 접합 파괴가 방지된다. 또한, 상기 독출 웰(3)과 상기 소오스/드레인 영역들(13s, 13d)에 접지 전압이 공 통적으로 인가됨으로써, 상기 독출 웰(3)과 상기 소오스/드레인 영역(13s, 13d) 사이의 접합 파괴가 방지된다. 반면, 상기 깊은 웰(4)과 상기 독출 웰(3) 사이 및 상기 깊은 웰(4)과 상기 기판(10) 사이에 역바이어스가 걸릴 수 있으나, 상기 웰들(3, 4)은 상기 불순물 영역들(11a, 13s, 13d, 15a)에 비해 낮은 불순물 농도를 가지므로 상기 깊은 웰(4)과 상기 독출 웰(3) 사이 및 상기 깊은 웰(4)와 상기 기판(10) 사이의 접합의 파괴전압은 상기 프로그래밍 전압(Vp) 보다 높을 수 있다. 따라서, 상술한 데이터 기입 과정에서 접합파괴는 발생하지 않을 수 있다.

이어서, 도 5b를 참조하여, 데이터 독출 방법을 설명한다.

워드 라인(51)을 통해 제어 활성영역(도 3의 11)에 독출 전압(read voltage; Vr)을 인가하고, 비트 라인(53d)을 통해 드레인 영역(13d)에 전원 전압(Vdd)을 인가하고, 소오스 라인(53s)을 통해 소오스 영역(13s)과 독출 웰(3)에 접지 전압을 인가하고, 기판(10)은 접지시킨다. 자세하게는 상기 독출 전압(Vr)은 제어 웰 콘택영역(11w)을 통해 제어 웰(1)에 인가되고, 제어 불순물 영역들(11a)이 형성된 경우 상기 제어 불순물 영역들(11a)에도 인가된다. 한편, 깊은 웰(4)이 상기 제어 웰(1)을 감싸도록 형성된 경우, 상기 깊은 웰(4)에도 상기 독출 전압(Vr)이 인가된다. 구체적으로 상기 독출 전압(Vr)은 약 5V이고, 상기 전원 전압(Vdd)은 약 3V일 수 있다.

이 때, 상기 제어 활성영역(도 3의 11)에 인가된 독출 전압(Vr)은 상기 부유게이트(도 3의 30)에 용량결합(capacitive coupling)된다. 따라서, 상기 부유게이트(30)에 전자가 저장되지 않은 경우, 상기 부유게이트(30)에 용량결합된 전압은 상기 독출 게이트부(33) 하부의 독출 활성영역(13)에 채널을 형성시키고, 이에 따라 상기 독출 트랜지스터(Tr)는 온된다. 반면, 상기 부유게이트(30)에 전자가 저장된 경우, 상기 독출 게이트부(33) 하부의 독출 활성영역(13)에 채널이 형성되지 않아 상기 독출 트랜지스터(Tr)는 오프된다. 이 때, 상기 비트 라인(53d)을 통해 상기 독출 트랜지스터(Tr)의 온/오프 상태를 감지함으로써 독출 동작이 완료된다.

이에 더하여, 소거 라인(55)을 통해 소거 활성영역(도 3의 15)에 접지 전압을 인가할 수 있다. 자세하게는, 상기 소거 활성영역(도 3의 15)에 인가되는 접지 전압은 소거 웰 콘택영역(15w)을 통해 소거 웰(5)에 인가되고, 소거 불순물 영역들(15a)이 형성된 경우 상기 소거 불순물 영역들(15a)에도 인가된다.

이어서, 도 5c를 참조하여, 데이터 소거 방법을 설명한다.

워드 라인(51)을 통해 제어 활성영역(도 3의 11)에 접지 전압을 인가하고, 소거 라인(55)을 통해 소거 활성영역(도 3의 15)에 양의 고전압인 소거 전압(Ve)을 인가하고, 기판(10)은 접지시킨다. 자세하게는 상기 제어 활성영역(도 3의 11)에 인가된 접지 전압은 제어 웰 콘택영역(11w)을 통해 제어 웰(1)에 인가되고, 제어 불순물 영역들(11a)이 형성된 경우 상기 제어 불순물 영역들(11a)에도 인가된다. 또한, 상기 소거 전압(Ve)은 소거 웰 콘택 영역(15w)을 통해 소거 웰(5)에 인가되고, 소거 불순물 영역들(15a)이 형성된 경우 상기 소거 불순물 영역들(15a)에도 인가된다. 한편, 깊은 웰(4)이 상기 제어 웰(1)을 감싸도록 형성된 경우, 상기 깊은 웰(4)에도 접지 전압이 인가된다.

상기 제어 활성영역(도 3의 11)에 인가된 접지 전압은 상기 부유게이트(도 3 의 30)에 용량결합된다. 그 결과, 상기 소거 게이트부(35)와 상기 소거 활성영역(도 3의 15) 사이에 고전계가 형성된다. 따라서, 상기 소거 게이트부(35)의 전자는 상기 소거 웰(5)로 F-N 터널링되어 상기 부유게이트에 저장되었던 전하는 제거된다. 이 때, 상기 소거 전압(Ve)은 상기 소거 게이트부(35)의 전자를 상기 소거 웰(5)로 F-N 터널링시킬 수 있을 정도의 범위를 갖는다. 구체적으로, 상기 소거 전압(Ve)은 약 15V일 수 있다.

한편, 상기 비트 라인(53d) 및 상기 소오스 라인(53s)에도 접지전압이 인가될 수 있다. 이에 따라, 상기 소오스/드레인 영역들(13s, 13d) 및 독출 웰(3)에 접지 전압이 인가될 수 있다.

이러한 데이터 소거 방법에 있어서, 상기 제어 웰(1)과 상기 제어 불순물 영역(11a)에 접지 전압이 공통적으로 인가됨으로써, 상기 제어 웰(1)과 상기 제어 불순물 영역(11a) 사이의 접합 파괴가 방지되며; 상기 소거 웰(5)과 상기 소거 불순물 영역(15a)에 소거 전압(Ve)이 공통적으로 인가됨으로써, 상기 소거 웰(5)과 상기 소거 불순물 영역(15a) 사이의 접합 파괴가 방지된다. 또한, 상기 독출 웰(3)과 상기 소오스/드레인 영역들(13s, 13d)에 접지 전압이 공통적으로 인가됨으로써, 상기 독출 웰(3)과 상기 소오스/드레인 영역(13s, 13d) 사이의 접합 파괴가 방지된다. 반면, 상기 소거 웰(5)과 상기 기판(10) 사이에 역바이어스가 걸릴 수 있으나, 상기 소거 웰(5)은 상기 소거 불순물 영역들(15a)에 비해 낮은 불순물 농도를 가지므로 상기 소거 웰(5)과 상기 기판(10) 사이의 접합의 파괴전압은 상기 소거 전압(Ve)보다 높을 수 있다. 따라서, 상술한 데이터 소거과정에서 접합파괴는 발 생하지 않을 수 있다.

또한, 상술한 데이터의 소거는 상기 소거 게이트부(35)와 상기 소거 웰(5) 사이의 전자 F-N 터널링에 의해 수행되므로, 독출 트랜지스터(Tr)의 게이트 절연막(20)을 통한 전자의 터널링을 필요로 하지 않는다. 따라서, 독출 트랜지스터(Tr)의 열화를 줄일 수 있다.

상술한 바와 같이 본 발명에 따르면, 독출 활성영역과 소거 활성영역을 분리하여 형성하고, 데이터의 기입 및 소거를 상기 소거 활성영역과 소거 게이트부 사이의 전자 터널링에 의해 수행함으로써, 독출 트랜지스터의 열화를 막을 수 있다. 이와 더불어서, 데이터 기입 및 소거 과정에서 이이피롬에 포함된 모든 접합들의 접합파괴를 막을 수 있다. 그 결과, 이이피롬 소자의 신뢰성을 확보할 수 있다.

Claims

서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비하는 반도체 기판;

상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트;

상기 부유게이트 양측의 상기 제 3 활성영역에 형성된 소오스/드레인 영역들;

상기 제 1 활성영역에 접속하는 제 1 배선;

상기 제 2 활성영역에 접속하는 제 2 배선; 및

상기 소오스/드레인 영역들 중 하나에 접속하는 제 3 배선을 포함하는 것을 특징으로 하는 이이피롬.
제 1 항에 있어서,

상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰; 및

상기 부유게이트 양측의 제 1 활성영역에 형성된 제 1 불순물 영역들을 더 포함하는 것을 특징으로 하는 이이피롬.
제 2 항에 있어서,

상기 제 1 배선은 상기 제 1 웰과 상기 제 1 불순물 영역들에 공통적으로 접속하는 것을 특징으로 하는 이이피롬.
제 1 항에 있어서,

상기 제 2 활성영역의 반도체 기판 내에 배치된 제 2 웰; 및

상기 부유게이트 양측의 제 2 활성영역에 형성된 제 2 불순물 영역들을 더 포함하는 것을 특징으로 하는 이이피롬.
제 4 항에 있어서,

상기 제 2 배선은 상기 제 2 웰과 상기 제 2 불순물 영역들에 공통적으로 접속하는 것을 특징으로 하는 이이피롬.
제 1 항에 있어서,

상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰; 및

상기 제 2 활성영역의 반도체 기판 내에 배치되고 상기 제 1 웰과 동일 도전형을 갖는 제 2 웰을 더 포함하는 것을 특징으로 하는 이이피롬.
제 6 항에 있어서,

상기 반도체 기판은 P형 기판이고, 상기 제 1 웰과 상기 제 2 웰은 N-웰들인 것을 특징으로 하는 이이피롬.
제 1 항에 있어서,

상기 제 3 활성영역의 반도체 기판 내에 배치되고, 상기 소오스/드레인 영역들을 감싸는 제 3 웰을 더 포함하는 것을 특징으로 하는 이이피롬.
제 8 항에 있어서,

상기 소오스/드레인 영역들 중 나머지 하나와 상기 제 3 웰에 공통적으로 접속하는 제 4 배선을 더 포함하는 것을 특징으로 하는 이이피롬.
제 8 항에 있어서,

상기 반도체 기판은 P형 기판이고, 상기 제 3 웰은 P-웰인 것을 특징으로 하는 이이피롬.
제 10 항에 있어서,

상기 제 3 웰을 감싸는 깊은 N-웰을 더 구비하는 것을 특징으로 하는 이이피롬.
제 1 항에 있어서,

상기 부유게이트와 상기 제 1 활성영역이 중첩하는 면적은 상기 부유게이트와 상기 제 2 활성영역이 중첩하는 면적 및 상기 부유게이트와 상기 제 3 활성영역이 중첩하는 면적보다 큰 것을 특징으로 하는 이이피롬.
제 1 도전형을 갖는 반도체 기판;

상기 기판에 서로 분리되어 구비된 독출 활성영역, 제어 활성영역 및 소거 활성영역;

상기 제어 활성영역의 기판 내에 배치된 제 2 도전형을 갖는 제어 웰;

상기 소거 활성영역의 기판 내에 배치된 제 2 도전형을 갖는 소거 웰;

상기 활성영역들 상부를 가로지르는 공통 부유게이트;

상기 부유게이트 양측의 상기 독출 활성영역에 형성되고 제 2 도전형을 갖는 소오스/드레인 영역들;

상기 부유게이트 양측의 상기 제어 활성영역에 형성되고 제 1 도전형을 갖는 제어 불순물 영역들;

상기 부유게이트 양측의 상기 소거 활성영역에 형성되고 제 1 도전형을 갖는 소거 불순물 영역들;

상기 제어 웰과 상기 제어 불순물 영역들에 공통적으로 접속하는 워드 라인; 및

상기 소거 웰과 상기 소거 불순물 영역들에 공통적으로 접속하는 소거 라인을 포함하는 것을 특징으로 하는 이이피롬.
제 13 항에 있어서,

상기 부유게이트는 일자형인 것을 특징으로 하는 이이피롬.
제 13 항에 있어서,

상기 소오스/드레인 영역들 중 하나에 접속하는 비트 라인을 더 포함하는 것을 특징으로 하는 이이피롬.
제 13 항에 있어서,

상기 독출 활성영역의 반도체 기판 내에 배치되어 상기 소오스/드레인 영역들을 감싸고 제 1 도전형을 갖는 독출 웰을 더 포함하고,

상기 독출 웰 하부에 배치되어 상기 독출 웰을 감싸고 제 2 도전형을 갖는 깊은 웰을 더 포함하는 것을 특징으로 하는 이이피롬.
제 17 항에 있어서,

상기 소오스/드레인 영역들 중 하나와 상기 독출 웰에 공통적으로 접속하는 소오스 라인을 더 포함하는 것을 특징으로 하는 이이피롬.
제 13 항에 있어서,

상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 것을 특징으로 하는 이이피롬.
비트 라인에 연결된 드레인 영역, 소오스 라인에 연결된 소오스 영역 및 부유게이트를 구비하는 독출 트랜지스터;

일 전극이 상기 부유게이트를 공유하며, 타 전극이 워드 라인에 연결된 제어 모스 캐패시터; 및

일 전극이 상기 부유게이트를 공유하며, 타 전극이 소거 라인에 연결된 소거 모스 캐패시터를 포함하는 것을 특징으로 하는 이이피롬.
제 19 항에 있어서,

상기 제어 모스 캐패시터의 타 전극은 반도체 기판에 구비된 제어 활성영역이고, 상기 제어 활성영역은 상기 부유게이트의 양측의 제어 불순물 영역들 및 상기 부유게이트 하부의 제어 웰을 구비하고,

상기 워드 라인은 상기 제어 웰 및 상기 제어 불순물 영역들에 공통적으로 접속하는 것을 특징으로 하는 이이피롬.
제 19 항에 있어서,

상기 소거 모스 캐패시터의 타 전극은 반도체 기판에 구비된 소거 활성영역이고, 상기 소거 활성영역은 상기 부유게이트의 양측의 소거 불순물 영역들 및 상기 부유게이트 하부의 소거 웰을 구비하고,

상기 소거 라인은 상기 소거 웰 및 상기 소거 불순물 영역들에 공통적으로 접속하는 것을 특징으로 하는 이이피롬.
서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비하는 반 도체 기판; 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트; 상기 부유게이트 양측의 상기 제 3 활성영역에 형성된 소오스/드레인 영역들을 포함하는 이이피롬을 제공하고,

상기 제 1 활성영역에 프로그래밍 전압을 인가하고, 상기 제 2 활성영역에 접지 전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
제 22 항에 있어서,

상기 프로그래밍 전압은 상기 제 2 활성영역의 전자가 상기 부유게이트로 F-N 터널링할 수 있을 정도의 범위를 갖는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
제 22 항에 있어서,

상기 이이피롬은 상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰 및 상기 부유게이트 양측의 제 1 활성영역에 형성된 제 1 불순물 영역들을 더 포함하고,

상기 프로그래밍 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
제 22 항에 있어서,

상기 이이피롬은 상기 제 2 활성영역의 반도체 기판 내에 배치된 제 2 웰 및 상기 부유게이트 양측의 제 2 활성영역에 형성된 제 2 불순물 영역들을 더 포함하고,

상기 접지 전압은 상기 제 2 웰 및 상기 제 2 불순물 영역들에 인가되는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
제 22 항에 있어서,

상기 소오스/드레인 영역들을 플로팅시키는 것을 특징으로 하는 데이터 기입 방법.
제 22 항에 있어서,

상기 소오스/드레인 영역들에 접지전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
제 27 항에 있어서,

상기 이이피롬은 상기 제 3 활성영역의 반도체 기판 내에 배치되고, 상기 소오스/드레인 영역들을 감싸는 제 3 웰을 더 포함하고,

상기 제 3 웰에 접지 전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비하는 반 도체 기판; 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트; 상기 부유게이트 양측의 상기 제 3 활성영역에 형성된 소오스/드레인 영역들을 포함하는 이이피롬을 제공하고,

상기 제 1 활성영역에 접지 전압을 인가하고, 상기 제 2 활성영역에 소거 전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
제 29 항에 있어서,

상기 소거 전압은 상기 부유게이트의 전자가 상기 제 2 활성영역으로 F-N 터널링할 수 있을 정도의 범위를 갖는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
제 29 항에 있어서,

상기 이이피롬은 상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰 및 상기 부유게이트 양측의 제 1 활성영역에 형성된 제 1 불순물 영역들을 더 포함하고,

상기 접지 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
제 29 항에 있어서,

상기 이이피롬은 상기 제 2 활성영역의 반도체 기판 내에 배치된 제 2 웰 및 상기 부유게이트 양측의 제 2 활성영역에 형성된 제 2 불순물 영역들을 더 포함하고,

상기 소거 전압은 상기 제 2 웰 및 상기 제 2 불순물 영역들에 인가되는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
제 29 항에 있어서,

상기 소오스/드레인 영역들에 접지 전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
제 33 항에 있어서,

상기 이이피롬은 상기 제 3 활성영역의 반도체 기판 내에 배치되고, 상기 소오스/드레인 영역들을 감싸는 제 3 웰을 더 포함하고,

상기 제 3 웰에 접지 전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비하는 반도체 기판; 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트; 및 상기 부유게이트 양측의 상기 제 3 활성영역에 형성된 소오스 영역 및 드레인 영역들을 포함하는 이이피롬을 제공하고,

상기 제 1 활성영역에 독출 전압을 인가하고, 상기 드레인 영역에 전원 전압 을 인가하고, 상기 소오스 영역에 접지 전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 독출 방법.
제 35 항에 있어서,

상기 이이피롬은 상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰 및 상기 부유게이트 양측의 제 1 활성영역에 형성된 제 1 불순물 영역들을 더 포함하고,

상기 독출 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되는 것을 특징으로 하는 이이피롬의 데이터 독출 방법.
제 35 항에 있어서,

상기 제 2 활성영역에 접지 전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 독출 방법.
제 37 항에 있어서,

상기 이이피롬은 상기 제 2 활성영역의 반도체 기판 내에 배치된 제 2 웰 및상기 부유게이트 양측의 제 2 활성영역에 형성된 제 2 불순물 영역들을 더 포함하고,

상기 제 2 활성영역에 인가되는 접지 전압은 상기 제 2 웰 및 상기 제 2 불순물 영역들에 인가되는 것을 특징으로 하는 이이피롬의 데이터 독출 방법.
제 35 항에 있어서,

상기 이이피롬은 상기 제 3 활성영역의 반도체 기판 내에 배치되고, 상기 소오스/드레인 영역들을 감싸는 제 3 웰을 더 포함하고,

상기 제 3 웰에 접지 전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 독출 방법.
서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 구비하는 반도체 기판; 상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트; 및 상기 부유게이트 양측의 상기 제 3 활성영역에 형성된 소오스 영역 및 드레인 영역들을 포함하는 이이피롬을 제공하고,

상기 제 1 활성영역에 프로그래밍 전압을 인가하고, 상기 제 2 활성영역에 접지 전압을 인가하여 데이터를 기입하고,

상기 제 1 활성영역에 독출 전압을 인가하고, 상기 드레인 영역에 전원전압을 인가하고, 상기 소오스 영역에 접지 전압을 인가하여 상기 기입된 데이터 독출하고,

상기 제 1 활성영역에 접지 전압을 인가하고, 상기 제 2 활성영역에 소거 전압을 인가하여 상기 기입된 데이터를 소거하는 것을 포함하는 이이피롬의 동작방법.
제 40 항에 있어서,

상기 프로그래밍 전압은 상기 제 2 활성영역의 전자가 상기 부유게이트로 F-N 터널링할 수 있을 정도의 범위를 갖고,

상기 소거 전압은 상기 부유게이트의 전자가 상기 제 2 활성영역으로 F-N 터널링할 수 있을 정도의 범위를 갖는 것을 특징으로 하는 이이피롬의 동작방법.
제 40 항에 있어서,

상기 이이피롬은 상기 제 1 활성영역의 반도체 기판 내에 배치된 제 1 웰 및 상기 부유게이트 양측의 제 1 활성영역에 형성된 제 1 불순물 영역들을 더 포함하고,

상기 데이터 기입에 있어서, 상기 프로그래밍 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되고,

상기 데이터 독출에 있어서, 상기 독출 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되고,

상기 데이터 소거에 있어서, 상기 제 1 활성영역에 인가되는 접지 전압은 상기 제 1 웰 및 상기 제 1 불순물 영역들에 인가되는 것을 특징으로 하는 이이피롬의 동작방법.
제 40 항에 있어서,

상기 이이피롬은 상기 제 2 활성영역의 반도체 기판 내에 배치된 제 2 웰 및 상기 부유게이트 양측의 제 2 활성영역에 형성된 제 2 불순물 영역들을 더 포함하고,

상기 데이터 기입에 있어서, 상기 제 2 활성영역에 인가되는 접지 전압은 상기 제 2 웰 및 상기 제 2 불순물 영역들에 인가되고,

상기 데이터 독출에 있어서, 상기 제 2 웰 및 상기 제 2 불순물 영역들에 접지 전압을 인가하고,

상기 데이터 소거에 있어서, 상기 소거 전압은 상기 제 2 웰 및 상기 제 2 불순물 영역들에 인가되는 것을 특징으로 하는 이이피롬의 동작방법.
제 40 항에 있어서,

상기 데이터 기입 및 상기 데이터 소거에 있어서, 상기 소오스/드레인 영역들에 접지 전압을 인가하는 것을 특징으로 하는 이이피롬의 동작방법.
제 44 항에 있어서,

상기 이이피롬은 상기 제 3 활성영역의 반도체 기판 내에 배치되고, 상기 소오스/드레인 영역들을 감싸는 제 3 웰을 더 포함하고,

상기 데이터 기입, 상기 데이터 독출 및 상기 데이터 소거에 있어서, 상기 제 3 웰에 접지 전압을 인가하는 것을 특징으로 하는 이이피롬의 동작방법.
비트 라인에 연결된 드레인 영역, 소오스 라인에 연결된 소오스 영역 및 부 유게이트를 구비하는 독출 트랜지스터; 일 전극이 상기 부유게이트를 공유하며, 타 전극이 워드 라인에 연결된 제어 모스 캐패시터; 및 일 전극이 상기 부유게이트를 공유하며, 타 전극이 소거 라인에 연결된 소거 모스 캐패시터를 구비하는 이이피롬을 제공하고,

워드 라인에 프로그래밍 전압을 인가하고, 상기 소거 라인에 접지전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
제 46 항에 있어서,

상기 비트 라인 및 상기 소오스 라인을 플로팅시키는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
제 46 항에 있어서,

상기 비트 라인 및 상기 소오스 라인에 접지전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
제 46 항에 있어서,

상기 제어 모스 캐패시터의 타 전극은 반도체 기판에 구비된 제어 활성영역이고, 상기 제어 활성영역은 상기 부유게이트의 양측의 제어 불순물 영역들 및 상기 부유게이트 하부의 제어 웰을 구비하고,

상기 워드 라인은 상기 제어 웰 및 상기 제어 불순물 영역에 공통적으로 접 속하는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
제 46 항에 있어서,

상기 소거 모스 캐패시터의 타 전극은 반도체 기판에 구비된 소거 활성영역이고, 상기 소거 활성영역은 상기 부유게이트의 양측의 소거 불순물 영역들 및 상기 부유게이트 하부의 소거 웰을 구비하고,

상기 소거 라인은 상기 소거 웰 및 상기 소거 불순물 영역에 공통적으로 접속하는 것을 특징으로 하는 이이피롬의 데이터 기입 방법.
비트 라인에 연결된 드레인 영역, 소오스 라인에 연결된 소오스 영역 및 부유게이트를 구비하는 독출 트랜지스터; 일 전극이 상기 부유게이트를 공유하며, 타전극이 워드 라인에 연결된 제어 모스 캐패시터; 및 일 전극이 상기 부유게이트를 공유하며, 타 전극이 소거 라인에 연결된 소거 모스 캐패시터를 구비하는 이이피롬을 제공하고,

워드 라인에 접지 전압을 인가하고, 상기 소거 라인에 소거 전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
제 51 항에 있어서,

상기 비트 라인 및 상기 소오스 라인에 접지전압을 인가하는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
제 51 항에 있어서,

상기 제어 모스 캐패시터의 타 전극은 반도체 기판에 구비된 제어 활성영역이고, 상기 제어 활성영역은 상기 부유게이트의 양측의 제어 불순물 영역들 및 상기 부유게이트 하부의 제어 웰을 구비하고,

상기 워드 라인은 상기 제어 웰 및 상기 제어 불순물 영역에 공통적으로 접속하는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
제 51 항에 있어서,

상기 소거 모스 캐패시터의 타 전극은 반도체 기판에 구비된 소거 활성영역이고, 상기 소거 활성영역은 상기 부유게이트의 양측의 소거 불순물 영역들 및 상기 부유게이트 하부의 소거 웰을 구비하고,

상기 소거 라인은 상기 소거 웰 및 상기 소거 불순물 영역에 공통적으로 접속하는 것을 특징으로 하는 이이피롬의 데이터 소거 방법.
반도체 기판 내에 소자분리막들을 형성하여, 서로 분리된 제 1 활성영역, 제 2 활성영역 및 제 3 활성영역을 한정하고,

상기 활성영역들 상부를 가로지르는 일자형의 공통 부유게이트를 형성하고,

상기 부유게이트 양측의 상기 제 3 활성영역에 소오스/드레인 영역들을 형성하고,

상기 제 1 활성영역에 접속하는 제 1 배선을 형성하고,

상기 제 2 활성영역에 접속하는 제 2 배선을 형성하고,

상기 소오스/드레인 영역들 중 하나에 접속하는 제 3 배선을 형성하는 것을 포함하는 것을 특징으로 하는 이이피롬의 제조방법.
제 55 항에 있어서,

상기 부유게이트를 형성하기 전에,

상기 제 1 활성영역의 반도체 기판 내에 제 1 웰을 형성하고, 상기 제 2 활성영역의 반도체 기판 내에 제 2 웰을 형성하고,

상기 배선들을 형성하기 전에, 상기 부유게이트 양측의 제 1 활성영역에 제 1 불순물 영역들을 형성하고, 상기 부유게이트 양측의 제 2 활성영역에 제 2 불순물 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 이이피롬의 제조방법.
제 56 항에 있어서,

상기 제 2 배선은 상기 제 2 웰과 상기 제 2 불순물 영역들에 공통적으로 접속하도록 형성하고,

상기 제 3 배선은 상기 제 3 웰과 상기 제 3 불순물 영역들에 공통적으로 접속하도록 형성하는 것을 특징으로 하는 이이피롬의 제조방법.
제 56 항에 있어서,

상기 제 2 웰과 상기 제 3 웰은 동일 도전형을 갖는 것을 특징으로 하는 이이피롬의 제조방법.
제 56 항에 있어서,

상기 부유게이트를 형성하기 전에,

상기 제 3 활성영역의 반도체 기판 내에 제 3 웰을 형성하는 것을 더 포함하는 것을 특징으로 하는 이이피롬의 제조방법.