JP3762658B2 - 不揮発性半導体記憶装置の駆動方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、電気的に書き換え可能なフラッシュメモリ等の不揮発性半導体記憶装置の駆動方法に関する。
【0002】
【従来の技術】
従来より、データの書き込みおよび消去が可能な不揮発性半導体記憶装置として、高集積化が可能なことから、フラッシュメモリに関する多くのメモリセル構造や駆動方式の開発が進められている。そして、そのメモリセル構造に多くの提案がなされている。中でも、特開平11‐31396号公報に開示されているチャネル領域‐フローティングゲート間における同一領域のトンネル酸化膜を介して、電子の注入・引き抜き(すなわち、書き込み・消去)を行うメモリセル構造においては、アクセス速度の高速化と高集積化とが可能であり、且つ、良好なエンデュランス特性(書き込み・消去動作に伴うメモリセルの劣化に対する耐性)を得ることかできる。
【0003】
このような不揮発性半導体装置の代表例として、NOR型フラッシュメモリの概略ブロック図を図3に示す、尚、このフラッシュメモリに用いられるメモリセルは、フローティングゲート型MOS(金属酸化膜半導体)電界効果トランジスタであり、図4に示すような構造を有している。すなわち、半導体基板1の表面に形成されたソース2およびドレイン3と、ソース2とドレイン3との間のチャネル領域と、このチャネル領域上に形成されたフローティングゲート5およびコントロールゲート7で構成されている。また、コントロールゲート7とフローティングゲート5との間に層間絶縁膜6を設けると共に、フローティングゲート5と上記チャネル領域との間にトンネル酸化膜4を設けている。
【0004】
図3に示すように、上記フラッシュメモリは、高電圧ポンプ(高電圧発生回路)11,負電圧ポンプ(負電圧発生回路)12,レギュレータ回路13〜15,メモリセルアレイ16,カラムデコーダ17,ロウデコーダ18,消去回路19,ドレインセレクトゲート(sg)回路20およびソースセレクトゲート(sg)回路21で構成されている。
【0005】
上記高電圧ポンプ11は、電圧Vccに基づいて昇圧された正電圧Vpp〜Vegを出力する。一方、負電圧ポンプ(負電圧発生回路)12は、電圧Vccに基づいて昇圧された負電圧Vnegを出力する。そうすると、レギュレータ回路13は高電圧ポンプ11からの正電圧Vppに基づいて電圧Vdsを出力し、レギュレータ回路14は正電圧Vppに基づいて電圧Vinhを出力し、レギュレータ回路15は正電圧Vppに基づいて電圧Vpdを出力する。
【0006】
上記メモリセルアレイ16は、複数のメモリセル(図3では1つのみを示す)がマトリックス状に配列されて構成されている。そして、カラムデコーダ17は、レギュレータ回路13からの電圧Vdsとレギュレータ回路14からの電圧Vinhとに基づいて、メモリセルアレイ16のビット線を選択する。これに対して、ロウデコーダ18は、高電圧ポンプ11からの正電圧Vppおよび負電圧ポンプ12からの負電圧Vnegに基づいてメモリセルアレイ16のワード線を選択する。また、消去回路19は、レギュレータ回路13からの電圧Vdsに基づいてメモリセルの消去制御を行う。
【0007】
上記ドレインsg回路20は、上記高電圧ポンプ11からの正電圧Vppとレギュレータ回路15からの電圧Vpdとに基づいて、ドレイン選択ゲート信号線DSGに信号を出力する。また、ソースsg回路21は、高電圧ポンプ11からの正電圧Vppに基づいて、ソース選択ゲート信号線SSGに信号を出力する。
【0008】
図5は、上記レギュレータ回路13,14,15の具体的構造を示す回路図である。レギュレーク回路13,14,15は、反転増幅器OP,トランジスタQ1,抵抗R1および抵抗R2で構成されている。
【0009】
上記反転増幅器OPの非反転入力端子には基準電圧が入力され、出力端子にはトランジスタQ1のゲートが接続されている。そして、トランジスタQ1のドレインには電圧Vppが入力され、ソースには抵抗R1の一端が接続されている。さらに、抵抗R1の他端には、反転増幅器OPの反転入力端子と抵抗R2の一端とが接続されている。さらに、抵抗R2の他端はグランドに接続されている。そして、抵抗R1および抵抗R2の抵抗値を適切な値に設定することによって、トランジスタQ1のソースから、レギュレータ回路13の場合には電圧Vdsが出力され、レギュレータ回路14の場合には電圧Vinhが出力され、レギュレータ回路15の場合には電圧Vpdが出力されるのである。
【0010】
上記構成のフラッシュメモリにおいて、上記高電圧ポンプ11,負電圧ポンプ12およびレギュレータ回路13,14,15によって、書き込みおよび消去に必要な電圧を得る。すなわち、高電圧ポンプ11は、書き込み時には電圧Vppを発生し、読み出し時には電圧Vbias(約5V)を発生し、消去時には電圧Vegを発生する。また、負電圧ポンプ12は、負電圧を必要とはしない書き込み時には動作せず、消去時に電圧Vnegを発生するのである。
【0011】
表1は、上記メモリセルアレイ16を構成するメモリセルの各電極と半導体基板とへの印加電圧を、各動作毎に示したものである。
表1
ここで、Vss/Vinhは、データ「0」の書き込み時にはVssを、データ「1」の書き込み時にはVinhを印加することを表わす。また、Vds(F)は、電圧Vdsを印加するかまたはフローティング(F)状態にすることを表わす。
【0012】
図6は、図4に示す構造を有するフラッシュメモリのメモリセルに対する書き込み状態を示す。表1の印加電圧条件に示すように、コントロールゲート7に電圧Vpp(例えば+15V:書き込み時のコントロールゲート電圧)を印加し、ソース2とドレイン3と半導体基板1とに電圧Vss(基準電位:例えば0V)を印加する。そうすると、チャネル領域cに電子が誘起され、フローティングゲート5とチャネル領域cとの間に高電界が発生して、トンネル酸化膜4(図4参照)を介してフローティングゲート5に電子が注入される。
【0013】
一方、図7は、消去状態を示す。消去の場合には、コントロールゲート7に電圧Vneg(例えば−10V:消去時のコントロールゲート負電圧)を印加し、ソース2およびドレイン3をフローティング状態または電圧Vds(例えば0V〜+6V)を印加し、半導体基板1に電圧Vdsを印加する。そうすることによって、フローティングゲート5からトンネル酸化膜4を介してチャネル領域c側に電子が引き抜かれる。
【0014】
図8は、上記メモリセルにおける消去状態と書き込み状態との閾値電圧の分布を示している。横軸はメモリセルの閾値電圧Vth、縦軸は各閾値電圧Vthを有するメモリセルの数を示している。
【0015】
また、図9は、図3に示すメモリセルアレイ16の具体的構成を示す。図9において、同じ列のメモリセルM00〜Mn0,M01〜Mn1,…,M0m〜Mnmのドレインを共通に接続するローカルビット線LBL0,LBL1,…,LBLmは、上記第1MOSトランジスタとしてのセレクトトランジスタST10,ST11,…,ST1mを介して、メインビット線BL0〜BLmに夫々接続されている。また、同列のメモリセルM00〜Mn0,M01〜Mn1,…,M0m〜Mnmのソースを共通に接続するローカルソース線LSL0,LSL1,…,LSLmは、上記第2MOSトランジスタとしてのセレクトトランジスタST20,ST21,…,ST2mを介して、共通ソース線CSLに夫々接続されている。さらに、同じ行のメモリセルM00〜M0m,M10〜M1m,…,Mn0〜Mnmのコントロールゲートは、ワード線WL0,WL1,…,WLnに共通に接続されている。
【0016】
上記セレクトトランジスタST10,ST11,…,ST1mの各ゲートにはドレイン選択ゲート信号線DSGが共通に接続される一方、セレクトトランジスタST20,ST21,…,ST2mの各ゲートにはソース選択ゲート信号線SSGが共通に接続されている。また、上記メインビット線BL0〜BLmには、ディスチャージを行うためのメインビット線ディスチャージトランジスタCP0〜CPmが接続されている。そして、そのメインビット線ディスチャージトランジスタCP0〜CPmの各ゲートには、メインビット線ディスチャージ信号線CPOが共通に接続されている。
【0017】
表2は、図9に示す上記メモリセルアレイ16の各信号線および半導体基板への印加電圧を、各動作毎に示したものである。
表2
【0018】
図10は、書き込みシーケンスのタイミングチャートである。以下、図10に従って、書き込み動作について説明する。尚、書き込み動作に先立ってメモリセルMは消去されて、メモリセルMの閾値電圧は低い状態(データ「1」)であるとする。
【0019】
先ず、上記ソース選択ゲート信号線SSGに電圧Vssが印加されると、セレクトトランジスタST20〜ST2mがオフして共通ソース線CSLとローカルソース線LSL0〜LSLmとが電気的に分離され、全メモリセルM00〜Mnmのソースがフローティング状態となる。更に、ドレイン選択ゲート信号線DSGに電圧Vpd(>Vinh+Vth)(Vth:上記セレクトトランジスタST10〜ST1mの閾値電圧、Vinh:後述する書き込み阻止電圧)が印加されると、上記セレクトトランジスタST10〜ST1mがオンしてローカルビット線LBL0〜LBLmとメインビット線BL0〜BLmとが夫々接続される。
【0020】
次に、上記メインビット線BL0〜BLmに、書き込む値に従って所定の電圧を印加する。すなわち、メモリセルMのチャネル領域cからフローティングゲートヘ電子を注入することによってデータ「0」を書き込む場合には、該当するメモリセルMに接続されたメインビット線BLに電圧Vss(例えば0V)を印加する。一方、メモリセルMにデータ「1」を書き込む場合には、該当するメモリセルMに接続されたメインビット線BLに書き込み阻止電圧Vinh(例えば+6V等の比較的高い電圧)を印加する。この書き込み阻止電圧Vinhは、上記ワード線WLへの電圧Vppの印加によって、チャネル領域cに電子が誘起されてドレイン3とソース2とが短絡するために、メインビット線BLからドレイン3を介してチャネル領域cおよびソース2に印加されて、フローティングゲート5にチャネル領域c側から電子が注入されないようにするのである。ここで、上記データ「1」の書き込みとは、消去状態を維持する動作のことを言う。
【0021】
次に、上記ワード線WL(WL0〜WLm)のうちの選択された何れか1つ(データ「0」が書き込まれるメモリセルMが接続されたワード線WL)に、電圧Vppを書き込み時間tWだけ印加する。そうすると、当該ワード線WLに接続されたメモリセルMのチャネル領域cに電子が誘起されてドレイン3とソース2とは短絡する。そして、当該ワード線WLに接続されたメモリセルMのうち、上述のようにメインビット線BLに電圧Vss(例えば0V)が印加されているメモリセルMのドレイン電位が、メインビット線BLおよびローカルビット線LBLを介して電圧Vssになる。したがって、チャネル領域cを介してソース電位も電圧Vssになり、フローティングゲート5‐ソース2間,フローティングゲート5‐ドレイン3間およびフローティングゲート5‐チャネル領域c間に高電界が発生する。そして、ソース2,ドレイン3およびチャネル領域cからフローティングゲート5に電子が注入されると、当該メモリセルMの閾値電圧が高くなる。すなわち、データ「0」が書き込まれるのである。
【0022】
一方、上記選択ワード線WLに接続されているデータ「1」が書き込まれるメモリセルMのチャネル領域cにも電子が誘起されて、データ「0」が書き込まれるメモリセルMの場合と同様にドレイン3とソース2とは短絡する。ところが、このメモリセルMのドレイン3の電位は、メインビット線BLに印加された書き込み阻止電圧Vinh(Vinh>Vss)になるので、ソース2も電圧Vinhになる。そのため、チャネル領域c‐フローティングゲート5間の電界が緩和されて、フローティングゲート5に電子は注入されない。したがって、当該メモリセルMの閾値電圧は低い状態に保たれて、書き込みデータが「1」に保たれるのである。
【0023】
上記各メモリセルMに書き込まれたデータの消去は、上記メモリセルアレイ16に対して一括して行われる。その一括消去には、図11に示す方法と図12に示す方法との2通りの方法がある。以下、図11に示す第1の消去シーケンスについて説明する。
【0024】
先ず、最初に、上記メインビット線ディスチャージ信号線CPOに電圧Vssが印加される。そうすると、メインビット線ディスチャージトランジスタCP0〜CPmはオフ状態になって、メインビット線BLはフローティング状態になる。次に、ソース選択ゲート信号線SSGとドレイン選択ゲート信号線DSGとに、電圧Veg(例えば+8V)が印加される(Veg>(Vds+Vth))(Vth:セレクトトランジスタST10〜ST1m,ST20〜ST2mの閾値電圧)。そうすると、セレクトトランジスタST10〜ST1m,ST20〜ST2mの各ソースとゲートとの間には、後の動作においてメインビット線BLおよび共通ソース線CSLに電圧Vdsが印加されても閾値Vth以上の電圧が生じるため、上記セレクトトランジスタST1,ST2は総てオンする。
【0025】
こうして、上記共通ソース線CSLとローカルソース線LSL0〜LSLmとが接続されると共に、メインビット線BL0〜BLmとローカルビット線LBL0〜LBLmとが接続される。次に、半導体基板1(図11では「SUB」と記載)とメインビット線BLと共通ソース線CSLとに、電圧Vds(例えば0V〜+6V)が印加される。さらに、メモリセルアレイ16内における総てのワード線WLに負の電圧Vneg(例えば−8V)が印加される。その結果、全メモリセルM00〜Mnmにチャネル領域cは形成されないが、ソース2及びドレイン3の電位が電圧Vdsに近い値となる。そのために、総てのメモリセルM00〜Mnmにおけるソース2‐フローティングゲート5間,チャネル領域c‐フローティングゲート5間およびドレイン3‐フローティングゲート5間に生じる電位差(Vds−Vneg)に対応する高電界が発生する。そして、フローティングゲート5から電子が引き抜かれると同時に、チャネル領域c内のホールがトンネル酸化膜4およびフローティングゲート5に注入されて、全メモリセルM00〜Mnmの閾値電圧が低下する。すなわち、全メモリセルM00〜Mnmのデータが消去されるのである。その場合、ソース2をフローティング状態にして、チャネル領域c‐フローティングゲート5間およびドレイン3‐フローティングゲート5間でのみ電子の引き抜きを行ってもよい。
【0026】
次に、図12に示す第2の消去シーケンスについて説明する。先ず、メインビット線ディスチャージ信号線CPOに電圧Vccが印加される。そうすると、メインビット線ディスチャージトランジスタCP0〜CPmがオン状態となり、メインビット線BLは接地されてディスチャージされる。さらに、ソース選択ゲート信号線SSGとドレイン選択ゲート信号線DSGとに電圧Vssが印加される。そうすると、セレクトトランジスタST10〜ST1m,ST20〜ST2mが総てオフになり、ローカルビット線LBL0〜LBLmおよびローカルソース線LSL0〜LSLmはフローティング状態となる。次に、半導体基板1(図12では「SUB」と記載)に電圧Vdsが印加されると共に、共通ソース線CSLの電圧はVssに維持され、ワード線WLに電圧Vnegが消去時間tEだけ印加される。したがって、総てのメモリセルM00〜Mnmにおけるチャネル領域c‐フローティングゲート5間に高電界が発生する。そして、フローティングゲート5から電子が引き抜かれると同時に、チャネル領域c内のホールがトンネル酸化膜4およびフローティングゲート5に注入されて、全メモリセルM00〜Mnmの閾値電圧が低下するのである。
【0027】
上記第1の消去シーケンスの場合には、書き込と消去時とに、ソース2‐フローティングゲート5間,チャネル領域c‐フローティングゲート5間およびドレイン3‐フローティングゲート5間において、フローティングゲート5に対して電子の注入と放出とを行うので、ドレイン3およびソース2の部分のトンネル酸化膜4に信頼性低下の要因となるトラップが発生し難い。
【0028】
これに対して、上記第2の消去シーケンスの場合には、消去時に、ソース2およびドレイン3がフローティング状態であるため、ソース2およびドレイン3の部分のトンネル酸化膜4にトラップが発生する可能性がある。しかしながら、本第2の消去シーケンスの場合には、第1の消去シーケンスに比べて、電圧Vegという高い電圧を発生させる必要がなく、高電圧ポンプ11の発生電圧をより低い電圧にして高電圧ポンプ11のレイアウト面積を小さくすることができると言う利点を有する。
【0029】
【発明が解決しようとする課題】
しかしながら、上記従来の不揮発性半導体記憶装置の駆動方法には、以下のような問題がある。すなわち、上記第1の消去シーケンスの場合には、最初にメインビット線ディスチャージ信号線CPOに電圧Vssを印加する。そうすると、メインビット線ディスチャージトランジスタCPはオフ状態になって、メインビット線BLはフローティング伏態となる。そして、ソース選択ゲート信号線SSGとドレイン選択ゲート信号線DSGとに電圧Veg(>(Vds+Vth(ST))を印加する。そうすると、全セレクトトランジスタST1,ST2がオンして、共通ソース線CSLとローカルソース線LSLとが接続されると共に、メインビット線BLとローカルビット線LBLとが接続される。次に、半導体基板SUBとメインビット線BLと共通ソース線CSLに電圧Vdsが印加される。
【0030】
そうすると、図9の主要部を抽出した図13に示すように、メインビット線BLの電圧VmblはVdsとなるために、メインビット線ディスチャージトランジスタCPのドレイン‐ソース間の電位差はVdsと高電位差になる。このトランジスタCPは、導通の際にメインビット線BLから高速且つ適切にディスチャージするように、ゲート長を短くし導通時の抵抗を下げるのが一般的である。
【0031】
しかしながら、そうすると、ゲート長が短いトランジスタCPのソース‐ドレイン間の耐圧が低くなって、ストレスが掛り易くなってしまう。また、ドレイン‐ソース間に高電位差が発生するとパンチスルーや雪崩降伏による素子の破壊等が起こり、信頼性に悪影響を及ぼす可能性が高いという問題がある。
【0032】
一方、上記第2の消去シーケンスの場合には、上記メインビット線ディスチャージ信号線CPOに電圧Vccを印加する。そうすると、メインビット線ディスチャージトランジスタCPがオン状態になってメインビット線BLは接地されてディスチャージされる。さらに、ソース選択ゲート信号線SSGとドレイン選択ゲート信号線DSGとに電圧Vssが印加される。そうすると、総てのセレクトトランジスタST1,ST2がオフして、ローカルビット線LBLおよびローカルソース線LSLはフローティング状態となる。次に、半導体基板SUBには電圧Vdsが印加され、共通ソース線CSLは電圧Vssに維持され、ワード線WLには電圧Vnegが消去時間tEだけ印加される。
【0033】
その場合、P型で形成されている半導体基板1からN型で形成されているドレイン3にはPN順バイアスによって電流が流れて、フローティング状態のローカルビット線LBLを充電し、その結果ドレイン3に接続されているローカルビット線LBLの電圧はVdsまで引き上げられる。同様に、P型で形成されている半導体基板1からN型で形成されているソース2にはPN順バイアス電流が流れ、ローカルソース線LSLが電圧Vdsまでに充電される。
【0034】
そうすると、図9の主要部を抽出した図14に示すように、上記セレクトトランジスタST1におけるドレイン‐ソース間の電位差はVdsと高電位差になる。同様に、ローカルソース線LSL電圧はVdsであり、共通ソース線CSLの電圧はVssであるから、セレクトトランジスタST2のドレイン‐ソース間の電位差はVdsと高電位差になる。セレクトトランジスタST1,ST2は、メインビット線ディスチャージトランジスタCPと同様に、導通の際にメインビット線BLおよび共通ソース線CSLから高速且つ適切にローカルビット線LBLおよびローカルソース線LSLに電圧を与えるために、導通時の抵抗を下げる必要がある。したがって、ゲート長を短くすることによって、導通時の抵抗を下げるようにしている。
【0035】
しかしながら、そうすると、ゲート長が短いトランジスタST1,ST2のソース‐ドレイン間の耐圧が低くなって、ストレスが掛り易くなってしまう。また、ドレイン‐ソース間に高電位差が発生するとパンチスルーや雪崩降伏による素子の破壊等が起こり、信頼性に悪影響を及ぼす可能性が高いという問題がある。
【0036】
そこで、この発明の目的は、消去時において、メインビット線ディスチャージトランジスタCPおよびセレクトトランジスタST1,ST2に掛るストレスを軽減して不揮発性半導体装置の信頼性を高めることができる不揮発性半導体装置の駆動方法を提供することにある。
【0037】
【課題を解決するための手段】
上記目的を達成するため、この発明は、半導体基板の表面に形成されたソースおよびドレインと,上記ソース・ドレイン及び上記ソース‐ドレイン間のチャネル領域上にトンネル酸化膜を介して形成されたフローティングゲートと,上記フローティングゲート上に層間絶縁膜を介して形成されたコントロールゲートを有するフローティングゲート型MOSトランジスタから成るメモリセルが,マトリックス状に配列されたメモリセルアレイを備えると共に,同一行にある上記メモリセルのコントロールゲートを共通に接続するワード線と,同一列にある上記メモリセルのドレインを共通に接続するローカルビット線と,このローカルビット線に第1MOSトランジスタを介して接続されたメインビット線と,同一列にある上記メモリセルのソースを共通に接続するローカルソース線と,このローカルソース線に第2MOSトランシスタを介して接続された共通ソース線と,上記メインビット線に第3MOSトランジスタを介して接続されて基準電位を供給する電源線を備えた不揮発性半導体記憶装置の駆動方法であって、消去時に、上記第3MOSトランジスタをオフ状態にし、上記半導体基板に第1電圧を印加する一方,上記第1MOSトランジスタを半導通状態にして,上記ローカルビット線を充電することによって上記メインビット線を充電し、上記ワード線を介して上記コントロールゲートに第2電圧を印加して,上記フローティングゲートからチャネル領域に,上記トンネル酸化膜を介して電子を放出させることを特徴としている。
【0038】
上記構成によれば、フローティングゲート型MOSトランジスタから成るメモリセルの半導体基板に第1電圧が印加されることによって、上記メモリセルのドレインに接続されたローカルビット線が充電される。さらに、半導通状態の第1MOSトランジスタを介して、この第1MOSトランジスタのソースに接続されたメインビット線が充電され、メインビット線の電圧が、上記第1MOSトランジスタのゲート電圧と当該トランジスタの閾値電圧との差のレベルまで電圧が引き上げられる。
【0039】
したがって、上記第1MOSトランジスタのドレイン‐ソース間の電位差であるローカルビット線とメインビット線との電位差は、従来の上記第2の消去シーケンスのごとくメインビット線をディスチャージする場合よりも低くなる。さらに、第3MOSトランジスタのドレイン‐ソース間の電位差であるメインビット線と基準電位との電位差は、従来の上記第1の消去シーケンスのごとくメインビット線に上記半導体基板への印加電圧と同じ第1電圧を印加する場合よりも低くなる。こうして、上記セレクトトランジスタとしての第1MOSトランジスタ、および、上記メインビット線ディスチャージトランジスタとしての第3MOSトランジスタに掛るストレスが軽減されるのである。
【0040】
また、1実施例では、上記この発明の不揮発性半導体記憶装置の駆動方法において、上記第1MOSトランジスタを半導通状態にする際に、上記第1MOSトランジスタのゲートに第3電圧を印加して、上記第1MOSトランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすると共に、上記第3MOSトランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすることを特徴としている。
【0041】
上述したように、上記メインビット線の電圧は上記第1MOSトランジスタのゲート電圧と当該トランジスタの閾値電圧とで設定される。したがって、この実施例のごとく、上記第1MOSトランジスタのゲート電圧である第3電圧が最適に設定されることによって、上記第1,第3の2つのMOSトランジスタに掛るストレスが軽減されるのである。
【0042】
また、1実施例では、上記この発明の不揮発性半導体記憶装置の駆動方法において、上記第3電圧は、上記ローカルビット線の電圧に上記第1MOSトランジスタの閾値電圧を加え、更に上記第1MOSトランジスタの耐圧を減じた電圧よりも高く、且つ、上記第3MOSトランジスタの耐圧に上記第1MOSトランジスタの閾値電圧を加えた電圧よりも低い電圧であることを特徴としている。
【0043】
この実施例によれば、上記第3電圧は、(ローカルビット線の電圧+第1MOSトランジスタの閾値電圧−第1MOSトランジスタの耐圧)よりも高く設定されるため、上記第1MOSトランジスタのドレイン‐ソス間の電圧が、当該第1MOSトランジスタの耐圧よりも低くなる。さらに、上記第3電圧は、(第3MOSトランジスタの耐圧+第1MOSトランジスタの閾値電圧)よりも低く設定されるため、上記第3MOSトランジスタのドレイン‐ソース間の電圧が、当該第3MOSトランジスタの耐圧よりも低くなる。こうして、不揮発性半導体記憶装置の信頼性が高められる。
【0044】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図1は、本実施の形態の不揮発性半導体記憶装置の駆動方法における消去シーケンスを示すタイミングチャートである。本実施の形態において対象とする不揮発性半導体装置は図3と基本的に同じ構造を有するNOR型フラッシュメモリであり、それを構成するメモリセルアレイ16の構造は図9と同じである。また、メモリセルアレイ16を構成するメモリセルMの構造は図4と同じである。以下、本実施の形態における説明には、図3,図9および図4をも用いて説明する。
【0045】
図1における、「SUB」は、図4における半導体基板1に印加される基板信号であり、図3におけるレギュレータ回路13で生成されて消去回路19によって印加される。また、「SSG」は、セレクトトランジスタST2の各ゲートに印加されるソース選択ゲート信号であり、上記ソースsg回路21によって生成されて印加される。また、「DSG」は、セレクトトランジスタST1の各ゲートに印加されるドレイン選択ゲート信号であり、ドレインsg回路20によって生成されて印加される。また、「BL」は、メインビット線BLに印加されるビット線信号であり、レギュレータ回路13,14で生成されてカラムデコーダ17によって印加される。また、「CSL」は、共通ソース線CSLに印加されるソース線信号であり、レギュレータ回路13で生成されて消去回路19によって印加される。また、「WL」は、ワード線WLに印加されるワード線信号であり、ロウデコーダ18によって生成されて印加される。また、「CPO」は、メインビット線ディスチャージトランジスタCPの各ゲートに印加されるメインビット線ディスチャージ信号である。
【0046】
以下、上記消去シーケンスについて詳細に説明する。先ず、メインビット線ディスチャージ信号CPOのレベルを電圧Vssに設定する。そうすると、メインビット線ディスチャージトランジスタCPがオフ状態になって、メインビット線BLがフローティング状態となる。
【0047】
次に、上記ソース選択ゲート信号SSGおよびドレイン選択ゲート信号DSGのレベルを中間電圧Vleg(Vth<Vleg<(Vds+Vth))にする。そうした後、半導体基板1に印加する基板信号SUBのレベルを電圧Vdsにし、ソース線信号CSLのレベルを電圧Vdsにする。こうすることによって、P型の半導体基板1からN型のドレイン3およびソース2に向ってPN順バイアスにより電流が流れて、ローカルビット線LBLおよびローカルソース線LSLが充電される。
【0048】
その結果、上記各メモリセルM00〜Mnmのドレイン3に接続されているローカルビット線LBL0〜LBLmおよびソース2に接続されるローカルソース線LSL0〜LSLmの電圧がVdsにまで引き上げられる。さらに、ソース選択ゲート信号線SSGとドレイン選択ゲート信号線DSGとには、電圧(Vds+Vth)よりも低く電圧Vthよりも高い中間電圧Vlegのソース選択ゲート信号SSGおよびドレイン選択ゲート信号DSGが印加されている。尚、このVlegの適切な電圧値の設定方法は後に詳述する。したがって、セレクトトランジスタST10〜ST1mおよびセレクトトランジスタST20〜ST2mは、恰も一定のコンダクタンスを有した半導通状態となる。そして、共通ソース線CSLとローカルソース線LSL0〜LSLmとは半導通状態になると共に、メインビット線BL0〜BLmとローカルビット線LBL0〜LBLmとは半導通状態になっている。
【0049】
そのために、図9の主要部を抽出した図2に示すように、フローティング状態にあったメインビット線BLは、電圧Vdsにまで引き上げられたローカルビット線LBLから徐々に充電される。そして、その電圧Vmblは、セレクトトランジスタST1がカットオフとなるソース‐ゲート間の電圧に対応する「Vleg−Vth(ST)」にまで引き上げられるのである。
【0050】
さらに、上記総てのワード線WLのレベルを、消去時間tEだけ電圧Vnegにする。そうすると、メモリセルMのコントロールゲート7に電圧Vnegが印加されるためチャネル領域cは形成されないが、ソース2およびドレイン3の電位が電圧Vdsに近い値であるために、総てのメモリセルMのソース2‐フローティングゲート5間,ドレイン3‐フローティングゲート5間およびチャネル領域c‐フローティングゲート5間に高電界が発生し、フローティングゲート5から電子が引き抜かれる。それと同時に、チャネル領域c内のホールがトンネル酸化膜4およびフローティングゲート5に注入されて、閾値電圧が低下するのである。こうして、本実施の形態における消去シーケンスにおいても、正常に消去動作が行われるのである。
【0051】
さらに、上記消去シーケンスにおいては、セレクトトランジスタST1,ST2を半導通状態にすることによって、図2に示すように、セレクトトランジスタST1,ST2のドレイン‐ソース間の電位差は(Vds−Vmbl)つまり(Vds−(Vleg−Vth))となる。また、上記メインビット線ディスチャージトランジスタCPのドレイン‐ソース間の電位差は、図2に示すように、Vmbl=Vleg−Vth(Vleg<(Vds+Vth))となる。すなわち、何れも上記従来の第1の消去シーケンスおよび第2の消去シーケンスの場合のVdsよりも低く設定できるのである。
【0052】
これら上記両セレクトトランジスタST1,ST2とメインビット線ディスチャージトランジスタCPとの3組のトランジスタは、一般的に導通時の抵抗値を下げるためにゲート長を短くする。そのため、ソース‐ドレイン間の耐圧は低く、ストレスが掛り易い。しかしながら、本実施の形態における消去シーケンスによれば、ドレイン‐ソース間の電位差が低く設定されるために、信頼性に悪影響を及ぼす可能性を低くできるのである。
【0053】
ところで、上記メインビット線BLに印加される電圧Vmblが、式(1),(2)
Vds−Vmbl<Vk(ST) …(1)
Vmbl<Vk(CP) …(2)
但し、Vk(ST):両セレクトトランジスタST1,ST2の最大耐圧
Vk(CP):メインビット線ディスチャージトランジスタCPの最大耐圧
の条件を満たすように、両セレクトトランジスタST1,ST2のゲート電圧Vlegを与える必要がある。また、上記ゲート電圧Vlegは、セレクトトランジスタST1,ST2とメインビット線ディスチャージトランジスタCPとで電圧Vdsの電圧負担を等分割するような値が最も望ましい。
【0054】
上記ゲート電圧Vlegの範囲は、上記セレクトトランジスタST1,ST2の閾値電圧をVthとすると、Vmbl=Vleg−Vthであるので、式(1),(2)より、ゲート電圧Vlegの範囲は、次式(3)
Vk(CP)+Vth>Vleg>Vds−Vk(ST)+Vth …(3)
となる。
【0055】
尚、本実施の形態における不揮発性半導体装置は、図3に示す不揮発性半導体装置と基本的に同じである。但し、両セレクトトランジスタST1,ST2の各ゲートに印加される電圧Vlegを生成するために、高電圧ポンプ11は電圧Vegの代わりに正電圧Vlegにまで昇圧するようになっている点において若干異なる。そして、消去時には、高電圧ポンプ11によって、電圧Vccを正電圧Vlegにまで昇圧して、ドレイン選択ゲート信号線DSGへのドレイン選択ゲート信号DSGを生成するドレインsg回路20と、ソース選択ゲート信号線SSGへのソース選択ゲート信号SSGを生成するソースsg回路21とに出力されるのである。その場合、電圧Vlegは電圧Vegよりも明らかに低い電圧であるために、高電圧ポンプ11の消費電力を、電圧Vegにまで昇圧していた従来に比して低減することができるのである。
【0056】
上述したように、本実施の形態においては、上記高電圧ポンプ11を電圧Vegよりも低い正電圧Vlegにまで昇圧してドレインsg回路20およびソースsg回路21に出力するようにしている。そして、一括消去時には、先ず、メインビット線ディスチャージトランジスタCPをオフ状態して、メインビット線BLをフローティング状態にする。次に、ソース選択ゲート信号SSGおよびドレイン選択ゲート信号DSGのレベルを中間電圧Vleg(Vth<Vleg<(Vds+Vth))にして、両セレクトトランジスタST1,ST2を一定のコンダクタンスを有した半導通状態にし、共通ソース線CSLとローカルソース線LSLおよびメインビット線BLとローカルビット線LBLを半導通状態にする。そして、半導体基板1に印加する基板信号SUBのレベルを電圧Vdsにし、ソース線信号CSLのレベルを電圧Vdsにする。
【0057】
こうすることによって、各ローカルビット線LBLおよびローカルソース線LSL電圧がVdsにまで引き上げられ、フローティング状態にあったメインビット線BLが充電され、その電圧Vmblは「Vleg−Vth(ST)」になる。そして、総てのワード線WLのレベルを消去時間tEだけ電圧Vnegにすることによって、フローティングゲート5から電子が引き抜かれると同時に、チャネル領域c内のホールがトンネル酸化膜4およびフローティングゲート5に注入される。こうして、閾値電圧が低下して消去動作が行われる。
【0058】
その場合、上記セレクトトランジスタST1,ST2におけるドレイン‐ソース間の電位差は(Vds−Vmbl)になる。また、メインビット線ディスチャージトランジスタCPにおけるドレイン‐ソース間の電位差は、Vmbl=(Vleg−Vth)(Vleg<(Vds+Vth))となる。したがって、上記従来の第1の消去シーケンスおよび第2の消去シーケンスの場合のVdsよりも、ドレイン‐ソース間の電位差を低く設定できる。
【0059】
すなわち、本実施の形態によれば、上記メインビット線ディスチャージトランジスタCPおよびセレクトトランジスタST1,ST2に掛るストレスを軽減して不揮発性半導体装置の信頼性を高めることができる。さらに、高電圧ポンプ11の昇圧を低くして、消費電力を低減できるのである。
【0060】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体記憶装置の駆動方法は、フローティングゲート型MOSトランジスタから成るメモリセルアレイに対して消去を行う際に、メインビット線と基準電位供給用の電源線とに介設された第3MOSトランジスタをオフ状態にし、上記半導体基板に第1電圧を印加し、ローカルビット線とメインビット線とに介設された第1MOSトランジスタを半導通状態にして、上記ローカルビット線を充電することによって上記メインビット線を充電するので、上記メインビット線の電圧を上記第1MOSトランジスタのゲート電圧と当該トランジスタの閾値電圧との差のレベルまで引き上げることができる。
【0061】
したがって、上記第1MOSトランジスタのドレイン‐ソース間の電位差を、従来の上記第2の消去シーケンスのごとくメインビット線をディスチャージする場合よりも低くできる。さらに、第3MOSトランジスタのドレイン‐ソース間の電位差を、従来の上記第1の消去シーケンスのごとくメインビット線に上記半導体基板への印加電圧と同じ第1電圧を印加する場合よりも低くできる。
【0062】
すなわち、この発明の発明によれば、上記セレクトトランジスタとしての第1MOSトランジスタ、および、上記メインビット線ディスチャージトランジスタとしての第3MOSトランジスタに掛るストレスを軽減でき、ゲート長を短くして(つまり、導通時の抵抗を下げて)高速化を図る際の信頼性を高めることができる。
【0063】
また、1実施例の不揮発性半導体記憶装置の駆動方法は、上記第1MOSトランジスタを半導通状態にする際に、上記第1MOSトランジスタのゲートに第3電圧を印加して、上記第1MOSトランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすると共に、上記第3MOSトランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にするので、上記第3電圧を最適に設定するだけで、上記第1,第3の2つのMOSトランジスタに掛るストレスを軽減することができる。
【0064】
また、1実施例の不揮発性半導体記憶装置の駆動方法は、上述の第3電圧を、(ローカルビット線の電圧+第1MOSトランジスタの閾値電圧−第1MOSトランジスタの耐圧)よりも高く、且つ、(第3MOSトランジスタの耐圧+第1MOSトランジスタの閾値電圧)よりも低い電圧にしたので、上記第1,第3MOSトランジスタのドレイン‐ソース間の電圧を、当該トランジスタの耐圧よりも低くすることができる。したがって、不揮発性半導体記憶装置の信頼性を高めることができるのである。
【図面の簡単な説明】
【図1】 この発明の不揮発性半導体記憶装置の駆動方法における消去シーケンスを示すタイミングチャートである。
【図2】 この発明の不揮発性半導体記憶装置におけるメモリセルアレイの消去時に関する主要部を示す図である。
【図3】 図1に示す消去シーケンスが適用されるNOR型フラッシュメモリの概略ブロック図である。
【図4】 図3におけるメモリセルアレイを構成するメモリセルの断面構造を示す図である。
【図5】 図3におけるレギュレータ回路の具体的回路図である。
【図6】 図4に示すメモリセルに対する書き込み状態の説明図である。
【図7】 図4に示すメモリセルに対する消去状態の説明図である。
【図8】 メモリセルにおける消去状態と書き込み状態との閾値電圧分布を示す図である。
【図9】 図3におけるメモリセルアレイの具体的構成を示す図である。
【図10】 図9に示すメモリセルアレイに対する書き込みシーケンスのタイミングチャートである。
【図11】 図9に示すメモリセルアレイに対する従来の消去シーケンスを示すタイミングチャートである。
【図12】 図11とは異なる従来の消去シーケンスを示すタイミングチャートである。
【図13】 図9に示すメモリセルアレイにおける図11に示す消去シーケンスに関する主要部を示す図である。
【図14】 図9に示すメモリセルアレイにおける図12に示す消去シーケンスに関する主要部を示す図である。
【符号の説明】
1…半導体基板、
2…ソース、
3…ドレイン、
4…トンネル酸化膜、
5…フローティングゲート、
6…層間絶縁膜、
7…コントロールゲート、
11…高電圧ポンプ、
12…負電圧ポンプ、
13〜15…レギュレータ回路、
16…メモリセルアレイ、
17…カラムデコーダ、
18…ロウデコーダ、
19…消去回路、
20…ドレインsg回路、
21…ソースsg回路、
SUB…基板信号、
SSG…ソース選択ゲート信号、
DSG…ドレイン選択ゲート信号、
BL…ビット線信号、
CSL…ソース線信号、
WL…ワード線信号、
CPO…メインビット線ディスチャージ信号。
Claims (3)
- 半導体基板の表面に形成されたソースおよびドレインと、上記ソース,ドレインおよび上記ソース,ドレイン間のチャネル領域上にトンネル酸化膜を介して形成されたフローティングゲートと、上記フローティングゲート上に層間絶縁膜を介して形成されたコントロールゲートを有するフローティングゲート型金属酸化膜半導体トランジスタから成るメモリセルが、マトリックス状に配列されたメモリセルアレイを備えると共に、同一行にある上記メモリセルのコントロールゲートを共通に接続するワード線と、同一列にある上記メモリセルのドレインを共通に接続するローカルビット線と、このローカルビット線に第1金属酸化膜半導体トランジスタを介して接続されたメインビット線と、同一列にある上記メモリセルのソースを共通に接続するローカルソース線と、このローカルソース線に第2金属酸化膜半導体トランシスタを介して接続された共通ソース線と、上記メインビット線に第3金属酸化膜半導体トランジスタを介して接続されて基準電位を供給する電源線を備えた不揮発性半導体記憶装置の駆動方法であって、
消去時に、
上記第3金属酸化膜半導体トランジスタをオフ状態にし、
上記半導体基板に第1電圧を印加する一方、上記第1金属酸化膜半導体トランジスタを半導通状態にして、上記ローカルビット線を充電することによって上記メインビット線を充電し、
上記ワード線を介して上記コントロールゲートに第2電圧を印加して、上記フローティングゲートからチャネル領域に、上記トンネル酸化膜を介して電子を放出させることを特徴とする不揮発性半導体記憶装置の駆動方法。 - 請求項1に記載の不揮発性半導体記憶装置の駆動方法において、
上記第1金属酸化膜半導体トランジスタを半導通状態にする際に、上記第1金属酸化膜半導体トランジスタのゲートに第3電圧を印加して、上記第1金属酸化膜半導体トランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすると共に、上記第3金属酸化膜半導体トランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすることを特徴とする不揮発性半導体記憶装置の駆動方法。 - 請求項2に記載の不揮発性半導体記憶装置の駆動方法において、
上記第3電圧は、
上記ローカルビット線の電圧に上記第1金属酸化膜半導体トランジスタの閾値電圧を加え、更に上記第1金属酸化膜半導体トランジスタの耐圧を減じた電圧よりも高く、且つ、上記第3金属酸化膜半導体トランジスタの耐圧に上記第1金属酸化膜半導体トランジスタの閾値電圧を加えた電圧よりも低い
電圧であることを特徴とする不揮発性半導体記憶装置の駆動方法。
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