JP4641697B2 - 信頼性の改善のためにeepromの消去中に減じられた一定の電界を提供するための方法 - Google Patents
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Description
【技術分野】
この発明は一般に、超小型電子集積回路技術に関する。より具体的には、この発明は、超小型電子フラッシュ電気消去可能プログラマブルリードオンリーメモリ(EEPROM)デバイスを消去する技術に関する。さらに具体的には、この発明は、消去中に減じられた一定の電界を提供する、超小型電子フラッシュ電気消去可能プログラマブルリードオンリーメモリデバイスを消去するための方法に関する。
【0002】
【背景技術】
US−A−5 485 423は、比較的低い正のパルス電圧をEEPROMのソース領域に印加し、同時に負のランプ電圧をEEPROMのコントロールゲートに印加することによって、5ボルト専用フラッシュEEPROMのトンネル酸化物内のサイクリング誘導電子トラッピング(cycling induced electron trapping)を除去するための方法を記載している。明記されているランプ電圧は、10ミリ秒ごとに0.09ボルトずつ、−5ボルトから−9.5ボルトまで降圧される。
US−A−5 978 277は、フラッシュメモリアレイのためのバイアス状態およびX−デコーダ回路を開示し、ランプ電圧が種々の組合せでゲート電極およびセルの基板に印加される、メモリセルを消去するための方法を記載している。
超小型電子フラッシュまたはブロック消去電気消去可能プログラマブルリードオンリーメモリ(フラッシュEEPROM)は、独立してプログラムおよび読出され得るセルのアレイを含む。各セルのサイズ、すなわちメモリのサイズは、セルを別個に消去することを可能にする選択トランジスタとして知られるトランジスタを省くことによって、小さく作られる。結果として、すべてのセルが共にブロックとして消去される。
【0003】
この種類のメモリは、個々の金属酸化物半導体(MOS)電界効果トランジスタメモリセルを含み、その各々は、ソース、ドレイン、フローティングゲート、およびコントロールゲートを含み、種々の電圧がそれらに印加されて2値1または0でセルがプログラムされるか、またはブロックとしてすべてのセルが消去される。
【0004】
セルは行および列アレイで接続され、行内のセルのコントロールゲートはそれぞれのワード線に接続され、列内のセルのドレインはそれぞれのビット線に接続される。セルのソース同士が接続される。この構成は、NORメモリ構成として公知である。
【0005】
以下のようにしてセルをプログラムする。すなわち、典型的には9ボルトの電圧をコントロールゲートに印加し、約5ボルトの電圧をドレインに印加し、さらにはソースを接地し、これによって熱い電子がドレイン空乏領域からフローティングゲートへと注入されることによって、プログラムが行なわれる。プログラミング電圧を除去すると、注入された電子がフローティングゲート内にトラップされ、そこで負電荷を作り、これによってセルのしきい値電圧が約4ボルトを超える値にまで上昇する。
【0006】
典型的には5ボルトをコントロールゲートに印加し、ドレインが接続されているビット線に1ボルトを印加し、ソースを接地し、さらにはビット線電流をセンスすることによって、セルが読出される。セルがプログラムされていてしきい値電圧が比較的高い(4ボルト)場合には、ビット線電流は0か、または少なくとも比較的低い。セルがプログラムされていないか、または消去されている場合、しきい値電圧は比較的低く(2ボルト)、コントロールゲート電圧はチャネルを増強し、ビット線電流は比較的高い。
【0007】
いくつかの方法でセルを消去することができる。ある構成では、典型的には12ボルトという比較的高い電圧をソースに印加し、コントロールゲートを接地し、ドレインをフローティングさせることによって、セルを消去する。これによって、プログラミング中にフローティングゲートへと注入された電子は、フローティングゲートから薄いトンネル酸化物層を通ってソースに至るまでのファウラーノルドハイム(Fowler-Nordheim)トンネリングを経験する。−10ボルトのオーダの負の電圧をコントロールゲートに印加し、5ボルトをソースに印加し、ドレインをフローティングさせることによっても、セルを消去できる。セルを消去するための別の方法は、5ボルトをPウェルに、−10ボルトをコントロールゲートに印加し、ソース/ドレインをフローティングさせることによって行なわれる。
【0008】
結果としてメモリセルの信頼性を低くするような重大な問題が消去の間に存在する。負のゲートエッジ消去手順の間、消去中にソース接合が逆バイアスされる時、いくらかの電流が二重拡散ソース領域から基板へと流れる。この電流は、バンドからバンドへのトンネル電流と呼ばれる。バンドからバンドへのトンネル電流の大きさは、ソース領域に印加される逆バイアス電圧の大きさに依存する。コントロールゲートが負の電圧にバイアスされると、バンドからバンドへのトンネル電流の(「ホットホール」と呼ばれる)ホール成分が電界に追従しがちになり、基板とトンネル酸化物との間の半導体誘電体界面に衝撃を与えがちになる。これらのホットホールは、不所望な界面状態を発生させることによって界面を損傷するおそれがある。加えて、これらのホットホールのいくつかは実際に、それらがそこでトラップされるトンネル酸化物へと注入されるのに十分なエネルギを有し得る。これらのトラップされたホットホールによって、メモリデバイスの性能が劣化する。メモリセルを消去するための負のコントロールゲート電圧技術によって、窓開け、電荷損失、不規則な消去、およびゲート妨害の増大等の信頼性にかかわる問題を引起す界面状態とホールトラップアップとが発生する。これらの界面状態とトラップされたホールとは、ソースと基板との間の界面で形成されるソースPN接合からセルのチャネル領域へと横方向に分布する。ピーク強度と、このトラップされたホール分布の幅とは、負のゲートエッジ消去動作の間のコントロールゲートバイアスと接合バイアスとの両者に依存する。
【0009】
負のゲートチャネル消去手順の間、フローティングゲート内の電子はトンネル酸化物を垂直に通り抜けてセルのチャネル領域へと至る。ソース領域とpウェル領域との間には電気的バイアスが存在しないため、バンドからバンドへの電流も存在しない。しかし、デバイスの信頼性にかかわる他の問題が結果して生じる。たとえば、消去はチャネル領域に沿って行なわれるため、チャネル領域の全体の長さに沿って界面の発生(interface generation)と酸化物トラップアップとが分布する。界面状態および酸化物トラップアップのこのような集中によってメモリセルの読出電流が劣化し、これによって次に読出速度が遅くなるおそれがあり、最終的に読出エラーが生じるおそれもある。ドレイン接合付近の酸化物層部分でのトラップアップによって、プログラミング中の熱い電子の注入が遅らされるおそれもある。
【0010】
酸化物トラップアップおよび界面の発生の量は、消去手順の間に発生するピーク電界に依存する。
【0011】
したがって、消去速度を減じることなしに消去の間のトンネル酸化物全体にわたるピーク電界を減じる、メモリセルを消去するための方法が必要とされる。
【0012】
【発明の開示】
この発明によると、消去の間のトンネル酸化物全体にわたるピーク電界を減じる、メモリデバイスを消去するための方法によって、上述および他の目的と利点とが得られる。
【0013】
この発明の1つの局面に従うと、消去の間のピーク電界は、式Efield〜ag(Vgate−Vth+Vtuv)+(as−1)Vsourceの中で量Vgate−Vthを保つ(keep)ことによって、達成される。式中の他のファクタ(factors)は一定であるため、量Vgate−Vthを保持する(hold)ことによって、結果としてEfieldが一定になる。Vgateの値は、Efieldが先行技術の消去方法よりも少なくなるように制御される。
【0014】
この発明の別の局面に従うと、負のゲートエッジ消去手順では、ソースに印加される電圧は約5ボルトである。
【0015】
この発明の別の局面に従うと、負のゲートチャネル消去手順では、ソース電圧がフローティングされ得る。
【0016】
説明された方法はこのようにして、減じられた一定の電界が消去の間にセルに印加される、メモリセルを消去するための方法を提供する。
【0017】
この発明は、添付の図とともに以下の詳細な説明を考察することによってより理解される。以下の説明から当業者には容易に明らかとなるように、この発明を実施するための最善の態様を単に例示するために、この発明の実施例が示され、説明される。理解されるように、この発明の範囲から逸脱することなしに、この発明には他の実施例が可能であり、そのいくつかの詳細事項は種々の自明の局面において変形可能である。したがって、図および詳細な説明は、本質的に例示的なものとしてみなされ、制限的なものとしてはみなされない。
【0018】
この発明の特徴であると考えられる新規性のある特徴が追加の請求項で述べられる。しかし、この発明そのもの、用途の好ましい態様、ならびにそのさらなる目的および利点は、添付の図とともに例示的な実施例の以下の詳細な説明を参照することによって最も良く理解されるだろう。
【0019】
【発明の実施の態様】
この発明を実施するために発明者によって現在企図される最善の態様を例示する、この発明の具体的な実施例を詳細に参照する。最善の態様の説明は単に例示的なものであり、制限的な意味でとらえられるべきではないことが理解されるべきである。
【0020】
図1Aは、この発明が有利に適用されるNOR型フラッシュ電気消去可能プログラマブルリードオンリーメモリ(EEPROM)100の基本的な構成を示す。フラッシュメモリ100は、矩形行列または行および列アレイで配置される複数のコアまたはメモリセルを含む。行の各々はワード線(WL)に関連し、列の各々はビット線(BL)に関連する。
【0021】
nの列とmの行とが存在すると仮定すると、ビット線はBL0からBLnとして、ワード線はWL0からWLmとして示される。ビット線ドライバ102によって適切な電圧がビット線に印加され、ワード線ドライバ104によって適切な電圧がワード線に印加される。ドライバ102および104に印加される電圧は、典型的にはオンチップ論理回路であるコントローラ108の制御下にある電源106によって生成される。以下で説明されるように、コントローラ108はまたドライバ102および104を制御して個々にまたは集合的にメモリセルをアドレス指定する。
【0022】
メモリセルは、ワード線とビット線との各接合に位置する。各セルは金属酸化物半導体(MOS)電界効果トランジスタ(FET)を含み、それは半導体基板内に形成されるソースおよびドレインと、フローティングゲートと、酸化物層によってフローティングゲートから分離された(separated)コントロールゲートとを有する。理解されるように、フラッシュEEPROMのセルは、コントロールゲートと、ソースおよびドレインが形成される半導体基板との間に配置されたトンネル酸化物層およびフローティングゲートを含むという点で、従来のFETとは異なる。
【0023】
図1Aで示されるセルは、表記法Tn,mを用いて示され、mは行(ワード線)の数であり、nは列(ビット線)の数である。示されるように、セルのコントロールゲートはそれぞれのワード線に接続され、セルのドレインはそれぞれのビット線に接続される。すべてのセルのソースは電源106に接続される。
【0024】
図1Bは、(ページまたはセクタとしても知られる)バンクへとセルが分割されることを除いては、メモリ100に類似した別のフラッシュEEPROMメモリ110を示し、図1Bではバンクのうちの2つが示され、その各々が独立してプログラムされ、消去され、読出され得る。メモリ110は、第1のセルバンクまたはページ112と第2のセルバンクまたはページ114とを含む。第1のバンク112内のメモリセルは図1Aと同じ様態で示されるが、第2のバンク114内のセルの表記にはプライム符号が加えられる。バンク112と114とのワード線はそれぞれ、別個のワード線ドライバ116と118とに接続される。
【0025】
メモリセルに加えて、バンク112および114の各々は、各ビット線のための選択トランジスタを含む。バンク112と114とのための選択トランジスタはそれぞれ、S0からSnとして、S′0からS′nとして示される。選択トランジスタのドレインはそれぞれのビット線に接続されるが、選択トランジスタのソースは、ワード線WL0からWLmおよびWL′0からWL′mのトランジスタのドレインに接続される。
【0026】
選択トランジスタは、従来のMOSFETであり、したがってそれらにはフローティングゲートがないという点で、メモリセルトランジスタとは異なる。選択トランジスタは、記憶素子というよりはむしろスイッチング素子である。バンク112の選択トランジスタのゲートはセクタデコーダ120のバンク選択BS1に接続され、バンク114の選択トランジスタのゲートはセクタデコーダ122のバンク選択出力BS2に接続される。
【0027】
バンク112内のセルのソースは共通のソース供給電圧Vss1124に接続され、バンク114内のセルのソースは共通のソース供給電圧Vss2126に接続される。
【0028】
トランジスタS0−Snをオンし、さらにはビット線BL0−BLnを下にあるメモリセルに接続するバンク選択線BS1に論理的にハイの信号を与えることによって、バンク112が選択される。トランジスタS0−Snをオフし、さらにはビット線からメモリセルを切断する(disconnect)バンク選択線BS1に論理的にローの信号を与えることによって、バンク112が選択解除(deselected)される。バンク114は、バンク選択信号BS2および選択トランジスタS′0−S′nを用いて本質的に同様の様態で選択され、選択解除される。プログラム、消去、および読出動作がバンク112および114上で独立して行なわれ得ることを除いては、メモリ110の動作はメモリ100(図1A)のそれと本質的に同様のものである。
【0029】
図2Aは、ある種類のメモリセル200の構造を示す簡素化された断面図である。メモリセル200は、プログラミングのために熱い電子を用い、消去のために負のコントロールゲート電圧を用いるファウラーノルドハイムトンネリングを用いる。メモリセル200は、動作の間接地電位で維持されるp型基板202上で製作される。メモリセルを消去するために、負のコントロールゲート電圧技術が用いられ、ここでは、約−10ボルトの大きな負の電圧が絶縁体206上に形成されるコントロールゲート204に印加される。同時に、n+領域208とn−領域210とからなるソース領域に約5ボルトの中位の正の電圧が印加される。消去の間、ドレイン領域212はフローティングされる。フローティングゲート216とソース領域208、210との間に位置する二酸化シリコン層214を横切り、213で示される、結果として生じる垂直の電界Evによって、フローティングゲート216内の電子218が矢印219で示されるように、ソース領域208、210へと向かって誘電体層214を通り抜ける。
【0030】
消去中の重大な問題は、消去の間にソース接合220が逆バイアスされる時にいくらかの電流が組合されたソース領域208、210から基板202へと流れることである。この電流は、バンドからバンドへの(BB)トンネル電流と呼ばれる。バンドからバンドへのトンネル電流の大きさは、ソース領域220に印加される逆バイアス電圧の大きさに依存する。コントロールゲート204が負の電圧にバイアスされると、バンドからバンドへのトンネル電流の(「ホットホール」と呼ばれる)ホール成分が電界を追従しがちになり、半導体誘電体界面222および誘電体層214に衝撃を与えがちになる。これらのホットホールは、不所望な界面状態を発生させることによって界面222を損傷するおそれがある。加えて、これらのホットホールのいくつかは実際に、それらがそこでトラップされる誘電体層214へと注入されるのに十分なエネルギを有し得る。これらのトラップされたホットホールによって、メモリデバイスの性能が劣化する。メモリセルを消去するための負のコントロールゲート電圧技術によって、窓開け、電荷損失、不規則な消去、およびゲート妨害の増大等の信頼性にかかわる問題を引起こす界面状態とホールトラップアップとが発生する。これらの界面状態とトラップされたホールとは、ソースPN接合220からチャネル領域224へと横方向に分布する。ピーク強度と、このトラップされたホール分布の幅とは、消去動作の間のコントロールゲートバイアスと接合バイアスとの両者に依存する。長いチャネルデバイスでは、このホール分布の幅は全体のチャネルの長さに対して小さく、デバイスの信頼性および性能へのその悪影響は小さい。しかし、ディープサブミクロンデバイスでは、この分布の幅はチャネル長さのかなりの割合になる。こうして、デバイスの信頼性および性能へのその悪影響はずっと著しいものになる。
【0031】
図2Bは、第2の種類のメモリセル226の構造を示す簡素化された断面図である。メモリセル226はpウェル228内で形成され、これはp+領域230を用いて電気的に接触され得る。pウェル228はnウェル領域232内で形成され、これはn+領域234を用いて電気的に接触され得る。nウェル領域232はp基板236内で形成される。メモリセル226を消去するために、コントロールゲート238に約−10ボルトの大きな負の電圧が印加される。コントロールゲート238は絶縁体240上に形成され、絶縁体は次にフローティングゲート242上に形成される。コントロールゲートに負の電圧が印加されるのと同時に、p+領域230およびpウェル領域228を通して約5ボルトの中位の正の電圧がp型チャネル領域244に印加される。p型基板236が接地されているため、p+コンタクト領域230を通してp型チャネル領域244に正の電圧を印加することは、nウェル232内に絶縁されたpウェル228を形成することを必要とする。消去の間、ソース領域246およびドレイン領域248は、pウェル228のバイアス電圧よりも低い電位でフローティングされる。この電位は、ソース領域246およびドレイン領域248のジオメトリに依存し、またドレイン領域およびソース領域からの漏れ電流の量にも依存する。この消去技術は負のゲートチャネル消去技術と呼ばれる。負のゲートチャネル消去技術では、垂直の、かつ下向きの矢印252によって示されるように、フローティングゲート242内の電子が垂直にフローティングゲート誘電体250を通り抜けてチャネル領域244に到達する。ソース領域246とpウェル領域228との間には電気的バイアスが存在せず、かつソース領域246はフローティングしているため、バンドからバンドへの電流は存在しない。しかし、スタックドゲートフラッシュメモリでは、デバイスの信頼性にかかわる他の問題が結果として生じ得る。たとえば、チャネル領域244上で消去が行なわれるため、界面状態の発生および酸化物トラップアップがすべてチャネル領域244に沿って分布する。界面状態および酸化物トラップアップのこのような集中によって、メモリセルの読出電流が劣化し、これによって次に読出速度が遅くなるおそれがあり、最終的には読出エラーが生じるおそれもある。フローティングゲート242の下にあり、かつドレイン接合256の上にある酸化物層250の部分254におけるトラップアップは、プログラミング中の熱い電子の注入を遅らせるおそれもある。垂直の電界Evが257で示される。
【0032】
これらの消去技術に関する背景および関連のデバイス信頼性の問題点が以下の刊行物に記載されている:ハダッド他(Haddad, et al.)による「フラッシュメモリセル内のホールトラッピングによる劣化」(“Degradation Due to Hole Trapping in Flash Memory Cell”)、IEEE電子デバイス書簡(IEEE Electronic Devices Letters)(Vol.10., No.3、 1989年3月、pp.177-179);チャン他(Chun, et al.)による「フラッシュEPROMデバイス内の消去誘導損傷の横方向の分布」(“Lateral Distribution of Erase Induced Damage in Flash EPROM Device”)、SRCテクコン(SRC Techcon)、(1996年9月);チャン他による「フラッシュEPROM NMOSFETデバイス内における消去誘導ホールトラッピングおよび界面トラップの横方向の分布」(“Lateral Distribution of Erase Induced Hole trapping and Interface Traps in Flash EPROM NMOSFET Devices”)、IEEE半導体界面専門家会議(IEEE Semiconductor Interface Specialists Conference)、(1996年);ウィッターズ他(Witters, et al.)による「トンネル酸化物フローティングゲートEPROMデバイスの劣化および薄いゲート酸化物の高フィールド電流誘導劣化との相関関係」(“Degradation of Tunnel-Oxide Floating Gate EPROM Devices and Correlation With High-Field-Current-Induced Degradation of Thin Gate Oxides”)、電子デバイスにおけるIEEEトランザクション(IEEE Transactions On Electron Devices)、(Vol.36, No.9、1989年9月、p.1663);Kobayashi, et al.による「3V専用セクタ消去可能DINORフラッシュメモリのためのメモリアレイアーキテクチャおよびデコーディング方式」(“Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasable DINOR Flash Memory”)、ソリッドステート回路のIEEEジャーナル(IEEE Journal of Solid State Circuits)、(Vol.29, No.4、1994年4月、pp.454-458)。
【0033】
図3は、フラッシュセルのうちの1つをプログラミングしている間の、コントロールゲート電圧、ソース電圧、およびドレイン電圧を示すフラッシュEEPROMセル302、304、306、308の列300を示す簡素化された電気的概略図である。セル304は以下のようにしてプログラムされる。すなわち、310で示されるような典型的には約9ボルトの比較的高い電圧を選択されたセルのコントロールゲートに印加し、312で示されるような典型的には約5ボルトの中位の電圧をビット線(BL)を介してドレインに印加し、さらには314で示されるようにソースを接地することによって、プログラムされる。選択されないフラッシュセルのゲートは316で示されるように接地される。プログラミング電圧のこの組合せによって、ドレイン空乏領域からセル304のフローティングゲートへと熱い電子が注入される。種々のプログラミング電圧を除去すると、注入された電子がフローティングゲート内にトラップされ、そこで負電荷を作り、これによってセル304のしきい値電圧が約4ボルトを超える値にまで上昇する。
【0034】
図4Aは、先行技術に従ってすべてのフラッシュセルを消去する間のコントロールゲート電圧、ソース電圧、およびドレイン電圧を示し、かつ図3で示されるようなフラッシュEEPROMセル302、304、306、および308の列300を示す簡素化された電気的概略図である。当該技術分野で公知のように、すべてのセルが同時に消去される。図4Aで示される消去方法では、400で示されるように、典型的には5ボルトという適度に高い電圧がソースに印加され、402で示されるように、約−10ボルトの負の電圧がコントロールゲートに印加され、404で示されるように、ドレインがフローティングされる。これによって、プログラミング中にフローティングゲートへと注入された電子がファウラーノルドハイムトンネリングによってフローティングゲートの各々からそれぞれのトンネル酸化物層を通して除去されてそれぞれのソース領域へと至る。
【0035】
図4Bは、図4Aで示されたようなフラッシュEEPROMセル302、304、306、および308の列300を消去するための代替の先行技術の方法を示し、ここでは、Pウェルが5Vにバイアスされ、406で示されるように、−10ボルトのオーダの負の電圧がコントロールゲートに印加され、408および410でそれぞれ示されるように、ソースおよびドレインがフローティングされる。
【0036】
上述の消去方法の各々では、メモリのすべてのセル(または、バンクまたはセクタ内のすべてのセル)に1つ以上の消去パルスを与えることによって、メモリセルが消去される。以下の考察では、メモリセルはNMOSエンハンスメント形FETであると仮定される。しかし、この発明はこれほど限定されておらず、その範囲は、ここで説明される原理を、たとえば、あらゆる組合わせのPMOSおよび/またはデプレション形FETを含む他の種類および構成に適用させることを含むことが理解されるだろう。
【0037】
図5は、先行技術の消去手順の間にフラッシュメモリセル内に存在する電圧を図で示したものである。トンネル酸化物全体にわたる電界Efieldは、以下の電圧に比例している。すなわち、セルのゲートに印加される電圧Vgate、ゲート電圧Vgateがセルに印加されるときのセルのしきい値電圧Vth、ソースに印加される電圧Vsource、および最初のu.v.(紫外線)消去後のしきい値電圧Vtuvに比例し、これは以下の関係によって示される。
Efield〜ag(Vgate−Vth+Vtuv)+(as−1)Vsource (1)
式中、agは、ワード線からフローティングゲートへの結合定数であり、asは、ソースからフローティングゲートへの結合定数である。
【0038】
先行技術では、ゲートに印加される電圧Vgateは一定であり、ソースに印加される電圧Vsourceは一定であり、電圧Vtuvは一定である。消去パルスによって、しきい値電圧Vthが減少する(これが消去パルスの目的である)。理解され得るように、先行技術の方法はゲートに印加される一定の電圧を示すため、比較的高い電圧をゲートに印加してセルがゼロの電圧しきい値を有するまでずっと消去が続行し得ることが必要である。図5では、グラフ500は、消去パルスの数が増大するにつれてメモリセルのしきい値電圧Vthが減少することを示す。点線502は、消去手順全体の間にゲートに印加される一定の電圧Vgateを示す。グラフ504は、セルに印加される(負である)Vgateと(正である)Vthとによって示される全電圧の差である[ソースに印加される電圧と電圧Vtuvとは消去手順の間は一定であるため、それらは考察されず、図示されない]。電界Efieldは、ゲートに印加される電圧Vgateと消去されているセルのしきい値電圧Vthとの間の電圧差に比例するため、(消去の初めのメモリセルのしきい値電圧を5ボルトと仮定すると)ピーク電界Efieldは、この場合、約15ボルトに比例する。
【0039】
図6は、この発明に従った消去手順の間にフラッシュメモリセル内に存在する電圧を図で示したものである。図5で図示される先行技術モデルのように、トンネル酸化物全体にわたる電界Efieldは以下の電圧に比例する。すなわち、セルのゲートに印加される電圧Vgate、ゲート電圧Vgateがセルに印加されるときのセルのしきい値電圧Vth、ソースに印加される電圧Vsource、および最初のu.v.(紫外線)消去後のしきい値電圧Vtuvに比例し、これは以下の関係によって示される。
Efield〜ag(Vgate−Vth+Vtuv)+(as−1)Vsource (1)
式中、agは、ワード線からフローティングゲートへの結合定数であり、asは、ソースからフローティングゲートへの結合定数である。
【0040】
この発明では、トンネル酸化物全体にわたるピーク電界を減じ、かつ電界を一定に保つために、変化するしきい値電圧にあわせるように、ゲートに印加される電圧Vgateを変化させる[上で考察されたように、ソースに印加される電圧Vsourceと電圧Vtuvとは消去手順の間に変化しないため、考察されない]。これによって、最初の電界Efieldが減じられ、トンネル酸化物を損傷しかつセルの信頼性を低下させるキャリアの発生の量が実質的に減じられる。理解され得るように、電界Efieldはまた、時宜を得た様態で消去を完了させるのに十分なほど高くなければならない。これらの2つの相反するファクタに対する解決策は、消去手順の間にしきい値電圧の大きさが減少するにつれて、ゲートに印加される負の電圧Vgateの大きさを増大させることである。図6のグラフ600は、しきい値電圧Vtを図示し、しきい値電圧Vtが消去の間にどのように減少するのかを示す。点線602は、しきい値電圧Vtが減少するにつれて、ゲートに印加される電圧Vgateがどのように変化するのかを示す。グラフ604は、結果として得られる一定の電圧Vgate−Vthを示す。電界Efieldは式(1)で示されるように電圧に比例するため、ピーク電界Efieldは減じられた値で実質的に一定である。この減じられたピーク電界によって、発生するキャリアの数が実質的に減じられ、したがって、メモリセルの信頼性が実質的に改善される。加えて、減じられた一定の電界Efieldは、消去速度が低下しないほど十分に高い。消去の間のセルのしきい値電圧Vthの変化に対応するようなゲート電圧Vgateの変化のタイミングは、ある特定のメモリセルの特徴付け手順によって決定される。特徴付け手順は、経験的な手順またはコンピュータモデル手順であり得る。
【0041】
図7は、この発明に従って消去されているセルのコントロールゲートに異なる電圧Vgateを印加するために用いられ得る電気回路700の簡素化された電気的概略図を示す。電気回路700はタイマ制御ユニット702を含み、これは、負のポンプ706からの電流を制御するトランジスタ704を制御する。負のポンプからの電流が比例増幅器708に入力され、比例増幅器はトランジスタ710のゲートに接続され、これは異なるコントロールゲート電圧Vgateを出力する。図1Aおよび図1Bを参照して、タイマ制御ユニット702はコントローラ108の一部として作られ得る。トランジスタ704、比例増幅器708、およびトランジスタ710は、ワード線ドライバ104(図1A)またはワード線ドライバ116および118(図1B)の一部として作られ得る。
【0042】
以上のことをまとめると、この発明は、先行技術の限界を克服し、消去の間にセルに減じられた一定の電界が印加される、メモリセルを消去するための方法を提供する。減じられた電界は、発生するキャリアの数を実質的に減じ、したがって、メモリセルの信頼性を実質的に改善する。
【0043】
この発明の実施例の上述の説明は、例示および説明の目的のために示されてきた。それは、余すところがないことを意図するわけではなく、開示されたまさにその形にこの発明を限定することを意図するものでもない。上述の教示の下で自明な変形または変更が可能である。この発明の原理の最善の例示およびその実際的な応用が提供されて、企図されるある特定の用途に適した種々の変形とともに、かつ種々の実施例で当業者がこの発明を利用することができるように、実施例は選ばれ、説明された。すべてのこれらの変形および変更は、それらが公正に、法的に、かつエクイティにより与えられる広さに従って解釈されると、追加の請求項が定めるような発明の範囲内にある。
【図面の簡単な説明】
【図1A】 フラッシュEEPROMメモリデバイスを示す簡素化された電気的概略図である。
【図1B】 図1Aに類似するものであるが、2つのページ、セクタ、またはバンク内に配置されるセルを有するフラッシュEEPROMメモリデバイスを示す図である。
【図2A】 メモリセルを消去するための負のコントロールゲート電圧方法を示すフラッシュEEPROMメモリセルの断面図である。
【図2B】 メモリセルを消去するための負のゲートチャネル消去方法を示すフラッシュEEPROMメモリセルの断面図である。
【図3】 セルのうちの1つをプログラミングしている間のコントロールゲート電圧、ソース電圧、およびドレイン電圧を示すフラッシュEEPROMセルの列を示す簡素化された電気的概略図である。
【図4A】 列内のセルを消去する第1の先行技術の方法の間のコントロールゲート電圧、ソース電圧、およびドレイン電圧を示すフラッシュEEPROMセルの列を示す簡素化された電気的概略図である。
【図4B】 列内のセルを消去する第2の先行技術の方法の間のコントロールゲート電圧、ソース電圧、およびドレイン電圧を示すフラッシュEEPROMセルの列を示す簡素化された電気的概略図である。
【図5】 先行技術の消去方法の間にフラッシュメモリセルに印加される電圧を示すグラフである。
【図6】 この発明に従った消去方法の間にフラッシュメモリセルに印加される電圧を示すグラフである。
【図7】 この発明に従った、コントロールゲートに異なる電圧を印加するために用いられ得る電気回路を示す簡素化された電気的概略図である。
Claims (3)
- 多数のメモリセルからなりその各々がソースとコントロールゲートとを有するメモリデバイスのメモリセルを消去するための方法であって、電界Efieldは、
式Efield〜ag(Vgate−Vth+Vtuv)+(as−1)Vsourceによって決定され、前記方法は、
(a) 消去されるべきセル上で紫外線消去を行なって結果として紫外線消去しきい値電圧Vtuvを得るステップと、
(b) 消去されるべきセルのソースに電圧Vsourceを印加するステップと、
(c) 消去されるべきセルのコントロールゲートに、Vthに応答して変化する電圧Vgateを印加するステップとを含み、
電圧Vgateは負の電圧であり、Vgateの大きさは、消去手順の間Vgate−Vthが一定となるように、Vthの大きさが減少するにつれて増加するように変化し、
この方法によって消去手順の間のピーク電界が減じられることが可能となる、方法。 - 電圧Vsourceは約5ボルトである、請求項1に記載の方法。
- 消去されるべきセルのソースはフローティングさせられ得る、請求項1または2に記載の方法。
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