JPH117785A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 絶縁膜のストレスを緩和でき、電荷の通過に
よる劣化を抑制でき、データ保持特性および読み出し時
ディスターブの改善を実現でき、薄膜化および低電圧動
作が可能である不揮発性半導体記憶装置を実現する。 【解決手段】 三角波の一部分を所定のタイミングで切
り出し、立ち上がりエッジから徐々に最大レベルに達す
る横型台形波を発生し、書き込みまたは消去パルスとし
て不揮発性メモリセルに印加し、さらに、横型台形波を
キャパシタと抵抗素子により構成された回路で変形さ
せ、立ち上がりが緩やかに上昇するパルス信号を発生
し、書き込みまたは消去パルスとして不揮発性メモリセ
ルに印加することにより、書き込みまたは消去時のゲー
ト絶縁膜にかかる電界が一定または徐々に最大値に達す
るように制御でき、ゲート絶縁膜のストレスを低減でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、例えば、フローティングゲートを有するＥＥＰ
ＲＯＭ装置および強誘電体メモリなどの書き込みおよび
消去に関するものである。

【０００２】

【従来の技術】不揮発性半導体記憶装置として、フロー
ティングゲート型メモリ、ＭＯＮＯＳ型、ＭＮＯＳ型メ
モリ、強誘電体メモリおよびナノクリスタル型メモリな
どがある。図８はフローティングゲート型不揮発性半導
体記憶装置を構成する記憶素子（以下、メモリセルとい
う）の構成を示す簡略断面図である。

【０００３】図８に示すように、フローティングゲート
型メモリセルは、例えば、シリコン（Ｓｉ）により構成
されている半導体基板（ウェル）１、基板上に形成され
ているソース拡散層２、ドレイン拡散層３、フローティ
ングゲート５およびコントロールゲート７により構成さ
れている。フローティングゲート５はソース拡散層２と
ドレイン拡散層３との間の基板上に形成されており、基
板１との間に、例えば、シリコン酸化膜（Ｓｉ０₂ ）に
より構成されているゲート絶縁膜４（第１絶縁膜）が形
成されている。さらに、フローティングゲート５とコン
トロールゲート７との間に、層間絶縁膜６（第２絶縁
膜）が形成されている。なお、層間絶縁膜６は、例え
ば、ゲート絶縁膜４と同様に、シリコン酸化膜により構
成でき、さらに、酸化膜と窒化膜（Ｓｉ₃ Ｎ₄ ）が順次
成層した構造、また、酸化膜、窒化膜、酸化膜が順次成
層して構成された、いわゆるＯＮＯ膜により構成するこ
ともできる。

【０００４】なお、図示していないが、フローティング
ゲート５およびコントロールゲート７の両端にサイドウ
ォールが形成されている。このため、フローティングゲ
ート５は、電気的に周囲と絶縁状態に保持されており、
何らかの手段でそのなかに電荷（電子）を注入すると、
注入した電子がほぼ永久的に保持される。フローティン
グゲート型メモリのこの特徴を利用して、不揮発性メモ
リを構成できる。

【０００５】例えば、基板１を基準電位、例えば、接地
電位ＧＮＤに保持し、コントロールゲート７に高電圧を
印加することにより、ゲート絶縁膜４において、フロー
ティングゲート５から基板１に向かって強い電界が生じ
る。このため、トンネル酸化膜にトンネル電流が流れ
る。この電流がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）電流と呼ばれる。ＦＮ電流を利用してフローティン
グゲート５に電子を注入する、または、フローティング
ゲート５から電子を放出させることをＦＮトンネリング
という。さらに、ゲート絶縁膜４は、トンネル絶縁膜、
あるいはトンネル酸化膜とも呼ばれる。

【０００６】上述したバイアス状況において、ＦＮトン
ネリングにより、基板１にある電子の一部分がゲート絶
縁膜４を通過して、フローティングゲート５に注入され
る。注入された電子がバイアス電圧が解除した後もフロ
ーティングゲート５に蓄積されたままとなる。フローテ
ィングゲート５に蓄積した電荷の量に応じてメモリセル
のしきい値電圧Ｖ_thが制御される。フローティングゲー
ト５に電子が注入され、蓄積されている場合に、メモリ
セルのしきい値電圧Ｖ_thが上昇する。

【０００７】また、メモリセルを逆のバイアス状態に保
持することにより、フローティングゲート５から基板１
へ電子を放出させることもできる。例えば、フローティ
ングゲート５を低い電位、例えば、接地電位ＧＮＤに保
持し、基板１に高電圧を印加することにより、フローテ
ィングゲート５に蓄積した電子が放出される。これによ
って、フローティングゲート５の蓄積電荷量が減少し、
メモリセルのしきい値電圧Ｖ_thが降下する。

【０００８】実際に電子の注入または放出は、コントロ
ールゲート７または基板１、あるいはウェルに図９に示
す書き込み電圧または消去電圧を印加することにより実
現される。フローティングゲート５に電子を注入する、
いわゆる書き込み時に電圧Ｖ_CGを最大レベルの書き込み
パルスをコントロールゲート７に印加される。図示のよ
うに、書き込みパルスは、一つまたは複数のパルス信号
からなり、各パルスの最大レベルが一定に保持されてい
る。複数のパルスを用いて書き込みを行う場合に、パル
ス印加後のしきい値電圧Ｖ_thのレベルに応じて印加する
パルスの回数が制御される。

【０００９】消去時に図９に示す消去パルスが基板また
はウェルに印加される。消去パルスは、最大レベルＶ
_SUB またはＶ_WELL、所定の幅を有するパルス信号であ
る。

【００１０】また、書き込みパルスを図１０（ａ）に示
すように、複数のパルスにより構成し、且つ初回のパル
スから順次パルス電圧Ｖを上げていく方式、いわゆるＩ
ＳＰＰ（Incremental Step Pulse Programing ）方式が
提案されている。このＩＳＰＰ方式によれば、ゲート絶
縁膜４に対するストレスを緩和することができ、書き込
み速度の向上および書き込み後のしきい値電圧の分布範
囲の縮小を同時に実現できる。

【００１１】

【発明が解決しようとする課題】ところで、上述した従
来の書き込みおよび消去方法では、絶縁膜の薄膜化がさ
らに進んだ場合に、絶縁膜に対するストレスの低減は限
度があり、特に書き込みおよび消去時のストレスとして
ＳＩＬＣ（Stress Indused Leakage Current）が障害に
なるという不利益がある。

【００１２】例えば、書き込み時に図１０（ａ）に示す
パルス信号がコントロールゲートに印加されている場合
に、ゲート絶縁膜にかかる電界は、同図（ｂ）示すよう
にパルスの立ち上がり直後に大きくなり、パルス信号の
電圧レベルが平らに保持されている間に徐々に低下して
いく。即ち、従来の書き込み方式では、書き込みパルス
印加初期にメモリセルのゲート絶縁膜に最大な電界がか
かり、ストレスが十分緩和されていない。また、将来高
速の書き込みおよび消去を実現するためにパルスの印加
回数を低減させ、各パルスの電圧を上げていくことが考
えられる。この場合、パルス初期にゲート絶縁膜にかか
る最大電界がさらに大きくなる。

【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、書き込みまたは消去時のストレ
スを緩和することができ、電荷が通過する絶縁膜の劣化
を抑制でき、データ保持特性および読み出し時ディスタ
ーブの改善ができ、さらなる薄膜化および低電圧動作が
可能となる不揮発性半導体記憶装置を提供することにあ
る。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、少なくとも一
つのパルスからなる書き込みまたは消去信号を印加し、
電荷蓄積層に対して電荷の授受を行うことにより、しき
い値電圧を制御し、しきい値電圧に応じた情報を保持す
る記憶素子を有する不揮発性半導体記憶装置であって、
上記書き込みまたは消去信号印加時に上記電荷蓄積層と
基板間の絶縁膜にかかる電界が所定の初期値から徐々に
最大値に達するよう、上記パルス信号を制御する制御手
段を有する。

【００１５】また、本発明では、好適には上記記憶素子
は、第１導電型の半導体基板と、上記半導体基板の表面
に形成された第２導電型の第１および第２の拡散領域
と、上記第１と第２の拡散領域間の上記半導体基板上に
形成された第１の絶縁膜と、上記第１の絶縁膜上に形成
された上記電荷蓄積層としてのフローティングゲート
と、上記フローティングゲート上に形成された第２の絶
縁膜と、上記第２の絶縁膜上に形成されたコントロール
ゲートとを有し、書き込みまたは消去時に上記基板が所
定の電位に保持され、上記書き込みまたは消去信号は、
上記コントロールゲートに印加される。

【００１６】また、本発明では、好適には上記記憶素子
は、第１導電型の半導体基板と、上記半導体基板の表面
に形成された第２導電型の第１および第２の拡散領域
と、上記第１と第２の拡散領域間の上記半導体基板上に
形成された第１の絶縁膜と、上記第１の絶縁膜上に形成
された上記電荷蓄積層としての誘電体膜と、上記誘電体
膜上に形成された第２の絶縁膜と、上記第２の絶縁膜上
に形成されたコントロールゲートとを有し、書き込みま
たは消去時に上記基板が所定の電位に保持され、上記書
き込みまたは消去信号は、上記コントロールゲートに印
加される。

【００１７】さらに、本発明では、上記書き込みまたは
消去信号は、複数のパルス信号からなり、上記制御手段
はこれらのパルス信号により上記絶縁膜に生じた電界強
度の最大レベルをほぼ同じく保持させ、或いは順次大き
く設定する。

【００１８】本発明によれば、フローティングゲート型
または強誘電体不揮発性半導体記憶装置において、書き
込みまたは消去時にメモリセルに印加するパルス信号が
電荷蓄積層と基板間の絶縁膜にかかる電界が所定の初期
値から徐々に最大値に達するように制御され、例えば、
パルス信号の立ち上がりが初期値から最大値までに緩や
かに上昇するように波形が制御される。これにより、パ
ルス印加初期にゲート絶縁膜としての第１絶縁膜にかか
る電界が低減され、ゲート絶縁膜のストレスが緩和され
る。

【００１９】この結果、不揮発性半導体記憶装置におい
て、書き込みまたは消去に伴う電荷の通過による絶縁膜
の劣化が抑えられ、データ保持特性および読み出しディ
スターブの改善ができ、絶縁膜の薄膜化が可能となり、
書き込み消去可能回数の向上が図れる。

【００２０】

【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置の第１の実施形態を示す回路図であり、書き
込みまたは消去パルスを発生し、メモリセルに印加する
制御回路の構成を示すブロック図である。

【００２１】図示のように、本実施形態の制御回路は、
昇圧回路１０、三角波発生回路２０、チョッパ回路３０
およびデコーダ４０により構成されている。昇圧回路１
０は、電源電圧Ｖ_DDと異なるレベルの電圧Ｓ１０を発生
し、三角波発生回路２０に供給する。例えば、電源電圧
Ｖ_DDは３Ｖの場合、昇圧回路１０により、１２Ｖの高電
圧Ｓ１０を発生し、これを動作電源電圧として三角波発
生回路２０に供給する。電源電圧の低電圧化の場合に書
き込みおよび消去動作を確保するために、電源電圧より
高いレベルの電圧でパルス信号を発生する必要があり、
昇圧回路１０が必要となる。

【００２２】三角波発生回路２０は、昇圧回路１０から
の高電圧Ｓ１０を動作電源電圧として、三角波を発生
し、チョッパ回路３０に供給する。チョッパ回路３０
は、所定のタイミングで三角波の一部分を切り出し、図
示の横型台形波Ｓ３０を発生し、デコーダ４０に供給す
る。

【００２３】デコーダ４０は、例えば、図示しないアド
レスバスからアドレス信号ＡＤＲを受けて、ワード線Ｗ
Ｌ１，ＷＬ２，…，ＷＬｎからアドレス信号ＡＤＲによ
り指定されたワード線を選択して、それに横型台形波Ｓ
３０を印加する。横型台形波Ｓ３０は、選択されたワー
ド線を介して選択メモリセルに印加されるので、選択さ
れたメモリセルに対して所定の書き込みまたは消去が行
われる。

【００２４】図２は三角波発生回路２０の一構成例を示
す回路図である。図示のように、本例の三角波発生回路
は、シュミット回路からなる方形波発生部２２と積分回
路からなる三角波発生部２４とにより構成されている。

【００２５】方形波発生部２２は、オペアンプＡＭＰ
１、抵抗素子Ｒ１，Ｒ２，Ｒ３および可変抵抗素子ＶＲ
１とにより構成されている。オペアンプＡＭＰ１の反転
入力端子“−”は接地され、非反転入力端子“＋”はノ
ードＮＤ１に接続されている。抵抗素子Ｒ３はオペアン
プＡＭＰ１の出力端子とノードＮＤ２との間に接続さ
れ、抵抗素子Ｒ１と可変抵抗素子ＶＲ１がノードＮＤ１
とノードＮＤ２との間に直列に接続されている。抵抗素
子Ｒ２は、ノードＮＤ１とノードＮＤ５の間に接続され
ている。なお、ノードＮＤ５は、三角波発生部２４の出
力端子である。

【００２６】このように、方形波発生部２２は、シュミ
ット回路により構成され、オペアンプＡＭＰ１の出力信
号は抵抗素子Ｒ３、および可変抵抗素子ＶＲ１、抵抗素
子Ｒ１を介して非反転入力端子“＋”に帰還され、正帰
還ロープを構成されている。また、ノードＮＤ２とノー
ドＮＤ５間の電圧差が可変抵抗素子ＶＲ１、抵抗素子Ｒ
１および抵抗素子Ｒ２により分圧され、分圧電圧がノー
ドＮＤ１に帰還される。

【００２７】ノードＮＤ２は方形波発生部２２の出力端
子Ｔ₁ に接続され、出力端子Ｔ₁ と接地電位ＧＮＤとの
間にツェナーダイオードＤＺ１，ＤＺ２が接続されてい
る。このため、ノードＮＤ２の電圧はツェナーダイオー
ドＤＺ１，ＤＺ２によりクランプされる。

【００２８】三角波発生部２４は、オペアンプＡＭＰ
２、可変抵抗素子ＶＲ２、ダイオードＤ１、抵抗素子Ｒ
４，Ｒ５およびキャパシタＣ１により構成されている。
可変抵抗素子ＶＲ２はノードＮＤ２とノードＮＤ３との
間に接続され、抵抗素子Ｒ４はノードＮＤ３とノードＮ
Ｄ４との間に接続されている。直列に接続されている抵
抗素子Ｒ５、ダイオードＤ１は抵抗素子Ｒ４と並列に接
続されている。

【００２９】オペアンプＡＭＰ２の反転入力端子“−”
は、ノードＮＤ４に接続され、非反転入力端子“＋”
は、接地されている。オペアンプＡＭＰ２の出力端子は
ノードＮＤ５に接続され、さらにノードＮＤ５は三角波
発生回路２０の出力端子Ｔ₂ に接続されている。キャパ
シタＣ１は、ノードＮＤ４とノードＮＤ５との間に接続
されている。

【００３０】ノードＮＤ２とノードＮＤ５との電圧差
は、可変抵抗素子ＶＲ１、抵抗素子Ｒ１および抵抗素子
Ｒ２により分圧され、ノードＮＤ１に生じた分圧電圧は
オペアンプＡＭＰ１の非反転入力端子“＋”に入力さ
れ、接地電位ＧＮＤと比較される。ノードＮＤ１の電圧
が接地電位ＧＮＤより高いとき、ノードＮＤ２は正の電
圧Ｖ１が出力され、逆にノードＮＤ１の電圧が接地電位
ＧＮＤより低いとき、ノードＮＤ２は負の電圧Ｖ２に保
持される。

【００３１】ノードＮＤ２の電圧は可変抵抗素子ＶＲ２
などを介してノードＮＤ４に入力され、オペアンプＡＭ
Ｐ２の反転入力端子“−”に入力され、接地電位ＧＮＤ
と比較される。ノードＮＤ４の電圧が接地電位ＧＮＤよ
り低いとき、オペアンプＡＭＰ２の出力端子ノードＮＤ
５の電圧が上昇し、逆にノードＮＤ４の電圧が接地電位
ＧＮＤより高いとき、ノードＮＤ５の電圧が降下する。

【００３２】このため、図示のように、方形波発生部２
２の出力端子Ｔ₁ から方形波が出力され、三角波発生部
２４の出力端子Ｔ₂ から三角波が出力される。ここで、
三角波の片方のピーク電圧をＶｐとすると、Ｖｐは次式
により与えられる。

【００３３】

【数１】 Ｖｐ＝ｒ２・Ｖ１／（ｒ１＋ｖｒ１） …（１） なお、式（１）において、ｒ１，ｒ２およびｖｒ１はそ
れぞれ抵抗素子Ｒ１，Ｒ２および可変抵抗素子ＶＲ１の
抵抗値である。式（１）により、可変抵抗素子ＶＲ１の
抵抗値ｖｒ１を調整することにより、三角波の振幅を制
御することができる。

【００３４】また、ノードＮＤ２の電圧は、可変抵抗素
子ＶＲ２を介してキャパシタＣ１を充電するので、三角
波の周期は、可変抵抗素子ＶＲ２の抵抗値を調整するこ
とによって制御できる。

【００３５】さらに、三角波の立ち上がり時間Ｔｒと立
ち下がり時間Ｔｆの関係は、キャパシタＣ１の充放電時
の抵抗値の比により決まる。三角波の立ち上がりにおい
て、キャパシタＣ１は抵抗素子Ｒ４と可変抵抗素子ＶＲ
２を介して放電し、放電経路の抵抗値は（ｖｒ２＋ｒ
４）である。三角波の立ち下がりにおいて、キャパシタ
Ｃ１は可変抵抗素子ＶＲ２、並列に接続されている抵抗
素子Ｒ４，Ｒ５を介して充電し、充電経路の抵抗値は
（ｖｒ２＋ｒ４・ｒ５／（ｒ４＋ｒ５））である。ここ
で、ｖｒ２，ｒ４およびｒ５はそれぞれ可変抵抗素子Ｖ
Ｒ２、抵抗素子Ｒ４，Ｒ５の抵抗値である。

【００３６】このため、三角波の立ち上がりと立ち下が
りの時間Ｔｒ，Ｔｆの比は、次式により求まる。

【数２】 Ｔｒ／Ｔｆ＝（vr2 ＋r4）／（vr2 ＋r4・r5／（r4＋r5）） …（２）

【００３７】なお、図２に示す三角波発生回路２０によ
り発生した三角波は、正と負の間にレベルが変化する三
角波であるが、三角波発生部２４のオペアンプＡＭＰ２
の非反転入力端子“＋”に接地電位ＧＮＤの代わりに、
正のオフセット電圧を印加することにより、正電圧のみ
でレベルが変化する三角波を発生することができる。

【００３８】上述のように、昇圧回路１０により生成し
た高電圧Ｓ１０を動作電源電圧として、三角波発生回路
２０により三角波Ｓ２０が発生され、チョッパ回路３０
に供給される。チョッパ回路３０により三角波の所定の
部分が取り出され、横型台形波Ｓ３０が発生されデコー
ダ４０に入力される。デコーダ４０により入力したアド
レス信号ＡＤＲに応じて選択したワード線にチョッパ回
路３０からの横型台形波Ｓ３０が印加され、選択メモリ
セルに印加される。

【００３９】即ち、選択メモリセルに印加されている書
き込みパルス信号の波形は、図３（ａ）に示すようにな
る。このパルス信号は立ち上がりから、所定の電圧から
徐々に上昇し、最後に最大レベルに達する。

【００４０】ここで、フローティングゲート型不揮発性
メモリセルの等価回路を図４に示すものとする。図４に
おいてＣＧはコントロールゲート、ＦＧはフローティン
グゲート、ＳＵＢは基板をそれぞれ示している。即ち、
フローティングゲート型メモリセルは、等価的にコント
ロールゲートＣＧとフローティングゲートＦＧ間にキャ
パシタＣｏｎｏが接続され、フローティングゲートＣＧ
と基板ＳＵＢ間にキャパシタＣｔｏｘが接続されている
回路になる。

【００４１】フローティングゲートＦＧの電荷をＱと
し、さらにコントロールゲートＣＧ、フローティングゲ
ートＦＧおよび基板ＳＵＢの電位をそれぞれＶｃｇ，Ｖ
ｆｇ，Ｖｓとすると、電荷Ｑは次式により求まる。

【００４２】

【数３】 Ｑ＝ -Cono(Vcg - Vfg) + Ctox(Vfg - Vs) ＝(Cono + Ctox) Vfg - Cono Vcg …（３） なお、ここで、基板ＳＵＢの電位Ｖｓは０とする。

【００４３】式（３）を時間に対して微分すると、次式
が得られる。

【数４】 ｄＱ／ｄｔ＝(Cono + Ctox) d(Vfg)/dt - Cono d(Vcg)/dt …（４）

【００４４】ゲート絶縁膜にかかる電界Ｅｆは次式によ
り求まる。

【数５】 Ｅｆ＝Ｖｆｇ／Ｔｔｏｘ …（５） ここで、Ｔｔｏｘはゲート絶縁膜の膜厚を表す。

【００４５】ゲート絶縁膜にかかる電界Ｅｆを一定にす
る、即ち、（Ｖｆｇ／Ｔｔｏｘ＝定数）とするために、
フローティングゲート電位Ｖｆｇが次式を満たす必要が
ある。

【数６】 ｄ（Ｖｆｇ）／ｄｔ＝０ …（６）

【００４６】また、ゲート絶縁膜に流れる電流ＩがＦＮ
電流のため、次式によりその電流値が求まる。

【数７】 Ｉ＝dQ/dt=Jfn=q2E2/8πh φ・exp[-4 2^1/2m(qφ)3/2／3qhE ] …（７）

【００４７】式（３）により、ｄＱ／ｄｔが定数であ
る。このため、式（４）により、（Ｃｏｎｏ・ｄ（Ｖｃ
ｇ）／ｄｔ＝定数）となる。即ち、コントロールゲート
の電位Ｖｃｇは、次式により表すことができる。

【００４８】

【数８】 Ｖｃｇ＝Ｖ₀ ＋Ｖ₁ ｔ …（８）

【００４９】式（８）を満たす電圧Ｖｃｇの一例とし
て、図３（ａ）に示す横型台形波がある。このような横
型台形波がコントロールゲートＣＧに印加された場合
に、ゲート絶縁膜にかかる電界は、同図（ｂ）に示すよ
うに、パルスの印加期間中に一定に保持されている。

【００５０】さらに、パルス印加時のゲート絶縁膜のス
トレスを緩和させるために、図５（ａ）に示すような立
ち上がりエッジを鈍らせたパルス波形の信号をコントロ
ールゲートＣＧに印加する。図示のように、パルス信号
の立ち上がりエッジは、緩やかに上昇し、徐々に最大値
に達する。

【００５１】このようなパルス信号は、図３（ａ）に示
す横型台形波をキャパシタＣと抵抗素子Ｒにより構成さ
れた回路により変形させることにより、発生することが
できる。ここで、図５（ａ）のパルス波形をＣＲ波と呼
ぶ。このようなＣＲ波をコントロールゲートＣＧに印加
した場合に、ゲート絶縁膜にかかる電界は、同図（ｂ）
に示すようになる。即ち、パルス印加開始後に電界が小
さく、パルスのレベルの上昇に伴い電界の徐々に増加
し、最後に最大値に達する。

【００５２】このように、ＣＲ波を書き込みまたは読み
出しパルスとしてメモリセルのコントロールゲートに印
加した場合に、ゲート絶縁膜にかかる電界は、パルスの
前半に低く、後半になるに従って大きくなるので、酸化
膜に対するストレスは横型台形波を印加するときよりさ
らに低減できる。

【００５３】以上説明したように、本実施形態によれ
ば、三角波の一部分を所定のタイミングで切り出し、立
ち上がりエッジから徐々に最大レベルに達する横型台形
波を発生し、書き込みまたは消去パルスとして不揮発性
メモリセルに印加し、さらに、横型台形波をキャパシタ
と抵抗素子により構成された回路で変形させ、立ち上が
りが緩やかに上昇するパルス信号を発生し、書き込みま
たは消去パルスとして不揮発性メモリセルに印加するこ
とによって、書き込みまたは消去時のゲート絶縁膜にか
かる電界が一定または徐々に最大値に達するように制御
でき、ゲート絶縁膜のストレスを低減できる。

【００５４】なお、以上の説明においては、横型台形波
を発生するための回路として、昇圧回路１０、三角波発
生回路２０およびチョッパ回路３０により構成された回
路を例として説明したが、本発明はこれに限定されるも
のではなく、横型台形波を発生できる他の回路を用いて
もよい。

【００５５】また、以上の説明はフローティングゲート
型不揮発性メモリの書き込みについて行ったものである
が、これに限定することなく、消去時にメモリセルに印
加される消去パルスも横型台形波またはＣＲ波を用いる
ことができる。ただし、消去はコントロールゲートを一
定の電圧レベルに保持した上で、消去パルスを基板に印
加するか、あるいは基板を一定の電位に保持し、負の消
去パルスをコントロールゲートに印加するなどの方法で
行われる。

【００５６】さらに、フローティングゲート型不揮発性
半導体記憶装置以外に、他の不揮発性半導体記憶装置、
例えば、強誘電体半導体記憶装置、ナノクリスタル型半
導体記憶装置にも本発明の原理を適用できることはいう
までもない。例えば、図６に示すようなＭＦＳＦＥＴ型
強誘電体メモリセルにおいて、書き込みまたは消去時
に、コントロールゲート７に横型台形波またはその変形
であるＣＲ波を印加し、電荷蓄積層である強誘電体膜８
に分極反転を行わせることにより、ソース拡散抵抗領域
２とドレイン拡散層３の間の電流を制御し、メモリ機能
を発現させる。

【００５７】また、図７に示すように一つのトランジス
タと一つの強誘電体キャパシタにより構成された、いわ
ゆる１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）メモ
リセルにおいて、書き込みまたは消去時に、プレートＰ
Ｌに横型台形波またはＣＲ波を印加することにより、強
誘電体にかかる電界は、パルスの印加初期において最も
低く、パルスの印加に伴い徐々に最大値に達していくも
のとなるので、強誘電体に対するストレスを低減でき、
メモリセルのデータ保持特性および劣化特性の改善が図
れ、読み出し可能回数の向上を実現できる。

【００５８】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、書き込みまたは消去特性を維
持しながら、ゲート絶縁膜にかかる電界を緩和でき、電
荷が通過する膜に対する劣化が抑制できる利点がある。
さらに、本発明によれば、メモリセルのデータ保持特性
および読み出しディスターブを改善でき、さらなる絶縁
膜の薄膜化を実現でき、書き込み消去可能回数の向上が
図れる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。

【図２】三角波発生回路の一構成例を示す回路図であ
る。

【図３】横型台形波およびそれにより発生した電界を示
す波形図である。

【図４】フローティングゲート型不揮発性メモリセルの
等価回路である。

【図５】ＣＲ波およびそれにより発生した電界を示す波
形図である。

【図６】ＭＦＳＦＥＴ型強誘電体メモリセルの構成を示
す簡略断面図である。

【図７】１Ｔｒ／１Ｃ型強誘電体メモリセルからなる不
揮発性メモリ装置の回路図である。

【図８】フローティングゲート型不揮発性メモリセルの
構成を示す簡略断面図である。

【図９】書き込みパルスおよび消去パルスを示す波形図
である。

【図１０】ＩＳＰＰ方式の書き込みパルスおよびそれに
より発生した電界を示すの波形図である。

【符号の説明】

１…基板、２…ソース拡散層、３…ドレイン拡散層、４
…ゲート絶縁膜、５…フローティングゲート、６…層間
絶縁膜、７…コントロールゲート、１０…昇圧回路、２
０…三角波発生回路、３０…チョッパ回路、４０…デコ
ーダ、２２…方形波発生部、２４…三角波発生部、Ｒ
１，Ｒ２，Ｒ３，Ｒ４，Ｒ５…抵抗素子、ＶＲ１，ＶＲ
２…可変抵抗素子、Ｄ１…ダイオード、ＤＺ１，ＤＺ２
…ツェナーダイオード、ＡＭＰ１，ＡＭＰ２…オペアン
プ、Ｃ１…キャパシタ、ＮＤ１，ＮＤ２，…，ＮＤ５…
ノード、ＣＧ…コントロールゲート、ＦＧ…フローティ
ングゲート、ＳＵＢ…基板、Ｃｏｎｏ…コントロールゲ
ート−フローティングゲート間容量、Ｃｔｏｘ…フロー
ティングゲート−基板間容量、ＧＮＤ…接地電位。

Claims (11)

【特許請求の範囲】
1. 【請求項１】少なくとも一つのパルスからなる書き込み
   または消去信号を印加し、電荷蓄積層に対して電荷の授
   受を行うことにより、しきい値電圧を制御し、しきい値
   電圧に応じた情報を保持する記憶素子を有する不揮発性
   半導体記憶装置であって、 上記書き込みまたは消去信号印加時に上記電荷蓄積層と
   基板間の絶縁膜にかかる電界が所定の初期値から徐々に
   最大値に達するよう、上記パルス信号を制御する制御手
   段を有する不揮発性半導体記憶装置。
2. 【請求項２】上記記憶素子は、第１導電型の半導体基板
   と、 上記半導体基板の表面に形成された第２導電型の第１お
   よび第２の拡散領域と、 上記第１と第２の拡散領域間の上記半導体基板上に形成
   された第１の絶縁膜と、 上記第１の絶縁膜上に形成された上記電荷蓄積層として
   のフローティングゲートと、 上記フローティングゲート上に形成された第２の絶縁膜
   と、 上記第２の絶縁膜上に形成されたコントロールゲートと
   を有し、 書き込みまたは消去時に上記基板が所定の電位に保持さ
   れ、上記書き込みまたは消去信号は、上記コントロール
   ゲートに印加される請求項１記載の不揮発性半導体記憶
   装置。
3. 【請求項３】上記第１の絶縁膜は、酸化膜により構成さ
   れている請求項２記載の不揮発性半導体記憶装置。
4. 【請求項４】上記第１の絶縁膜は、酸化膜と窒化膜を順
   次成膜して形成されている請求項２記載の不揮発性半導
   体記憶装置。
5. 【請求項５】上記第１の絶縁膜は、第１の酸化膜、窒化
   膜、第２の酸化膜が順次成膜して形成されている請求項
   ２記載の不揮発性半導体記憶装置。
6. 【請求項６】上記第２の絶縁膜は、酸化膜により構成さ
   れている請求項２記載の不揮発性半導体記憶装置。
7. 【請求項７】上記第２の絶縁膜は、酸化膜と窒化膜を順
   次成膜して形成されている請求項２記載の不揮発性半導
   体記憶装置。
8. 【請求項８】上記第２の絶縁膜は、第１の酸化膜、窒化
   膜、第２の酸化膜が順次成膜して形成されている請求項
   ２記載の不揮発性半導体記憶装置。
9. 【請求項９】上記記憶素子は、第１導電型の半導体基板
   と、 上記半導体基板の表面に形成された第２導電型の第１お
   よび第２の拡散領域と、 上記第１と第２の拡散領域間の上記半導体基板上に形成
   された第１の絶縁膜と、 上記第１の絶縁膜上に形成された上記電荷蓄積層として
   の誘電体膜と、 上記誘電体膜上に形成された第２の絶縁膜と、 上記第２の絶縁膜上に形成されたコントロールゲートと
   を有し、 書き込みまたは消去時に上記基板が所定の電位に保持さ
   れ、上記書き込みまたは消去信号は、上記コントロール
   ゲートに印加される請求項１記載の不揮発性半導体記憶
   装置。
10. 【請求項１０】上記書き込みまたは消去信号は、複数の
    パルス信号からなり、上記制御手段はこれらのパルス信
    号により上記絶縁膜に生じた電界強度の最大レベルをほ
    ぼ同じく保持させる請求項１記載の不揮発性半導体記憶
    装置。
11. 【請求項１１】上記書き込みまたは消去信号は、複数の
    パルス信号からなり、上記制御手段はこれらのパルス信
    号により上記絶縁膜に生じた電界強度の最大レベルを順
    次大きく設定する請求項１記載の不揮発性半導体記憶装
    置。