JP3370563B2 - 不揮発性半導体記憶装置の駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的に書き換
えが可能なフラッシュメモリ等の不揮発性半導体記憶装
置の駆動方法に関する。

【０００２】

【従来の技術】従来より、不揮発性半導体記憶装置とし
て、高集積化が可能なことから、多くの種類のメモリセ
ル構造や駆動方式のフラッシュメモリの開発が進められ
ている。このフラッシュメモリは、書き込み／消去の駆
動方法の違いにより次の２つのものに大別される。

【０００３】 (１) 書き込みにＣＨＥ(チャネルホットエレクトロン)
を用いると共に、消去にＦＮ(ファウラーノルドハイム)
を用いる方法 (２) 書き込み／消去ともＦＮ(ファウラーノルドハイ
ム)を用いる方法 上記(１)の方法はフラッシュメモリにおいて、最も一般
的な方法であり、特にＥＴＯＸ(ＥＥＰＲＯＭ・ウィズ
・トンネルオキサイド)型フラッシュメモリが代表的な
ものである。このＥＴＯＸ型フラッシュメモリのメモリ
セル構造(１トランジスタ型)を図１６に示している。上
記フラッシュメモリは、半導体基板５１上に形成された
ソース５２,ドレイン５３,フローティングゲート５５,
コントロールゲート５７およびソース５２とドレイン５
３との間のチャネル領域で構成されている。また、上記
コントロールゲート５７とフローティングゲート５５と
の間に層間絶縁膜５６を設けると共に、フローティング
ゲート５５とチャネル領域との間にトンネル酸化膜５４
を設けている。上記ソース５２と半導体基板５１との間
にｎ^-領域５８を形成する一方、ドレイン５３と半導体
基板１との間にｐ⁺領域５９を形成している。上記ＥＴ
ＯＸ型フラッシュメモリは、基本的に高電圧が印加可能
なように、ＤＤＤ(ダブル・ドープ・ドレイン)構造とな
っている。一方、ドレイン５３側は、書き込み時、ｐ⁺
領域５９によってドレイン５３近傍でホットエレクトロ
ンの発生効率が高くなる。すなわち、このＥＴＯＸ型フ
ラッシュメモリの構造は、非対称構造となっていること
が特長である。

【０００４】表１に上記ＥＴＯＸ型フラッシュメモリの
メモリセルの印加電圧条件を示している。

【表１】 上記ＥＴＯＸ型フラッシュメモリの書き込みは、表１に
示す印加電圧条件を用いて、ドレイン５２付近でチャネ
ルホットエレクトロンを発生させて、フローティングゲ
ート５５に電子が注入される。一方、消去は、ソース５
２とフローティングゲート５５との重なり部分で高電界
を発生させて、ＦＮトンネル現象によりフローティング
ゲート５５から電子を引き抜く。

【０００５】図１７は上記ＥＴＯＸ型フラッシュメモリ
のエンデュランス特性を示しており、消去／書き込みを
繰り返すに従ってエンデュランス特性が劣化する。つま
り、消去／書き込み回数が１０³回を越えると、高いし
きい値の状態(書き込み状態)のしきい値電圧Ｖthが徐々
に低くなる一方、低いしきい値の状態(消去状態)のしき
い値電圧Ｖthが徐々に高くなるのである。これは、消去
／書き込みを繰り返している間に電子またはホール(正
孔)がトンネル酸化膜６４中にトラップされるためであ
る。

【０００６】図１８は上記ＥＴＯＸ型フラッシュメモリ
のＮＯＲ型構成のメモリセルアレイを示している。上記
ＥＴＯＸ型フラッシュメモリのしきい値電圧Ｖthの分布
は、図１９に示すように、消去状態(データが“１”)
は、しきい値電圧Ｖthの低い状態であり、書き込み状態
は、しきい値電圧Ｖthの高い状態である。

【０００７】まず、書き込みシーケンスの場合、図２０
(A)〜(C)に示すように、書き込むべきメモリセルが存在
するワード線ＷＬに正の高電圧Ｖpp(例えば＋１２Ｖ)を
印加する(図２０(A))。このとき、データ“０”を書き
込む場合は、ビット線ＢＬに正の高電圧Ｖpd(例えば＋
６Ｖ)を印加し(図２０(B))、共通ソース線ＣＳＬにＶss
(例えば０Ｖ)を印加して(図２０(C))、非常にエネルギ
ーの高い電子つまりチャネルホットエレクトロン(ＣＨ
Ｅ)を発生させる。このエネルギーの高い電子をフロー
ティングゲートに注入すると、しきい値電圧Ｖthは高く
なる。この書き込みシーケンスでは、チャネル領域に大
電流(０.５ｍＡ／セル)が流れることから、１度に書き
込みを行えるメモリセル数は１６個程度である。

【０００８】なお、後述する書き込み／消去にＦＮ(フ
ァウラーノルドハイム)動作するフラッシュメモリで
は、書き込みに用いられる電流は、１０nＡ以下／セル
であり、通常１Ｋビット以上のメモリセルを同時に書き
込むことが可能である。このとき、データ“０”を書き
込む場合は、ビット線には、Ｖss(例えば０Ｖ)を印加す
るので、チャネルホットエレクトロンは発生せず、しき
い値電圧Ｖthを低い状態に保つ。

【０００９】一方、消去シーケンスの場合、図２１に示
すように、共通ソース線ＣＳＬに正の高電圧Ｖps(例え
ば５Ｖ)を印加し(図２１(C))、次に、ワード線ＷＬに負
電圧Ｖnn(例えば−１０Ｖ)を印加する(図２１(A))。こ
のとき、上記ビット線ＢＬに電圧Ｖss(例えば０Ｖ)を印
加する。これによって、全てのメモリセルＭ00〜Ｍnm
は、ソースとフローティングゲートが重なった部分で高
電界が発生し、フローティングゲートからソースに電子
が引き抜かれて、しきい値電圧が低下する。

【００１０】また、上記(２)の方法では、メモリセルア
レイの構成の違いにより代表的なものとして以下の５つ
が挙げられる。

【００１１】 (ａ) ＡＮＤ型フラッシュメモリ (ｂ) ＤＩ(Divided bit line)ＮＯＲ型フラッシュメモ
リ (ｃ) ＡＣＥＥ(Advanced Contactless ＥＥＰＲＯＭ)
型フラッシュメモリ (ｄ) selectゲート付ＦＮ-ＦＮ型フラッシュメモリ (ｅ) ＮＡＮＤ型フラッシュメモリ 以下、(ａ)〜(ｅ)について順に説明する。

【００１２】(ａ) ＡＮＤ型フラッシュメモリ ＡＮＤ型フラッシュメモリは、電子情報通信学会、信学
技報、ＩＣＤ９３-１２８、ｐ３７(１９９３)で報告さ
れている。また、特開平６−７７４３７号公報でも同様
な技術が示されている。このＡＮＤ型フラッシュメモリ
のメモリセルの基本構造は、図１６に示すメモリセルと
同一であり、図１６を援用する。

【００１３】表２に上記ＡＮＤ型メモリセルの印加電圧
条件を示している。

【表２】 上記ＡＮＤ型メモリセルの書き込みは、表２の印加電圧
条件に示すように、ドレイン５３とフローティングゲー
ト５５が重なった部分で高電界を発生させて、フローテ
ィングゲート５５からドレイン５３側に電子を引き抜
く。一方、消去は、ソース５２,ドレイン５３間のチャ
ネル領域に電子が誘起され、そのチャネル領域とフロー
ティングゲート５５間で高電界が発生して、電子がトン
ネル酸化膜５４を介してフローティングゲート５５に注
入される。

【００１４】(ｂ) ＤＩＮＯＲ型フラッシュメモリ ＤＩＮＯＲ型フラッシュメモリは、ＩＥＥＥ Journal o
f Solid-State-Circuits Ｖol９．Ｎo．４，ｐ４５４
(１９９４)で報告されている。このＤＩＮＯＲ型フラッ
シュメモリのメモリセルの基本構造も図１６に示すもの
と同一であり、図１６を援用する。

【００１５】表３に上記ＤＩＮＯＲ型フラッシュメモリ
の印加電圧条件を示している。

【表３】 上記ＤＩＮＯＲ型フラッシュメモリの書き込みは、表３
の印加電圧条件に示すように、ドレイン５３とフローテ
ィングゲート５４との重なり部分で高電界を発生させ、
電子をドレイン５３側へ引き抜く。一方、消去は、半導
体基板５１とソース５２からフローティングゲート５５
にトンネル酸化膜５４を介して電子が注入される。

【００１６】図２２は(ａ)のＡＮＤ型フラッシュメモリ
と(ｂ)のＤＩＮＯＲ型フラッシュメモリのエンデュラン
ス特性を示している。このＡＮＤ型フラッシュメモリと
ＤＩＮＯＲ型フラッシュメモリの場合も、ＥＴＯＸ型フ
ラッシュメモリと同様に、消去／書き込みを繰り返すこ
とにより、消去／書き込み特性の両方が劣化する。

【００１７】このようなエンデュランス特性の劣化を防
ぐ方法が報告されている(ＩＥＩＣＥ ＴＲＡＮＳ．Ｅ
ＬＥＣＴＲＯＮ．ＶＯＬ．Ｅ７９−Ｃ，ｐ８３２，１９
９６)。この報告では、図１６に示すコントロールゲー
ト５７側の方の電圧が低い場合に生じる電界を負電界、
コントロールゲート５７側の電圧が高い場合に生じる電
界を正電界とし、フローティングゲート５５の電子を放
出させて、メモリセルのしきい値電圧を下げる場合、半
導体基板５１で発生するホールがトンネル酸化膜５４中
でトラップされることが示されている。このトラップさ
れたホールがメモリセルのエンデュランス特性に大きく
影響を与えていることが良く知られている。

【００１８】図２３は、フローティングゲートから電子
を放出させるために負の電界をかけた後に正の電界をか
けることによって、改善されたエンデュランス特性を示
している。これは、負の電界を印加することによって、
トンネル酸化膜５４内にトラップされたホールを、正の
電界をかけることによって電気的に中和するためである
と考えられる。次に説明する(c)〜(e)では、電子の注入
／放出を同一のトンネル領域で行うことによって、エン
デュランス特性を改善している。

【００１９】(ｃ) ＡＣＥＥ型フラッシュメモリ ＡＣＥＥ型フラッシュメモリは、トンネル酸化膜の同一
領域を用いて書き込み／消去を行う(ＩＥＥＥ ＪＯＵ
ＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵ
ＩＴＳ ＶＯＬＳＣ２６，ｐ４８４，１９９１)。

【００２０】図２４は上記ＡＣＥＥ型フラッシュメモリ
のメモリセルの基本構造を示しており、このメモリセル
は、半導体基板７１上に形成されたソース７２,ドレイ
ン７３,トンネル酸化膜７４,酸化膜７５,ゲート酸化膜
７６,フローティングゲート７７,層間絶縁膜７８および
コントロールゲート７９で構成されている。上記トンネ
ル酸化膜７４とゲート酸化膜７６は、酸化膜７５により
絶縁されており、トンネル酸化膜７４を介してフローテ
ィングゲート７７に電子が注入される一方、フローティ
ングゲート７７からトンネル酸化膜７４を介して電子を
引き抜く。

【００２１】表４は上記ＡＣＥＥ型フラッシュメモリの
メモリセルの各モードの印加電圧条件を示している。

【表４】 上記ＡＣＥＥ型フラッシュメモリの書き込みは、コント
ロールゲート７９を＋１８Ｖ、ドレイン７３,ソース７
２を０Ｖとし、ソース７２上のトンネル酸化膜７４を介
して電子をフローティングゲート７７に注入する。一
方、消去は、ソース７２を＋５Ｖとし、コントロールゲ
ート７９を−１１Ｖにし、トンネル酸化膜７４を介して
電子を引き抜く。

【００２２】このように、上記ＡＣＥＥ型フラッシュメ
モリでは、電子の注入／引き抜きをソース７２上の同一
のトンネル酸化膜７４を介して行う。図２５は、このＡ
ＣＥＥ型フラッシュメモリのメモリセルのエンデュラン
ス特性を示しており、消去／書き込みサイクルを１０⁴
回繰り返した後までは、書き込みおよび消去特性にあま
り変化はなく、特性は明らかに改善されている。

【００２３】 (ｄ) selectゲート付ＦＮ-ＦＮフラッシュメモリ selectゲート付ＦＮ-ＦＮフラッシュメモリは、特開平
６−１２０５１５号公報に述べられている。図２６は上
記selectゲート付ＦＮ-ＦＮフラッシュメモリのメモリ
セルの基本構造を示しており、このメモリセルは、半導
体基板８１上に形成されたソース８２,ドレイン８３,ト
ンネル酸化膜８４,フローティングゲート８５,層間絶縁
膜８６,コントロールゲート８７およびセレクトゲート
８８で構成されている。

【００２４】表５は上記selectゲート付ＦＮ-ＦＮフラ
ッシュメモリの各モードの印加電圧条件を示している。

【表５】 上記selectゲート付ＦＮ-ＦＮフラッシュメモリの書き
込みの場合、フローティングゲート８５下のチャネル領
域が誘起され、フローティングゲート８５-チャネル領
域間で高電界が発生し、フローティングゲート８５に電
子が注入される。一方、消去は、フローティングゲート
８５-半導体基板８１間で高電界が発生し、電子がフロ
ーティングゲート８５から抜き取られる(ホール注入)。

【００２５】上記selectゲート付ＦＮ-ＦＮフラッシュ
メモリでは、電子注入／電子引き抜き(ホール注入)は、
同一領域のトンネル酸化膜８４(チャネル領域-フローテ
ィングゲート８５間)を介して行なわれるので、図２６
に示すように、比較的よいエンデュランス特性が得られ
る。

【００２６】(ｅ) ＮＡＮＤ型フラッシュメモリ ＮＡＮＤ型フラッシュメモリは、ＦＮ-ＦＮフラッシュ
メモリの中で最も一般的なものである。この方法では、
書き込み／消去にチャネル領域-フローティングゲート
間のトンネル酸化膜を用いている。図２８はこのＮＡＮ
Ｄ型フラッシュメモリのメモリセルアレイの構成を示し
ており、マトリックス状に配列されたメモリセルＭxyの
同一行のゲートをワード線ＷＬ0〜ＷＬ15により共通に
接続し、メモリセルＭxyの同一列のソースとドレインを
互いに接続している。上記メモリセルＭxyの最上行のド
レインをセレクトトランジスタＳＴを介してビット線Ｂ
Ｌ0〜ＢＬ2047に夫々接続している。一方、上記メモリ
セルＭxyの最下行のソースを共通ソース線ＳＬにより共
通に接続している。

【００２７】表６は各モードの印加電圧条件を示してい
る。

【表６】 上記ＮＡＮＤ型フラッシュメモリの書き込みは、表６の
印加電圧条件に示すように、チャネル領域に電子が誘起
され、フローティングゲート-チャネル領域間に高電界
が発生し、フローティングゲートに電子が注入される。
一方、消去は、半導体基板に高電圧が印加され、チャネ
ル領域による書き込みとは逆極性の高電界が発生し、フ
ローティングゲートから電子を引き抜く。上記ＮＡＮＤ
型フラッシュメモリは、図２９に示すように、比較的よ
いエンデュランス特性が得られる。

【００２８】図３０は上記ＮＡＮＤ型フラッシュメモリ
の書き込み時／消去時のメモリセルの分布を示してい
る。このＮＡＮＤ型フラッシュメモリの読み出しは、読
み出したいメモリセルのワード線に０Ｖを印加し、非選
択メモリセルのワード線に＋５Ｖの電圧を印加する。

【００２９】また、書き込み／消去にＦＮトンネル現象
を用いるフラッシュメモリは、上記(ａ)〜(ｅ)のフラッ
シュメモリ以外に、ウェル層内にソース,ドレインが形
成されたものがある(特開平８−２７９５６６号公報参
照)。図３１は上記ウェル層内にソース,ドレインが形成
されたフラッシュメモリのメモリセルの基本構造を示し
ている。このメモリセルは、半導体基板９１上にｎウェ
ル層９２,ｐウェル層９３を形成し、そのｐウェル層９
３内にソース９４,ドレイン９５を形成し、ｐウェル層
９３,ソース９４およびドレイン９５上にトンネル酸化
膜９６,フローティングゲート９７,層間絶縁膜９８およ
びコントロールゲート９９を形成している。

【００３０】表７は上記ウェル層内にソース,ドレイン
が形成されたフラッシュメモリの各モードの印加電圧条
件を示している。

【表７】 上記ウェル層内にソース,ドレインが形成されたフラッ
シュメモリは、書き込み時、表７の印加電圧条件に示す
ように、ｐウェル層９３を負電圧とすると共に、ドレイ
ン９５に負の電圧を印加する。このウェル層内にソー
ス,ドレインが形成されたフラッシュメモリは、図３に
示すメモリセルアレイの構成と同様の構成で動作可能
で、書き込み時には、データ“０”,“１”によりドレ
インに−３Ｖまたは＋３Ｖの電圧を印加する。上記ドレ
イン９５に−３Ｖを印加すると、ソース９４,ドレイン
９５間のチャネル領域-フローティングゲート間で高電
界が発生し、フローティングゲートに電子が注入され
る。一方、上記ドレインに＋３Ｖを印加すると、電界は
緩和されて、電子はフローティングゲートに注入されな
い。

【００３１】

【発明が解決しようとする課題】これまで述べたＥＴＯ
Ｘ型,ＡＮＤ型,ＤＩＮＯＲ型フラッシュメモリは、書き
込み／消去で電子の通過するトンネル酸化膜の領域が異
なるので、エンデュランス特性の劣化が大きいという問
題がある。さらに、これらのデバイスでは、電子の引き
抜くとき、ドレイン,ソースに高い電圧を印加するた
め、それに従ってトンネリング(Band to Band)電流が流
れて、ホットホールが発生し、このホットホールがトン
ネル酸化膜にトラップされて、エンデュランス特性を劣
化させる原因となる。

【００３２】また、電子の引き抜きの効率を高めるた
め、通常ドレインまたはソースに高い電圧を印加すると
共に、パンチスルーが生じないようにするため、この部
分のレイアウトを大きくして、耐圧を確保しようとする
と、レイアウト面積が大きくなるという問題がある。

【００３３】また、上記ＡＣＥＥ型フラッシュメモリと
selectゲート付ＦＮ-ＦＮフラッシュメモリは、トンネ
ル酸化膜の同一領域を用いるので、エンデュランス特性
は改善される。しかしながら、図２４,図２６に示すメ
モリセルの基本構造から分かるように、１メモリセル当
たりの実効面積が大きく(ＥＴＯＸ型の約１.５倍から３
倍程度)、フラッシュメモリの高集積化の妨げとなる。

【００３４】また、高集積化とエンデュランス特性の面
で優位なＮＡＮＤ型フラッシュメモリは、そのメモリセ
ルアレイの構成から分かるように、ビット線には、読み
出したいメモリセルまで非選択メモリセルのチャネル領
域を介してデータが出力される。したがって、ビット線
につながる抵抗や容量が増大して、アクセス速度を著し
く劣化させ、例えば、ＮＯＲ型フラッシュメモリがアク
セス時間が１００ｎｓ程度であるのに対して、ＮＡＮＤ
型フラッシュメモリでは１０μｓ程度と約１００倍遅
く、アクセス速度を高速にできないという問題がある。
また、ＮＡＮＤフラッシュメモリの動作領域(電子の通
過領域)を詳しく調べると、書き込みはソース,ドレイ
ン,チャネル層から電子が注入され書き込まれる。一
方、消去はソース,ドレインがフローティング状態であ
り、実質的にはチャネル層のみで電子の引き抜きが行わ
れ、消去が行われる。つまり、ドレイン,ソースとフロ
ーティングゲートの間では、電子の注入のみが行われ、
この部分(ソース,ドレイン上の酸化膜)での電子トラッ
プが残留する。これは、１００万回を越えるような多く
の書き換えを行った場合のエンデュランス特性や信頼性
に大きく影響を与えると考えられる。

【００３５】また、上記ウェル層内にソース,ドレイン
が形成されたフラッシュメモリは、書き込み時に負の電
圧をｐウェル層９３に印加するため、ｐウェル層９３に
数Ｍ(１０⁶)単位のメモリセルが形成されるため、ｐウ
ェル層９３に数千pｆの容量が付加されて、信号の立ち
上がりが非常に遅くなり、書き込み時の速度が著しく低
下するという問題がある。さらに、正の電圧と負の電圧
を選択的にビット線に印加するため、ビット線に印加す
る電圧を選択するデータラッチ回路等をトリプルウェル
上に形成する必要があるため、レイアウト面積が増加す
るという問題がある。

【００３６】そこで、この発明の目的は、アクセス速度
の高速化と高集積化が可能で、かつ、消去／書き込みの
エンデュランス特性を向上できる不揮発性半導体記憶装
置の駆動方法を提供することにある。

【００３７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の不揮発性半導体記憶装置の駆動方法は、
半導体基板に所定の間隔をあけて形成されたソース,ド
レインと、上記ソース,ドレインおよび上記ソース,ドレ
イン間のチャネル領域上に形成されたトンネル酸化膜
と、上記トンネル酸化膜上に形成されたフローティング
ゲートと、上記フローティングゲート上に形成された層
間絶縁膜と、上記層間絶縁膜上に形成されたコントロー
ルゲートとを有するフローティングゲート型ＭＯＳトラ
ンジスタからなるメモリセルがマトリックス状に配列さ
れたメモリセルアレイを備えると共に、同一行の上記メ
モリセルの上記コントロールゲートを共通に接続するワ
ード線と、同一列の上記メモリセルの上記ドレインを共
通に接続するローカルビット線と、そのローカルビット
線が第１のＭＯＳトランジスタを介して接続されたメイ
ンビット線と、同一列の上記メモリセルのソースを共通
に接続するローカルソース線と、そのローカルソース線
が第２のＭＯＳトランジスタを介して接続された共通ソ
ース線と、書き込み時に導通状態となって上記ローカル
ビット線と上記ローカルソース線とを接続する第３のＭ
ＯＳトランジスタとを備えた不揮発性半導体記憶装置の
駆動方法であって、書き込み時に上記メモリセルの上記
フローティングゲートに電子を注入する場合、上記メモ
リセルの上記ドレイン,ソースおよび上記チャネル領域
から上記フローティングゲートに上記トンネル酸化膜を
介して電子が注入されるように、上記メインビット線,
上記第１のＭＯＳトランジスタおよび上記ローカルビッ
ト線を介して上記メモリセルの上記ドレインに第１の電
圧を印加すると共に、上記ワード線を介して上記メモリ
セルの上記コンロールゲートに第２の電圧を印加して、
上記ドレイン,ソース間のチャネル領域と上記ソースに
上記第１の電圧を印加する一方、書き込み時に上記メモ
リセルの上記フローティングゲートに電子を注入しない
場合、上記第３のＭＯＳトランジスタを導通状態にする
ことにより上記メモリセルの上記ドレイン,ソース間に
電流が流れないようにし、消去時に上記メモリセルの上
記フローティングゲートから上記チャネル領域に上記ト
ンネル酸化膜を介して電子が放出されるように、上記半
導体基板に第３の電圧を印加し、上記ワード線を介して
上記メモリセルの上記コントロールゲートに上記ワード
線を介して第４の電圧を印加することを特徴としてい
る。

【００３８】上記請求項１の不揮発性半導体記憶装置の
駆動方法によれば、書き込み時に上記メモリセルのフロ
ーティングゲートに電子を注入する場合、上記メインビ
ット線,第１のＭＯＳトランジスタおよびローカルビッ
ト線を介してメモリセルのドレインに第１の電圧を印加
し、上記ワード線を介して上記メモリセルの上記コンロ
ールゲートに第２の電圧を印加して、ドレイン,ソース
間のチャネル領域を誘起させて、ドレイン,ソース間を
チャネル領域で短絡する。そうすると、上記ドレイン,
ソース間のチャネル領域とソースにもドレインを介して
第１の電圧が印加され、メモリセルのドレイン-フロー
ティングゲート間,ソース-フローティングゲート間およ
びチャネル領域-フローティングゲート間に高電界を発
生して、メモリセルのドレイン,ソースおよびチャネル
領域からフローティングゲートにトンネル酸化膜を介し
て電子が注入される。

【００３９】一方、消去時は、上記半導体基板に第３の
電圧を印加し、上記ワード線を介してメモリセルのコン
トロールゲートに第４の電圧を印加して、上述の電子の
注入とは逆極性の高電界をチャネル領域-フローティン
グゲート間に発生させることによって、メモリセルのフ
ローティングゲートからドレイン,ソース間のチャネル
領域にトンネル酸化膜を介して電子が放出される。

【００４０】こうして、上記電子の注入／放出を同一領
域のトンネル酸化膜を介して行い、トンネル酸化膜に正
負の電界をかけることによって、消去／書き込みのエン
デュランス特性の劣化を防ぐ。このような消去／書き込
みの駆動方法をＮＯＲ型フラッシュメモリ等の不揮発性
半導体記憶装置に適用することによって、アクセス速度
の高速化と高集積化が可能で、かつ、消去／書き込みの
エンデュランス特性を向上できる。さらに、書き込み時
に上記メモリセルのフローティングゲートに電子を注入
しない場合、上記第３のＭＯＳトランジスタをオンする
ことによって、ソース,ドレイン間を短絡して、すぐに
ソース,ドレインを同電位にするので、ソース,ドレイン
間に電流が流れることがなく、チャネルホットエレクト
ロンの発生を防いで、エンデュランス特性の劣化を抑え
る。

【００４１】また、請求項２の不揮発性半導体記憶装置
の駆動方法は、請求項１の不揮発性半導体記憶装置の駆
動方法において、上記第１の電圧が基準電位、上記第２
の電圧が正の電圧、上記第３の電圧が正の電圧、上記第
４の電圧が負の電圧であることを特徴としている。

【００４２】上記請求項２の不揮発性半導体記憶装置の
駆動方法によれば、書き込み時に上記メモリセルのフロ
ーティングゲートに電子を注入する場合、上記ソース,
ドレインおよびチャネル領域が基準電位となり、コント
ロールゲートが正の電圧となって、ドレイン-フローテ
ィングゲート間,ソース-フローティングゲート間および
チャネル領域-フローティングゲート間にフローティン
グゲート側の電位が高い電界を発生する。一方、消去
時、半導体基板が正の電位となり、コントロールゲート
が負の電位となって、チャネル領域-フローティングゲ
ート間にフローティングゲート側の電位が低い電界を発
生する。したがって、電子の注入／放出においてチャネ
ル領域上のトンネル酸化膜に正負の電界をかけることが
できる。

【００４３】また、請求項３の不揮発性半導体記憶装置
の駆動方法は、請求項１の不揮発性半導体記憶装置の駆
動方法において、上記メモリセルの上記フローティング
ゲートへの電子の注入と上記フローティングゲートから
の電子の放出は、ファウラーノルドハイムトンネル現象
を利用していることを特徴としている。

【００４４】上記請求項３の不揮発性半導体記憶装置の
駆動方法によれば、書き込み時に、チャネルホットエレ
クトロンによりフローティングゲートに電子を注入する
場合に比べて、ファウラーノルドハイムトンネル現象を
用いてフローティングゲートに電子を注入する場合は、
書き込みに用いられる電流が極めて小さく、多くのメモ
リセルを同時に書き込みできると共に、消費電流を低減
できる。

【００４５】また、請求項４の不揮発性半導体記憶装置
の駆動方法は、請求項１の不揮発性半導体記憶装置の駆
動方法において、上記メモリセルの上記フローティング
ゲートから電子を放出する場合、上記メインビット線,
上記第１のＭＯＳトランジスタおよび上記ローカルビッ
ト線を介して上記メモリセルの上記ドレインに上記第３
の電圧を印加し、上記共通ソース線,上記第２のＭＯＳ
トランジスタおよび上記ローカルソース線を介して上記
メモリセルの上記ソースに上記第３の電圧を印加する
か、または、上記第１,第２のＭＯＳトランジスタをオ
フすることによって、上記ドレイン,ソースをフローテ
ィング状態にしたことを特徴としている。

【００４６】上記請求項４の不揮発性半導体記憶装置の
駆動方法によれば、上記メモリセルのフローティングゲ
ートから電子を放出する場合、上記メインビット線,第
１のＭＯＳトランジスタおよびローカルビット線を介し
てメモリセルのドレインに第３の電圧を印加し、上記共
通ソース線,第２のＭＯＳトランジスタおよびローカル
ソース線を介してメモリセルのソースに第３の電圧を印
加する。そうすると、電子の注入とは逆極性の高電界
が、チャネル領域-フローティングゲート間だけでな
く、ドレイン-フローティングゲート間とソース-フロー
ティングゲート間にも発生する。したがって、上記メモ
リセルのフローティングゲートからドレイン,ソースお
よびチャネル領域にトンネル酸化膜を介して電子が放出
されるので、電子の注入／放出がソース,ドレインおよ
びチャネル領域上のトンネル酸化膜を介して行われるの
で、特にエンデュランス特性を改善できる。また、上記
第１,第２のＭＯＳトランジスタをオフすることによっ
て、上記ドレイン,ソースをフローティング状態にした
場合は、電子の注入とは逆極性の高電界がチャネル領域
-フローティングゲート間だけに発生し、電子の注入／
放出がチャネル領域上のトンネル酸化膜を介して行われ
るが、第１,第２のＭＯＳトランジスタをオンするため
の高電圧を発生する必要なく、高電圧ポンプのレイアウ
ト面積を小さくできる。

【００４７】 また、請求項５の不揮発性半導体記憶装置
の駆動方法は、請求項１の不揮発性半導体記憶装置の駆
動方法において、書き込み時に上記メモリセルの上記フ
ローティングゲートに電子を注入しない場合、上記チャ
ネル領域から上記フローティングゲートに上記トンネル
酸化膜を介して電子を注入しないように、上記メインビ
ット線,上記第１のＭＯＳトランジスタおよび上記ロー
カルビット線を介して上記ドレインに第５の電圧を印加
すると共に、上記ワード線を介して上記コントロールゲ
ートに上記第２の電圧を印加して、上記チャネル領域と
上記ソースに上記第５の電圧を印加することを特徴とし
ている。

【００４８】 上記請求項５の不揮発性半導体記憶装置の
駆動方法によれば、書き込み時に上記メモリセルのフロ
ーティングゲートに電子を注入しない場合、上記メイン
ビット線,第１のＭＯＳトランジスタおよびローカルビ
ット線を介してドレインに第５の電圧を印加し、上記ワ
ード線を介してコントロールゲートに第２の電圧を印加
して、ドレイン,ソース間のチャネル領域を誘起させ
て、ドレイン,ソース間を チャネル領域で短絡する。そ
うして、上記ドレイン,ソース間のチャネル領域とソー
スに第５の電圧を印加して、チャネル領域-フローティ
ングゲート間に発生する電界を緩和することによって、
チャネル領域からフローティングゲートにトンネル酸化
膜を介して電子を注入しない。

【００４９】 また、請求項６の不揮発性半導体記憶装置
の駆動方法は、請求項５の不揮発性半導体記憶装置の駆
動方法において、上記第１の電圧が基準電位、上記第２
の電圧が正の電圧、上記第３の電圧が正の電圧、上記第
４の電圧が負の電圧であり、上記第５の電圧は上記基準
電位よりも高い正の電圧であることを特徴としている。

【００５０】 上記請求項６の不揮発性半導体記憶装置の
駆動方法によれば、書き込み時に上記メモリセルのフロ
ーティングゲートに電子を注入する場合、上記ソース,
ドレインおよびチャネル領域が基準電位となり、コント
ロールゲートが正の電圧となって、ドレイン-フローテ
ィングゲート間,ソース-フローティングゲート間および
チャネル領域-フローティングゲート間にフローティン
グゲート側の電位が高い電界を発生する。また、書き込
み時に上記メモリセルのフローティングゲートに電子を
注入しない場合、コントロールゲートが正の電圧とな
り、ソース,ドレインが基準電位よりも高い正の電圧と
なって、チャネル領域-フローティングゲート間に発生
するフローティングゲート側の電位が高い電界を緩和す
る。一方、消去時、半導体基板が正の電位となり、コン
トロールゲートが負の電位となって、チャネル領域-フ
ローティングゲート間にフローティングゲート側の電位
が低い電界を発生する。したがって、電子の注入／放出
においてチャネル領域上のトンネル酸化膜に正負の電界
をかけることができる。

【００５１】

【発明の実施の形態】以下、この発明の不揮発性半導体
記憶装置の駆動方法を図示の実施の形態により詳細に説
明する。

【００５２】（第１実施形態） 図１はこの発明の第１実施形態の不揮発性半導体記憶装
置としてのＮＯＲ型のフラッシュメモリの概略ブロック
図である。なお、このフラッシュメモリのメモリセル
は、図１６に示すメモリセルと同一の基本構造してい
る。

【００５３】図１に示すように、上記フラッシュメモリ
は、電圧Ｖccを受けて、昇圧された第２の電圧としての
正電圧Ｖpp(Ｖeg)を出力する高電圧ポンプ(高電圧発生
回路)１と、電圧Ｖccを受けて、昇圧された第４の電圧
としての負電圧Ｖnegを出力する負電圧ポンプ(負電圧発
生回路)２と、上記高電圧ポンプ１からの正電圧Ｖppを
受けて、第３の電圧としての電圧Ｖdsを出力するレギュ
レータ回路３と、上記高電圧ポンプ１からの正電圧Ｖpp
を受けて、電圧Ｖinhを出力するレギュレータ回路４
と、上記高電圧ポンプ１からの正電圧Ｖppを受けて、電
圧Ｖpdを出力するレギュレータ回路５と、上記レギュレ
ータ回路３からの電圧Ｖdsとレギュレータ回路４からの
電圧Ｖinhを受けて、ビット線を選択するカラムデコー
ダ６と、上記高電圧ポンプ１からの正電圧Ｖppを受け
て、ワード線を選択するロウデコーダ７と、複数のメモ
リセル(図１では１つのみを示す)がマトリックス状に配
列されたメモリセルアレイ８と、上記レギュレータ回路
３からの電圧Ｖdsを受けて、メモリセルの消去を行う消
去回路９と、上記高電圧ポンプ１からの正電圧Ｖppとレ
ギュレータ回路５からの電圧Ｖpdとを受けて、ドレイン
選択ゲート信号線ＤＳＧに信号を出力するドレインｓｇ
(セレクトゲート)回路１０と、上記高電圧ポンプ１から
の正電圧Ｖppを受けて、ソース選択ゲート信号線ＳＳＧ
に信号を出力するソースｓｇ(セレクトゲート)回路１１
とを備えている。

【００５４】また、図２は上記レギュレータ回路３,４,
５の回路図を示している。上記レギュレータ回路３,４,
５は、基準電圧が非反転入力端子に入力された反転増幅
器ＯＰと、上記反転増幅器ＯＰの出力端子にゲートが接
続され、ドレインに電圧Ｖppが入力されたトランジスタ
Ｑ1と、上記トランジスタＱ1のソースに一端が接続さ
れ、他端が上記反転増幅器ＯＰの反転入力端子に接続さ
れた抵抗Ｒ1と、上記抵抗Ｒ1の他端とグランドとの間に
接続された抵抗Ｒ2とを備えて、トランジスタＱ1のソー
スから電圧Ｖds,Ｖinh,Ｖpdを出力する。

【００５５】上記構成のフラッシュメモリにおいて、高
電圧ポンプ１,負電圧ポンプ２およびレギュレータ回路
３,４,５を用いて、書き込み／消去に必要な電圧を得
る。上記高電圧ポンプ１は、書き込み時に電圧Ｖppを発
生し、消去時に電圧Ｖegを発生する。また、上記負電圧
ポンプ２は、負電圧を用いない書き込み時に動作せず、
消去時に電圧Ｖnegを発生する。

【００５６】表８は上記フラッシュメモリの各動作の印
加電圧条件を示している。

【表８】 図４は上記フラッシュメモリのメモリセルの断面を示し
ており、このメモリセルは、半導体基板１５に所定の間
隔をあけて形成されたソース１６,ドレイン１７と、上
記ソース１６,ドレイン１７上とソース１６,ドレイン１
７間のチャネル領域Ｃ上にトンネル酸化膜(図示せず)を
介して形成されたフローティングゲート１８と、上記フ
ローティングゲート１８上に層間絶縁膜(図示せず)を介
して形成されたコントロールゲート１９とを有するフロ
ーティングゲート型ＭＯＳトランジスタ(ＭＯＳ型電界
効果トランジスタ)である。

【００５７】上記フラッシュメモリの書き込みは、表８
の印加電圧条件に示すように、コントロールゲート１９
に電圧Ｖpp(例えば＋１５Ｖ：書き込み時のコントロー
ルゲート電圧)を印加し、ソース１６とドレイン１７に
第１の電圧としての電圧Ｖss(基準電位)を印加する。そ
うすると、チャネル領域Ｃに電子が誘起され、フローテ
ィングゲート１８-チャネル領域Ｃ間に高電界が発生し
て、トンネル酸化膜(図示せず)を介してフローティング
ゲート１８に電子が注入される。

【００５８】一方、消去は、図５に示すように、コント
ロールゲート１９に電圧Ｖneg(例えば−１０Ｖ：消去時
のコントロールゲート負電圧)を印加し、ソース１６,ド
レイン１７をフローティング状態とするか、または、電
圧Ｖds(例えば０〜＋６Ｖ)を印加し、半導体基板１５に
電圧Ｖdsを印加することによって、フローティングゲー
ト１８からトンネル酸化膜を介してチャネル領域側に電
子を引き抜く。

【００５９】図６は上記メモリセルのしきい値電圧に対
する消去状態と書き込み状態の分布を示しており、横軸
をしきい値電圧Ｖth、縦軸を分布として、しきい値電圧
に対するメモリセルの数を示している。

【００６０】また、図３は図１に示すメモリセルアレイ
８の構成を示している。上記メモリセルアレイ８は、メ
モリセルＭ11〜Ｍnmの同一列のドレインを共通に接続す
るローカルビット線ＬＢＬ0〜ＬＢＬmを、第１のＭＯＳ
トランジスタとしてのセレクトトランジスタＳＴ11〜Ｓ
Ｔ1mを介してメインビット線ＢＬ0〜ＢＬmに夫々接続し
ている。また、上記メモリセルＭ11〜Ｍnmの同一列のソ
ースを共通に接続するローカルソース線ＬＳＬ0〜ＬＳ
Ｌmを、第２のＭＯＳトランジスタとしてのセレクトト
ランジスタＳＴ21〜ＳＴ2mを介して共通ソース線ＣＳＬ
に夫々接続している。また、上記メモリセルＭ11〜Ｍnm
の同一行のコントロールゲートをワード線ＷＬ0〜ＷＬn
に共通接続している。上記セレクトトランジスタＳＴ11
〜ＳＴ1mの各ゲートにドレイン選択ゲート信号線ＤＳＧ
を接続すると共に、上記セレクトトランジスタＳＴ21〜
ＳＴ2mの各ゲートにソース選択ゲート信号線ＳＳＧを接
続している。

【００６１】表９は上記メモリセルアレイ８の各動作の
印加電圧条件を示している。

【表９】 また、図７は書き込みシーケンスのタイミングを示して
おり、図７に従って書き込み動作を以下に説明する。な
お、書き込み動作の前にメモリセルは消去されて、メモ
リセルのしきい値電圧は低い状態(データ”１”)とす
る。

【００６２】まず、上記ソース選択ゲート信号線ＳＳＧ
に電圧Ｖssを印加すると、セレクトトランジスタＳＴ21
〜ＳＴ2mがオフして、共通ソース線ＣＳＬとローカルソ
ース線ＬＳＬ0〜ＬＳＬmが分離され、メモリセルＭ11〜
Ｍnmのソースがフローティング状態となる。さらに、上
記ドレイン選択ゲート信号線ＤＳＧに電圧Ｖpd(＞Ｖinh
＋Ｖth：ＶthはセレクトトランジスタＳＴ11〜ＳＴ1mの
しきい値電圧、Ｖinhは後述する書き込み阻止電圧)を印
加すると、セレクトトランジスタＳＴ11〜ＳＴ1mがオン
して、ローカルビット線ＬＢＬ0〜ＬＢＬmとメインビッ
ト線ＢＬ0〜ＢＬmとを夫々接続する。次に、上記メイン
ビット線ＢＬ0〜ＢＬmに所定の電圧を印加する。すなわ
ち、上記メモリセルＭ11〜Ｍnmにデータ”０”を書き込
む場合、メインビット線ＢＬ(ＢＬ0〜ＢＬmを示す)に電
圧Ｖss(例えば０Ｖ)を印加する一方、データ”１”を書
き込む場合、メインビット線ＢＬに書き込み阻止電圧Ｖ
inh(例えば＋６Ｖ)を印加するのである。上記書き込み
阻止電圧Ｖinhは、メインビット線ＢＬを介してドレイ
ン,ソースおよびチャネル領域に印加されて、フローテ
ィングゲートからチャネル領域側に電子が引き抜かれな
いようにする。次に、ワード線ＷＬ(ＷＬ0〜ＷＬmのう
ちの選択されたいずれか１つ)に電圧Ｖppを書き込み時
間ｔW印加する。

【００６３】上記書き込みシーケンスにおいてデータ”
０”を書き込む場合、ワード線ＷＬに電圧Ｖppを印加す
るので、チャネル領域に電子が誘起されて、ドレインと
ソースは短絡する。メモリセルのドレインが電圧Ｖssに
なるので、ソースも電圧Ｖssになり、フローティングゲ
ート-ソース間,フローティングゲート-ドレイン間およ
びフローティングゲート-チャネル領域間で高電界が発
生する。そうして、上記ソース,ドレインおよびチャネ
ル領域からフローティングゲートに電子が注入される
と、メモリセルのしきい値電圧が高くなる。

【００６４】また、上記書き込みシーケンスにおいてデ
ータ”１”を書き込む場合、ワード線ＷＬに電圧Ｖppを
印加するので、チャネル領域に電子が誘起されて、デー
タ”０”の場合と同様にドレインとソースは短絡する。
上記メモリセルのドレインが電圧Ｖinhになるので、ソ
ースも電圧Ｖinhになり、チャネル領域-フローティング
ゲート間の電界が緩和されて、電子はフローティングゲ
ートから引き抜かれない。したがって、しきい値電圧は
低い状態に保たれる。

【００６５】上記メモリセルアレイ８の一括消去には、
図８,図９に示す２通りの方法がある。

【００６６】以下、図８に示す消去シーケンス(その１)
について説明する。

【００６７】最初に、上記ソース選択ゲート信号線ＳＳ
Ｇとドレイン選択ゲート信号線ＤＳＧに電圧Ｖeg(例え
ば＋８Ｖ)を印加する(Ｖeg＞(Ｖds＋Ｖth)：Ｖthはセレ
クトトランジスタＳＴ11〜ＳＴ1m,ＳＴ21〜ＳＴ2mのし
きい値電圧)。そうすると、上記セレクトトランジスタ
ＳＴ11〜ＳＴ1m,ＳＴ21〜ＳＴ2mが全てオンして、共通
ソース線ＣＳＬとローカルソース線ＬＳＬ0〜ＬＳＬmを
接続すると共に、メインビット線ＢＬ0〜ＢＬmとローカ
ルビット線ＬＢＬ0〜ＬＢＬmを接続する。次に、半導体
基板とメインビット線ＢＬと共通ソース線ＣＳＬに電圧
Ｖds(例えば０Ｖ〜＋６Ｖ)を印加する。さらに、上記メ
モリセルアレイ内のワード線ＷＬ全てに電圧Ｖneg(例え
ば−８Ｖ)を印加する。上記ワード線ＷＬに電圧Ｖnegを
印加するため、チャネル領域は形成されないが、ソー
ス,ドレインの電位が電圧Ｖdsに近い値となる。これに
よって、全てのメモリセルのソース-フローティングゲ
ート間とチャネル領域-フローティングゲート間および
ドレイン-フローティングゲート間に高電界が発生し、
電子が引き抜かれると同時に、チャネル領域内のホール
がトンネル酸化膜およびフローティングゲートに注入さ
れて、しきい値電圧は低下する。なお、ソースをフロー
ティング状態にして、チャネル領域,ドレイン-フローテ
ィングゲート間でのみ電子の引き抜きを行ってもよい。

【００６８】次に、図９に示す消去シーケンス(その２)
について説明する。

【００６９】最初に、上記ソース選択ゲート信号線ＳＳ
Ｇとドレイン選択ゲート信号線ＤＳＧに電圧Ｖssを印加
する。そうすると、上記セレクトトランジスタＳＴ11〜
ＳＴ1m,ＳＴ21〜ＳＴ2mが全てオフして、ローカルビッ
ト線ＬＢＬ0〜ＬＢＬmおよびローカルソース線ＬＳＬ0
〜ＬＳＬmはフローティング状態となる。次に、半導体
基板と共通ソース線ＣＳＬに電圧Ｖdsを印加し、ワード
線ＷＬに電圧Ｖnegを消去時間ｔE印加する。これによっ
て、全てのメモリセルのチャネル領域-フローティング
ゲート間に高電界が発生し、電子が引き抜かれると同時
にチャネル領域内のホールがトンネル酸化膜およびフロ
ーティングゲートに注入されて、しきい値電圧は低下す
る。

【００７０】上記消去シーケンス(その１)は、書き込み
／消去時、ソース-フローティングゲート間,チャネル領
域-フローティングゲート間およびドレイン-フローティ
ングゲート間でフローティングゲートに電子の注入と放
出を行い、ドレイン,ソース部分のトンネル酸化膜にト
ラップが発生しにくい。これに対して、上記消去シーケ
ンス(その２)は、消去時、ソース,ドレインがフローテ
ィング状態であるため、ソース,ドレイン部分のトンネ
ル酸化膜にトラップが発生する可能性がある。しかしな
がら、上記消去シーケンス(その２)は、消去シーケンス
(その１)に比べて、電圧Ｖegという高い電圧を発生させ
る必要がなく、高電圧ポンプ１の発生電圧をより低い電
圧にでき、高圧ポンプ１のレイアウト面積を小さくする
ことができる。

【００７１】このように、上記ＮＯＲ型のフラッシュメ
モリでは、メモリセルのチャネル領域-フローティング
ゲート間の同一領域のトンネル酸化膜を介して、電子の
注入／引き抜きが行われる。したがって、アクセス速度
の高速化と高集積化が可能で、かつ、図２３に示すよう
な良好なエンデュランス特性を得ることができる。

【００７２】また、データ”０”の書き込み時、ソー
ス,ドレインおよびチャネル領域が基準電位としての電
圧Ｖssとなり、コントロールゲートが正の電圧Ｖppとな
って、ドレイン-フローティングゲート間,ソース-フロ
ーティングゲート間およびチャネル領域-フローティン
グゲート間にフローティングゲート側の電位が高い電界
を発生する。一方、消去時、半導体基板が正の電位Ｖds
となり、メモリセルＭ11〜Ｍnmのコントロールゲートが
負の電位Ｖnegとなって、チャネル領域-フローティング
ゲート間にフローティングゲート側の電位が低い電界を
発生する。したがって、電子の注入／放出においてトン
ネル酸化膜に正負の電界をかけることができる。

【００７３】また、上記メモリセルＭ11〜Ｍnmのフロー
ティングゲートへの電子の注入とフローティングゲート
からの電子の放出は、ファウラーノルドハイムトンネル
現象を利用しているので、書き込み時にチャネルホット
エレクトロンによりフローティングゲートに電子を注入
する場合に比べて、ファウラーノルドハイムトンネル現
象を用いてフローティングゲートに電子を注入するとき
の書き込みに用いられる電流が極めて小さく、多くのメ
モリセルを同時に書き込むことができると共に、消費電
流を低減することができる。

【００７４】また、消去時、上記メモリセルＭ11〜Ｍnm
のフローティングゲートへの電子の注入とは逆極性の高
電界が、チャネル領域-フローティングゲート間だけで
なく、ドレイン-フローティングゲート間とソース-フロ
ーティングゲート間にも発生して、メモリセルＭ11〜Ｍ
nmのフローティングゲートからドレイン,ソースおよび
チャネル領域にトンネル酸化膜を介して電子が放出され
るので、電子の注入／放出がソース,ドレインおよびチ
ャネル領域上のトンネル酸化膜を介して行われ、エンデ
ュランス特性を特に改善することができる。

【００７５】（第２実施形態） 図１０はこの発明の第２実施形態の不揮発性半導体記憶
装置としてのＮＯＲ型のフラッシュメモリの概略ブロッ
ク図である。このフラッシュメモリは、図１６に示す基
本構造と同一のものであり、フラッシュメモリの各動作
の印加電圧条件も第１実施形態の表９と同一である。

【００７６】図１０に示すように、上記フラッシュメモ
リは、電圧Ｖccを受けて、昇圧された第２の電圧として
の正電圧Ｖpp(Ｖeg)を出力する高電圧ポンプ２１と、電
圧Ｖccを受けて、昇圧された第４の電圧としての負電圧
Ｖnegを出力する負電圧ポンプ２２と、上記高電圧ポン
プ２１からの正電圧Ｖppを受けて、第３の電圧としての
電圧Ｖdsを出力するレギュレータ回路２３と、上記高電
圧ポンプ２１からの正電圧Ｖppを受けて、電圧Ｖinhを
出力するレギュレータ回路２４と、上記高電圧ポンプ２
１からの正電圧Ｖppを受けて、電圧Ｖpdを出力するレギ
ュレータ回路２５と、上記レギュレータ回路２３からの
電圧Ｖdsとレギュレータ回路２４からの電圧Ｖinhを受
けて、ビット線を選択するカラムデコーダ２６と、上記
高電圧ポンプ２１からの正電圧Ｖppを受けて、ワード線
を選択するロウデコーダ２７と、複数のメモリセル(図
１では１つのみを示す)がマトリックス状に配列された
メモリセルアレイ２８と、上記レギュレータ回路２３か
らの電圧Ｖdsを受けて、メモリセルの消去を行う消去回
路２９と、上記高電圧ポンプ２１からの正電圧Ｖppとレ
ギュレータ回路２５からの電圧Ｖpdとを受けて、ドレイ
ン選択ゲート信号線ＤＳＧに信号を出力するドレインｓ
ｇ(セレクトゲート)回路３０と、上記レギュレータ回路
２５からの電圧Ｖpdとを受けて、パストランジスタ用ゲ
ート信号線ＰＧを出力するＰＧ回路３１と、上記高電圧
ポンプ２１からの正電圧Ｖppを受けて、ソース選択ゲー
ト信号線ＳＳＧに信号を出力するソースｓｇ(セレクト
ゲート)回路３２とを備えている。

【００７７】図１１は図１０に示すメモリセルアレイ２
８の構成を示しており、このメモリセルアレイ２８は、
後述するパストランジスタＰ0〜Ｐmを除いて図３に示す
第１実施形態のメモリセルアレイと同一の構成をしてお
り、同一構成部は同一参照番号を付して説明を省略す
る。

【００７８】上記メモリセルアレイ２８は、ローカルビ
ット線ＬＢＬ0〜ＬＢＬmとローカルソース線ＬＳＬ0〜
ＬＳＬmとを第３のＭＯＳトランジスタとしてのパスト
ランジスタＰ0〜Ｐmを介して夫々接続している。

【００７９】表１０は上記フラッシュメモリの各モード
の印加電圧条件を示している。

【表１０】 図１２は上記フラッシュメモリの書き込みシーケンスを
示している。最初に、ソース選択ゲート信号線ＳＳＧに
第１の電圧としての電圧Ｖssを印加すると、セレクトト
ランジスタＳＴ21〜ＳＴ2mがオフし、共通ソース線ＣＳ
Ｌとローカルソース線ＬＳＬ0〜ＬＳＬmが分離されて、
メモリセルのソースがフローティング状態となる。さら
に、上記ドレイン選択ゲート信号線ＤＳＧとパストラン
ジスタ用ゲート信号線ＰＧに電圧Ｖpd(＞Ｖinh＋Ｖth：
ＶthのセレクトトランンジスタＳＴ11〜ＳＴ1mのしきい
値電圧、Ｖinhは後述する書き込み阻止電圧)を印加し、
セレクトトランンジスタＳＴ11〜ＳＴ1mがオンし、ロー
カルビット線ＬＢＬ0〜ＬＢＬmとメインビット線ＢＬ0
〜ＢＬmを夫々接続すると共に、パストランジスタＰ0〜
Ｐmがオンし、ローカルビット線ＬＢＬ0〜ＬＢＬmとロ
ーカルソース線ＬＳＬ0〜ＬＳＬmを夫々接続する。次
に、上記メインビット線ＢＬ(ＢＬ0〜ＢＬmを示す)に所
定の電圧を印加する。すなわち、データ”０”書き込む
場合、メインビット線ＢＬに電圧Ｖss(例えば０Ｖ)を印
加する一方、データ”１”を書き込む場合、メインビッ
ト線ＢＬに書き込み阻止電圧Ｖinh(例えば＋６Ｖ：第１
実施形態と同じ)を印加するのである。次に、ワード線
ＷＬに電圧Ｖppを書き込み時間ｔW印加する。

【００８０】また、上記書き込みシーケンスにおいてデ
ータ”０”を書き込む場合、メモリセルのドレインの電
位がＶssとなり、ソースの電位もパストランジスタＰ0
〜Ｐmを介してＶssとなった後、ワード線ＷＬに電圧Ｖp
pを印加するので、チャネル領域に電子が誘起されて、
フローテーングゲート-チャネル領域間で高電界が発生
し、チャネル領域からフローティングゲートにトンネル
酸化膜を介して電子が注入され、メモリセルのしきい値
電圧が高くなる。

【００８１】また、上記書き込みシーケンスにおいてデ
ータ”１”を書き込む場合、ドレインの電位がＶinhと
なり、ソースの電位もパストランジスタＰ0〜Ｐmを介し
てＶinhとなった後、ワード線ＷＬに電圧Ｖppを印加す
るので、チャネル領域-フローティングゲート間の電界
が緩和され、電子は引き抜かれない。したがって、しき
い値電圧は低い状態に保たれる。

【００８２】図１３は消去シーケンスを示している。こ
の場合も、第１実施形態と同様に２通りの方法がある
が、ここでは１種類のみ説明する。

【００８３】最初に、上記パストランジスタ用ゲート信
号線ＰＧ,ソース選択ゲート信号線ＳＳＧおよびドレイ
ン選択ゲート信号線ＤＳＧに電圧Ｖssを印加する。これ
によって、上記セレクトトランジスタＳＴ11〜ＳＴ1m,
ＳＴ21〜ＳＴ2mが全てオフし、ローカルビット線ＬＢＬ
0〜ＬＢＬmおよびローカルソース線ＬＳＬ0〜ＬＳＬm
は、フローティング状態となる。次に、半導体基板に電
圧Ｖdsを印加した後に、ワード線ＷＬに電圧Ｖnegを消
去時間ｔE印加する。これによって、全てのメモリセル
のチャネル領域-フローティングゲート間に高電界が発
生し、電子が引き抜かれると同時に、チャネル領域内の
ホールがトンネル酸化膜およびフローティングゲートに
注入されて、しきい値電圧は低下する。

【００８４】このように、上記ＮＯＲ型のフラッシュメ
モリでは、メモリセルＭ11〜Ｍnmのチャネル領域-フロ
ーティングゲート間の同一領域のトンネル酸化膜を介し
て、電子の注入／引き抜きが行なわれる。したがって、
アクセス速度の高速化と高集積化が可能で、かつ図２３
に示すような良好なエンデュランス特性を得ることがで
きる。

【００８５】また、例えば、前述の第１実施形態におい
て、メモリセルのしきい値電圧を低い状態にするデー
タ”１”の書き込みの場合、コントロールゲートの電位
がＶpp(例えば＋１５Ｖ)、ドレインの電位がＶds(例え
ば＋６Ｖ)、ソースがフローティング状態とした場合、
ソースの電位がほぼＶdsに到達するまで、ドレインから
ソースに向けて電流が流れる。このとき、ドレイン付近
では、少ない量ではあるがチャネルホットエレクトロン
が発生して、フローティングゲートに電子が流入するデ
ィスターブによって、しきい値電圧が上昇するという問
題がある。これに対して、この第２実施形態では、ソー
スは、パストランンジスタをＰ0〜Ｐmを介してドレイン
に接続されて、フローティング状態ではないので、チャ
ネルホットエレクトロンによる電流は流れず、メモリセ
ルのしきい値電圧を低い状態に保たれる。

【００８６】また、データ”０”の書き込み時、ソー
ス,ドレインおよびチャネル領域が基準電位としての電
圧Ｖssとなり、コントロールゲートが正の電圧Ｖppとな
って、ドレイン-フローティングゲート間,ソース-フロ
ーティングゲート間およびチャネル領域-フローティン
グゲート間にフローティングゲート側の電位が高い電界
を発生する。一方、消去時、半導体基板が正の電位Ｖds
となり、メモリセルＭ11〜Ｍnmのコントロールゲートが
負の電位Ｖnegとなって、チャネル領域-フローティング
ゲート間にフローティングゲート側の電位が低い電界を
発生する。したがって、電子の注入／放出においてトン
ネル酸化膜に正負の電界をかけることができる。

【００８７】また、上記メモリセルＭ11〜Ｍnmのフロー
ティングゲートへの電子の注入とフローティングゲート
からの電子の放出は、ファウラーノルドハイムトンネル
現象を利用しているので、書き込み時にチャネルホット
エレクトロンによりフローティングゲートに電子を注入
する場合に比べて、ファウラーノルドハイムトンネル現
象を用いてフローティングゲートに電子を注入するとき
の書き込みに用いられる電流が極めて小さく、多くのメ
モリセルを同時に書き込むことができると共に、消費電
流を低減することができる。

【００８８】また、消去時、上記メモリセルＭ11〜Ｍnm
のフローティングゲートへの電子の注入とは逆極性の高
電界が、チャネル領域-フローティングゲート間だけで
なく、ドレイン-フローティングゲート間とソース-フロ
ーティングゲート間にも発生して、メモリセルＭ11〜Ｍ
nmのフローティングゲートからドレイン,ソースおよび
チャネル領域にトンネル酸化膜を介して電子が放出され
るので、電子の注入／放出がソース,ドレインおよびチ
ャネル領域上のトンネル酸化膜を介して行われ、エンデ
ュランス特性を特に改善することができる。

【００８９】（第３実施形態） 図１４はこの発明の第３実施形態の不揮発性半導体記憶
装置としてのＮＯＲ型のフラッシュメモリの概略ブロッ
ク図である。このフラッシュメモリは、図１６に示す基
本構造と同一のものであり、フラッシュメモリの各動作
の印加電圧条件も第１実施形態の表９と同一である。

【００９０】表１１は上記フラッシュメモリの各モード
の印加電圧条件を示している。

【表１１】 図１４に示すように、上記フラッシュメモリは、電圧Ｖ
ccを受けて、昇圧された第１の電圧としての正電圧Ｖpp
(Ｖeg)を出力する高電圧ポンプ３１と、電圧Ｖccを受け
て、昇圧された第４の電圧としての負電圧Ｖnegを出力
する負電圧ポンプ３２と、上記高電圧ポンプ３１からの
正電圧Ｖppを受けて、第３の電圧としての電圧Ｖdsを出
力するレギュレータ回路３３と、上記高電圧ポンプ３１
からの正電圧Ｖppを受けて、電圧Ｖpdを出力するレギュ
レータ回路３４と、上記レギュレータ回路３３からの電
圧Ｖdsを受けて、ビット線を選択するカラムデコーダ３
６と、上記高電圧ポンプ３１からの正電圧Ｖppと負電圧
ポンプ３２からの負電圧Ｖnegとを受けて、ワード線を
選択するロウデコーダ３７と、複数のメモリセル(図１
４では１つのみを示す)がマトリックス状に配列された
メモリセルアレイ３８と、上記レギュレータ回路３３か
らの電圧Ｖdsを受けて、メモリセルの消去を行う消去回
路３９と、上記高電圧ポンプ３１からの正電圧Ｖppとレ
ギュレータ回路２５からの電圧Ｖpdとを受けて、ドレイ
ン選択ゲート信号線ＤＳＧに信号を出力するドレインｓ
ｇ(セレクトゲート)回路４０と、上記高電圧ポンプ３１
からの正電圧Ｖppを受けて、ソース選択ゲート信号線Ｓ
ＳＧに信号を出力するソースｓｇ(セレクトゲート)回路
４１とを備えている。

【００９１】なお、上記フラッシュメモリのメモリセル
アレイは、図３に示す第１実施形態のメモリセルアレイ
と同一の構成をしており、図３を援用する。

【００９２】上記フラッシュメモリの書き込み動作を図
１５に示す書き込みシーケンスに従って以下に説明す
る。

【００９３】最初に、上記ソース選択ゲート信号線ＳＳ
Ｇに第１の電圧としての電圧Ｖssを印加すると、セレク
トトランジスタＳＴ21〜ＳＴ2mが全てオフし、共通ソー
ス線ＣＳＬとローカルソース線ＬＳＬ0〜ＬＳＬmを分離
して、各メモリセルのソースをフローティング状態にす
る。また、上記ドレイン選択ゲート信号線ＤＳＧに第５
の電圧としての電圧Ｖccを印加すると、セレクトトラン
ジスタＳＴ11〜ＳＴ1mが全てオンし、ローカルビット線
ＬＢＬ0〜ＬＢＬmとメインビット線ＢＬ0〜ＢＬmとを夫
々接続する。次に、図３に示すメモリセルアレイ８中の
メインビット線ＢＬ(ＢＬ0〜ＢＬmを示す)に書き込むデ
ータに応じて所定の電圧を印加する。すなわち、デー
タ”０”を書き込む場合、メインビット線ＢＬに電圧Ｖ
ss(例えば０Ｖ)を印加する一方、データ”１”を書き込
む場合、メインビット線ＢＬに電圧Ｖcc(例えば＋３Ｖ)
を印加する。次に、ワード線ＷＬに電圧Ｖppを書き込み
時間ｔw印加するのである。

【００９４】上記書き込みシーケンスにおいてデータ”
０”を書き込む場合、ワード線ＷＬに電圧Ｖppを印加す
るので、チャネル領域に電子が誘起されて、ドレインと
ソースは短絡する。上記メモリセルのドレインの電位が
Ｖssとなり、ソースの電位もＶssとなり、フローティン
グゲート-チャネル領域間で高電界が発生して、フロー
ティングゲートに電子が注入されるので、しきい値電圧
が高くなる。

【００９５】また、上記書き込みシーケンスにおいてデ
ータ”１”を書き込む場合、ドレイン選択ゲート信号線
ＤＳＧ,メインビット線ＢＬの電位がＶccなので、セレ
クトトランジスタＳＴ11〜ＳＴ1mはオンし、ドレインの
電位は(Ｖcc−Ｖth)に保たれる(但し、Ｖthはセレクト
トランジスタＳＴ11〜ＳＴ1mのしきい値電圧)。さら
に、上記ワード線ＷＬがＶppになると、メモリセルとの
カップリングによりドレインの電位がブーストされ、チ
ャネル領域の電圧も上昇して、電圧Ｖccよりも高い例え
ば＋６Ｖ付近に到達するため、チャネル領域-フローテ
ィングゲート間の電界が緩和され、電子は引き抜かれな
いので、しきい値電圧は低い状態に保たれる。

【００９６】なお、この第３実施形態のフラッシュメモ
リの消去方法については、第１実施形態と同じである。

【００９７】このように、上記ＮＯＲ型のフラッシュメ
モリでは、メモリセルＭ11〜Ｍnmのチャネル領域-フロ
ーティングゲート間の同一のトンネル酸化膜を通して、
電子の注入／引き抜きが行なわれる。したがって、アク
セス速度の高速化と高集積化が可能で、かつ、図２３に
示すような良好なエンデュランス特性を得ることができ
る。

【００９８】また、上記メモリセルＭ11〜Ｍnmのドレイ
ン,ソースに電圧Ｖccを印加し、コントロールゲートに
電圧Ｖppを印加して、ドレイン,ソース間のチャネル領
域を誘起させて、そのチャネル領域でドレイン,ソース
間を短絡して、チャネル領域に電圧Ｖccが印加される
が、チャネル領域がコントロールゲートとのカップリン
グにより昇圧されて、電圧Ｖccよりも高い電圧(この第
３実施形態では＋６Ｖ)となり、チャネル領域-フローテ
ィングゲート間の電界が緩和されて、フローティングゲ
ートから電子が引き抜かれるのを特に防ぐことができ
る。

【００９９】また、前述の第１,第２実施形態では、デ
ータ“０”を書き込む場合には、図１,図１０に示すよ
うに、高電圧ポンプ１,２１からの電圧Ｖppよりレギュ
レータ回路４,２４によって書き込み阻止電圧Ｖinhを発
生させるのに対して、この第３実施形態では、書き込み
阻止電圧Ｖinhを用いないので、図２に示すレギュレー
タ回路が１つ不要となる。このレギュレータ回路は、抵
抗素子を用いているので、レイアウト面積が比較的大き
く、レギュレータ回路を１つ減らすことによって、レイ
アウト面積が小さくなる。また、上記フラッシュメモリ
では、ビット線のデコーダでは、電圧Ｖcc,Ｖssのみが
使用され、このビット線のデコーダを高耐圧にする必要
がなく、この点においてもレイアウト面積を小さくでき
る。また、上記第３実施形態では、ディスターブや第２
実施形態に示すようなパストランジスタがなく、レイア
ウト面積をより小さくすることができる。

【０１００】また、データ”０”の書き込み時、メモリ
セルＭ11〜Ｍnmのソース,ドレインおよびチャネル領域
が基準電位としての電圧Ｖssとなり、コントロールゲー
トが電圧Ｖppとなって、ドレイン-フローティングゲー
ト間,ソース-フローティングゲート間およびチャネル領
域-フローティングゲート間にフローティングゲート側
の電位が高い電界を発生する。また、データ”０”の書
き込み時、メモリセルＭ11〜Ｍnmのソース,ドレインが
正の電圧Ｖccとなり、コントロールゲートが正の電圧Ｖ
ppとなって、チャネル領域-フローティングゲート間に
生じるフローティングゲート側の電位が高い電界を緩和
して、フローティングゲートに電子が注入されるのを防
ぐ。一方、消去時、半導体基板が正の電位Ｖdsとなり、
メモリセルＭ11〜Ｍnmのコントロールゲートが負の電位
Ｖnegとなって、チャネル領域-フローティングゲート間
にフローティングゲート側の電位が低い電界を発生す
る。したがって、電子の注入／放出においてトンネル酸
化膜に正負の電界をかけることができる。

【０１０１】また、消去時、上記メモリセルＭ11〜Ｍnm
のフローティングゲートへの電子の注入とは逆極性の高
電界が、チャネル領域-フローティングゲート間だけで
なく、ドレイン-フローティングゲート間とソース-フロ
ーティングゲート間にも発生して、メモリセルＭ11〜Ｍ
nmのフローティングゲートからドレイン,ソースおよび
チャネル領域にトンネル酸化膜を介して電子が放出され
るので、電子の注入／放出がソース,ドレインおよびチ
ャネル領域上のトンネル酸化膜を介して行われ、エンデ
ュランス特性を特に改善することができる。

【０１０２】上記第１〜第３実施形態では、不揮発性半
導体記憶装置としてのＮＯＲ型のフラッシュメモリにつ
いて説明したが、不揮発性半導体記憶装置はフラッシュ
メモリに限らないのは勿論である。上記不揮発性半導体
記憶装置は、半導体基板に所定の間隔をあけて形成され
たソース,ドレインと、上記ソース,ドレインおよびその
ソース,ドレイン間のチャネル領域上に形成されたトン
ネル酸化膜と、上記トンネル酸化膜上に形成されたフロ
ーティングゲートと、上記フローティングゲート上に形
成された層間絶縁膜と、上記層間絶縁膜上に形成された
コントロールゲートとを有するフローティングゲート型
ＭＯＳトランジスタからなるメモリセルがマトリックス
状に配列されたメモリセルアレイを備えると共に、同一
行の上記メモリセルのコントロールゲートを共通に接続
するワード線と、同一列のメモリセルのドレインを共通
に接続するローカルビット線と、そのローカルビット線
が第１のＭＯＳトランジスタを介して接続されたメイン
ビット線と、同一列のメモリセルのソースを共通に接続
するローカルソース線と、そのローカルソース線が第２
のＭＯＳトランジスタを介して接続された共通ソース線
とを備えたものであればよい。

【０１０３】また、上記第１〜第３実施形態における第
１の電圧Ｖss〜第５の電圧Ｖccの値は一例であって、こ
れら電圧値に限定されるものではなく、メモリセルやメ
モリセルアレイの構成等に応じて適宜な値に設定してよ
い。

【０１０４】

【発明の効果】以上より明らかなように、請求項１の発
明の不揮発性半導体記憶装置の駆動方法は、半導体基板
に所定の間隔をあけて形成されたソース,ドレインと、
そのソース,ドレインおよびソース,ドレイン間のチャネ
ル領域上に形成されたトンネル酸化膜と、上記トンネル
酸化膜上に形成されたフローティングゲートと、上記フ
ローティングゲート上に形成された層間絶縁膜と、上記
層間絶縁膜上に形成されたコントロールゲートとを有す
るフローティングゲート型ＭＯＳトランジスタからなる
メモリセルがマトリックス状に配列されたメモリセルア
レイを備えると共に、同一行のメモリセルのコントロー
ルゲートを共通に接続するワード線と、同一列の上記メ
モリセルの上記ドレインを共通に接続するローカルビッ
ト線と、そのローカルビット線が第１のＭＯＳトランジ
スタを介して接続されたメインビット線と、同一列のメ
モリセルのソースを共通に接続するローカルソース線
と、そのローカルソース線が第２のＭＯＳトランジスタ
を介して接続された共通ソース線と、書き込み時に導通
状態となって上記ローカルビット線と上記ローカルソー
ス線とを接続する第３のＭＯＳトランジスタとを備えた
不揮発性半導体記憶装置の駆動方法であって、書き込み
時に上記メモリセルのフローティングゲートに電子を注
入する場合、上記メインビット線,第１のＭＯＳトラン
ジスタおよびローカルビット線を介してメモリセルのド
レインに第１の電圧を印加し、上記ワード線を介して上
記メモリセルの上記コンロールゲートに第２の電圧を印
加して、ドレイン,ソース間のチャネル領域を誘起させ
て、ドレイン,ソース間をチャネル領域で短絡すると、
上記ドレイン,ソース間のチャネル領域とソースにもド
レインを介して第１の電圧が印加され、メモリセルのド
レイン-フローティングゲート間,ソース-フローティン
グゲート間およびチャネル領域-フローティングゲート
間に高電界を発生させることによって、メモリセルのド
レイン,ソースおよびチャネル領域からフローティング
ゲートにトンネル酸化膜を介して電子が注入される一
方、書き込み時に上記メモリセルのフローティングゲー
トに電子を注入しない場合、上記第３のＭＯＳトランジ
スタを導通状態にすることによりメモリセルのドレイ
ン,ソース間に電流が流れないようにし、消去時は、上
記半導体基板に第３の電圧を印加し、上記ワード線を介
してメモリセルのコントロールゲートに第４の電圧を印
加して、電子の注入とは逆極性の高電界をチャネル領域
-フローティングゲート間に発生させることによって、
メモリセルのフローティングゲートからドレイン,ソー
ス間のチャネル領域にトンネル酸化膜を介して電子が放
出されるものである。

【０１０５】したがって、請求項１の発明の不揮発性半
導体記憶装置の駆動方法によれば、電子の注入／放出を
同一領域のトンネル酸化膜を介して行い、トンネル酸化
膜に正負の電界をかけることによって、消去／書き込み
のエンデュランス特性の劣化を防ぐことができ、このよ
うな消去／書き込みの駆動方法をＮＯＲ型フラッシュメ
モリ等の不揮発性半導体記憶装置に適用することによっ
て、アクセス速度の高速化と高集積化が可能で、かつ、
消去／書き込みのエンデュランス特性を向上することが
できる。さらに、書き込み時に上記メモリセルのフロー
ティングゲートに電子を注入しない場合、上記第３のＭ
ＯＳトランジスタをオンすることによって、ソース,ド
レイン間を短絡して、すぐにソース,ドレインを同電位
にするので、ソース,ドレイン間に電流が流れることが
なく、チャネルホットエレクトロンの発生を防いで、エ
ンデュランス特性の劣化を抑える。

【０１０６】また、請求項２の発明の不揮発性半導体記
憶装置の駆動方法は、請求項１の不揮発性半導体記憶装
置の駆動方法において、上記第１の電圧が基準電位、上
記第２の電圧が正の電圧、上記第３の電圧が正の電圧、
上記第４の電圧が負の電圧であるので、書き込み時に上
記メモリセルのフローティングゲートに電子を注入する
場合、上記ソース,ドレインおよびチャネル領域が基準
電位となり、コントロールゲートが正の電圧となって、
ドレイン-フローティングゲート間,ソース-フローティ
ングゲート間およびチャネル領域-フローティングゲー
ト間にフローティングゲート側の電位が高い電界を発生
する一方、消去時、半導体基板が正の電位となり、コン
トロールゲートが負の電位となって、チャネル領域-フ
ローティングゲート間にフローティングゲート側の電位
が低い電界を発生して、電子の注入／放出においてトン
ネル酸化膜に正負の電界をかけることができる。

【０１０７】また、請求項３の発明の不揮発性半導体記
憶装置の駆動方法は、請求項１の不揮発性半導体記憶装
置の駆動方法において、上記メモリセルの上記フローテ
ィングゲートへの電子の注入と上記フローティングゲー
トからの電子の放出は、ファウラーノルドハイムトンネ
ル現象を利用しているので、書き込み時に、チャネルホ
ットエレクトロンによりフローティングゲートに電子を
注入する場合に比べて、ファウラーノルドハイムトンネ
ル現象を用いてフローティングゲートに電子を注入する
場合は、書き込みに用いられる電流が極めて小さく、多
くのメモリセルを同時に書き込みできると共に、消費電
流を低減することができる。

【０１０８】また、請求項４の発明の不揮発性半導体記
憶装置の駆動方法は、請求項１の不揮発性半導体記憶装
置の駆動方法において、上記メモリセルのフローティン
グゲートから電子を放出する場合、上記メインビット
線,第１のＭＯＳトランジスタおよびローカルビット線
を介してメモリセルのドレインに上記第３の電圧を印加
し、上記共通ソース線,第２のＭＯＳトランジスタおよ
びローカルソース線を介してメモリセルのソースに上記
第３の電圧を印加するので、電子の注入とは逆極性の高
電界が、チャネル領域-フローティングゲート間だけで
なく、ドレイン-フローティングゲート間とソース-フロ
ーティングゲート間にも発生する。したがって、上記メ
モリセルのフローティングゲートからドレイン,ソース
およびチャネル領域にトンネル酸化膜を介して電子が放
出されるので、電子の注入／放出がソース,ドレインお
よびチャネル領域上のトンネル酸化膜を介して行われる
ので、特にエンデュランス特性を改善することができ
る。この方式では、ＮＡＮＤ方式と異なり、ドレイン,
ソース上でも正,負の極性の電界が印加され、ドレイン,
ソース上の酸化膜の電子トラップを低減することが可能
であり、特にエンデュランス特性、信頼性を改善する。
また、上記第１,第２のＭＯＳトランジスタをオフする
ことによって、上記ドレイン,ソースをフローティング
状態にした場合は、電子の注入とは逆極性の高電界がチ
ャネル領域-フローティングゲート間だけに発生し、電
子の注入／放出がチャネル領域上のトンネル酸化膜を介
して行われるが、第１,第２のＭＯＳトランジスタをオ
ンするための高電圧を発生する必要なく、高電圧ポンプ
のレイアウト面積を小さくすることができる。

【０１０９】 また、請求項５の発明の不揮発性半導体記
憶装置の駆動方法は、書き込み時にメモリセルのフロー
ティングゲートに電子を注入しない場合、上記メインビ
ット線,第１のＭＯＳトランジスタおよびローカルビッ
ト線を介してドレインに第５の電圧を印加し、上記ワー
ド線を介してコントロールゲートに第２の電圧を印加し
て、ドレイン,ソース間のチャネル領域を誘起させて、
ドレイン,ソース間をチャネル領域で短絡し、上記ドレ
イン,ソース間のチャネル領域とソースに第５の電圧が
印加されるので、チャネル領域-フローティングゲート
間に発生する電界を緩和して、チャネル領域からフロー
ティングゲートにトンネル酸化膜を介して 電子を注入し
ない。

【０１１０】 また、請求項６の発明の不揮発性半導体記
憶装置の駆動方法は、請求項５の不揮発性半導体記憶装
置の駆動方法において、上記第１の電圧が基準電位、上
記第２の電圧が正の電圧、上記第３の電圧が正の電圧、
上記第４の電圧が負の電圧であり、上記第５の電圧は上
記基準電位よりも高い正の電圧であるので、書き込み時
に上記メモリセルのフローティングゲートに電子を注入
する場合、上記ソース,ドレインおよびチャネル領域が
基準電位となり、コントロールゲートが正の電圧となっ
て、ドレイン-フローティングゲート間,ソース-フロー
ティングゲート間およびチャネル領域-フローティング
ゲート間にフローティングゲート側の電位が高い電界を
発生し、書き込み時にメモリセルのフローティングゲー
トに電子を注入しない場合、コントロールゲートが正の
電圧となり、ソース,ドレインが基準電位よりも高い正
の電圧となって、チャネル領域-フローティングゲート
間に生じたフローティングゲート側の電位が高い電界を
緩和する一方、消去時、半導体基板が正の電位となり、
コントロールゲートが負の電位となって、チャネル領域
-フローティングゲート間にフローティングゲート側の
電位が低い電界を発生して、電子の注入／放出において
トンネル酸化膜に正負の電界をかけることができる。

【図面の簡単な説明】

【図１】 図１はこの発明の第１実施形態の不揮発性半
導体記憶装置の概略ブロック図である。

【図２】 図２は上記不揮発性半導体記憶装置のレギュ
レータ回路の回路図である。

【図３】 図３は上記不揮発性半導体記憶装置のメモリ
セルアレイの回路図である。

【図４】 図４は上記不揮発性半導体記憶装置のフロー
ティングゲートへの電子の注入について説明するメモリ
セルの断面図である。

【図５】 図５は上記不揮発性半導体記憶装置のフロー
ティングゲートからの電子の放出について説明するメモ
リセルの断面図である。

【図６】 図６は上記不揮発性半導体記憶装置のメモリ
セルの消去状態と書き込み状態のしきい値電圧の分布を
示す図である。

【図７】 図７は上記不揮発性半導体記憶装置の書き込
みシーケンスを示すタイミング図である。

【図８】 図８は上記不揮発性半導体記憶装置の消去シ
ーケンス(その１)を示すタイミング図である。

【図９】 図９は上記不揮発性半導体記憶装置の消去シ
ーケンス(その２)を示すタイミング図である。

【図１０】 図１０はこの発明の第２実施形態の不揮発
性半導体記憶装置の概略ブロック図である。

【図１１】 図１１は上記不揮発性半導体記憶装置のメ
モリセルアレイの回路図である。

【図１２】 図１２は上記不揮発性半導体記憶装置の書
き込みシーケンスを示すタイミング図である。

【図１３】 図１３は上記不揮発性半導体記憶装置の消
去シーケンス(その１)を示すタイミング図である。

【図１４】 図１４はこの発明の第３実施形態の不揮発
性半導体記憶装置の概略ブロック図である。

【図１５】 図１５は上記不揮発性半導体記憶装置の書
き込みシーケンスを示すタイミング図である。

【図１６】 図１６は従来のＥＴＯＸ型フラッシュメモ
リの基本構造を示す断面図である。

【図１７】 図１７は上記ＥＴＯＸ型フラッシュメモリ
のエンデュランス特性を示す図である。

【図１８】 図１８はＮＯＲ型のメモリセルアレイの構
成を示す回路図である。

【図１９】 図１９は上記ＮＯＲ型のメモリセルアレイ
のメモリセルの消去状態と書き込み状態のしきい値電圧
の分布を示す図である。

【図２０】 図２０は上記ＥＴＯＸ型フラッシュメモリ
の書き込みシーケンスを示すタイミング図である。

【図２１】 図２１は上記ＥＴＯＸ型フラッシュメモリ
の消去シーケンスを示すタイミング図である。

【図２２】 図２２はＡＮＤ型,ＤＩＮＯＲ型フラッシ
ュメモリのエンデュランス特性を示す図である。

【図２３】 図２３は上記ＡＮＤ型,ＤＩＮＯＲ型フラ
ッシュメモリの改善されたエンデュランス特性を示す図
である。

【図２４】 図２４は従来のＡＣＥＥ型フラッシュメモ
リのメモリセルの基本構造を示す断面図である。

【図２５】 図２５は上記ＡＣＥＥ型フラッシュメモリ
のエンデュランス特性を示す図である。

【図２６】 図２６は従来のselectゲート付フラッシュ
メモリの基本構造を示す断面図である。

【図２７】 図２７は上記selectゲート付フラッシュメ
モリのエンデュランス特性を示す図である。

【図２８】 図２８は従来のＮＡＮＤ型フラッシュメモ
リのメモリセルアレイの構成を示す回路図である。

【図２９】 図２９は上記ＮＡＮＤ型フラッシュメモリ
のエンデュランス特性を示す図である。

【図３０】 図３０は上記ＮＡＮＤ型フラッシュメモリ
のメモリセルの消去状態と書き込み状態のしきい値電圧
の分布を示す図である。

【図３１】 図３１は従来の他のフラッシュメモリのメ
モリセルの基本構造を示す断面図である。

【符号の説明】

１…高電圧ポンプ、２…負電圧ポンプ、３,４,５…レギ
ュレータ回路、６…カラムデコーダ、７…ロウデコー
ダ、８…メモリセルアレイ、９…消去回路、ＯＰ…差動
増幅器、Ｑ１…トランジスタ、Ｒ1,Ｒ2…抵抗、Ｍ11〜
Ｍnm…メモリセル、ＳＴ11〜ＳＴ1m,ＳＴ21〜ＳＴ2m…
セレクトトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 27/10 ４３４ 29/792 29/78 ３７１ (56)参考文献 特開 平10−92958（ＪＰ，Ａ) 特開 平10−144807（ＪＰ，Ａ) 特開 平７−57482（ＪＰ，Ａ) 守屋博之、外４名、”書き込み、消去 にチャネル全面のＦ−Ｎ注入を用いた ０．19ｕｍＮＯＲ型フラッシュメ ます岡富士雄、”不揮発性メモリ技 術”、半導体研究、株式会社工業調査 会、1992年８月５日、36巻、ｐ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/06 H01L 21/8247 H01L 27/115 H01L 29/788

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板に所定の間隔をあけて形成さ
   れたソース,ドレインと、上記ソース,ドレインおよび上
   記ソース,ドレイン間のチャネル領域上に形成されたト
   ンネル酸化膜と、上記トンネル酸化膜上に形成されたフ
   ローティングゲートと、上記フローティングゲート上に
   形成された層間絶縁膜と、上記層間絶縁膜上に形成され
   たコントロールゲートとを有するフローティングゲート
   型ＭＯＳトランジスタからなるメモリセルがマトリック
   ス状に配列されたメモリセルアレイを備えると共に、同
   一行の上記メモリセルの上記コントロールゲートを共通
   に接続するワード線と、同一列の上記メモリセルの上記
   ドレインを共通に接続するローカルビット線と、そのロ
   ーカルビット線が第１のＭＯＳトランジスタを介して接
   続されたメインビット線と、同一列の上記メモリセルの
   ソースを共通に接続するローカルソース線と、そのロー
   カルソース線が第２のＭＯＳトランジスタを介して接続
   された共通ソース線と、書き込み時に導通状態となって
   上記ローカルビット線と上記ローカルソース線とを接続
   する第３のＭＯＳトランジスタとを備えた不揮発性半導
   体記憶装置の駆動方法であって、 書き込み時に上記メモリセルの上記フローティングゲー
   トに電子を注入する場合、上記メモリセルの上記ドレイ
   ン,ソースおよび上記チャネル領域から上記フローティ
   ングゲートに上記トンネル酸化膜を介して電子が注入さ
   れるように、上記メインビット線,上記第１のＭＯＳト
   ランジスタおよび上記ローカルビット線を介して上記メ
   モリセルの上記ドレインに第１の電圧を印加すると共
   に、上記ワード線を介して上記メモリセルの上記コンロ
   ールゲートに第２の電圧を印加して、上記ドレイン,ソ
   ース間のチャネル領域と上記ソースに上記第１の電圧を
   印加する一方、書き込み時に上記メモリセルの上記フローティングゲー
   トに電子を注入しない場合、上記第３のＭＯＳトランジ
   スタを導通状態にすることにより上記メモリセルの上記
   ドレイン,ソース間に電流が流れないようにし、 消去時に上記メモリセルの上記フローティングゲートか
   ら上記チャネル領域に上記トンネル酸化膜を介して電子
   が放出されるように、上記半導体基板に第３の電圧を印
   加し、上記ワード線を介して上記メモリセルの上記コン
   トロールゲートに上記ワード線を介して第４の電圧を印
   加することを特徴とする不揮発性半導体記憶装置の駆動
   方法。
2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
   置の駆動方法において、 上記第１の電圧が基準電位、上記第２の電圧が正の電
   圧、上記第３の電圧が正の電圧、上記第４の電圧が負の
   電圧であることを特徴とする不揮発性半導体記憶装置の
   駆動方法。
3. 【請求項３】 請求項１に記載の不揮発性半導体記憶装
   置の駆動方法において、 上記メモリセルの上記フローティングゲートへの電子の
   注入と上記フローティングゲートからの電子の放出は、
   ファウラーノルドハイムトンネル現象を利用しているこ
   とを特徴とする不揮発性半導体記憶装置の駆動方法。
4. 【請求項４】 請求項１に記載の不揮発性半導体記憶装
   置の駆動方法において、 上記メモリセルの上記フローティングゲートから電子を
   放出する場合、上記メインビット線,上記第１のＭＯＳ
   トランジスタおよび上記ローカルビット線を介して上記
   メモリセルの上記ドレインに上記第３の電圧を印加し、
   上記共通ソース線,上記第２のＭＯＳトランジスタおよ
   び上記ローカルソース線を介して上記メモリセルの上記
   ソースに上記第３の電圧を印加するか、または、上記第
   １,第２のＭＯＳトランジスタをオフすることによっ
   て、上記ドレイン,ソースをフローティング状態にした
   ことを特徴とする不揮発性半導体記憶装置の駆動方法。
5. 【請求項５】 請求項１に記載の不揮発性半導体記憶装
   置の駆動方法において、 書き込み時に上記メモリセルの上記フローティングゲー
   トに電子を注入しない場合、上記チャネル領域から上記
   フローティングゲートに上記トンネル酸化膜を介して電
   子を注入しないように、上記メインビット線,上記第１
   のＭＯＳトランジスタおよび上記ローカルビット線を介
   して上記ドレインに第５の電圧を印加すると共に、上記
   ワード線を介して上記コントロールゲートに上記第２の
   電圧を印加して、上記チャネル領域と上記ソースに上記
   第５の電圧を印加することを特徴とする不揮発性半導体
   記憶装置の駆動方法。
6. 【請求項６】 請求項５に記載の不揮発性半導体記憶装
   置の駆動方法において、 上記第１の電圧が基準電位、上記第２の電圧が正の電
   圧、上記第３の電圧が正の電圧、上記第４の電圧が負の
   電圧であり、上記第５の電圧は上記基準電位よりも高い
   正の電圧であることを特徴とする不揮発性半導体記憶装
   置の駆動方法。