DE10126799C2 - Speicheranordnung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Speicheranordnung mit einer Vielzahl von in Speichersektoren gruppierten Speicher­ zellen, wobei die Speicherzellen insbesondere matrixartig, d. h. in Reihen und Spalten, angeordnet sind und zur Auswahl bzw. Aktivierung der einzelnen Speichersektoren Sektorschalter verwendet werden.

Nichtflüchtige Flashspeicher, welche in Form eines externen Chips oder zusammen mit einer entsprechenden Logik integriert ausgestaltet sein können, folgen wie auch andere Speicherbau­ steine oder wie beispielsweise auch Logikbausteine dem Trend zur Höchstintegration. Damit sind kleinere Strukturbreiten verbunden, wobei andererseits zunehmend größere Speicherkapa­ zitäten benötigt werden, um insbesondere neuere und modernere Applikationen sinnvoll bedienen zu können. Eine weitere durch die jeweiligen Applikationen bedingte Herausforderung ist der zunehmende Bedarf an die Lese-Performance des entsprechenden Speichers. Dies ist umso problematischer, da mit abnehmenden Strukturbreiten auch der Lesestrom der einzelnen Speicherzel­ len abnimmt. Zur Lösung dieses Problems sind daher die Spei­ chersektoren, aus denen der jeweilige Speicher aufgebaut ist, soweit zu reduzieren, dass die jeweils geforderte Lesege­ schwindigkeit erreicht bzw. garantiert werden kann. Um unter diesen Randbedingungen zu einer ökonomisch sinnvollen Lösung zu kommen, muss der sogenannte Sektoroverhead, d. h. das Ver­ hältnis von den benötigten Ansteuerschaltungen zu dem reinen Speicherzellenfeld, möglichst klein sein.

Bei herkömmlichen Speicheranordnungen werden zur Auswahl bzw. Aktivierung der einzelnen Speichersektoren Sektorschalter ver­ wendet, welche bisher flächenintensiv in Form entsprechender Logik und/oder entsprechender Hochvolt-Transistoren realisiert worden sind.

Eine derartige herkömmliche Speicheranordnung gemäß dem Ober­ begriff des Anspruchs 1 ist beispielsweise aus der JP 110 31 396 A (in Patent Abstracts of Japan) bekannt. Diese Spei­ cheranordnung umfasst mehrere in Speichersektoren gruppierte Speicherzellen, welche jeweils über eine Wortleitung adres­ sierbar und zum Schreiben und/oder Auslesen von digitaler In­ formation mit einer Bitleitung verbunden sind. Zur Aktivierung der einzelnen Speichersektoren sind jeweils Schalttransistoren vorgesehen.

Wie bereits zuvor angedeutet worden ist, ist die Verwendung derartiger Schalttransistoren als Sektorschalter relativ flä­ chenintensiv. Bei herkömmlichen Speicherbausteinen beträgt der zusätzliche Flächenbedarf der Sektorschalter beispielsweise ca. 20%.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Speicheranordnung mit einer Vielzahl von in Speichersek­ toren gruppierten Speicherzellen vorzuschlagen, wobei der zu­ vor beschriebene Sektoroverhead, d. h. der durch die Sektor­ schalter bedingte zusätzliche Flächenbedarf, minimiert werden kann.

Diese Aufgabe wird erfindungsgemäß durch eine Speicheranord­ nung mit den Merkmalen des Anspruches 1 gelöst. Die Unteran­ sprüche definieren jeweils bevorzugte und vorteilhafte Ausfüh­ rungsformen der vorliegenden Erfindung.

Erfindungsgemäß werden zur Lösung des zuvor genannten Problems Speicherzellen als Sektorschalter verwendet. Um einen Einfluss von Hochspannungen auf die Einsatzspannung der als Sektor­ schalter ausgelegten Speicherzellen zu vermeiden, kann optional das "Floating Gate" der Speicherzellen mit dem "Control Gate" der Speicherzellen kurzgeschlossen werden. Dies ist ohne technologischen bzw. prozesstechnischen Zusatzaufwand möglich. Die Sektorschalter arbeiten dann als reine MOS-Transistoren, beispielsweise als reine NMOS-Transistoren.

Die einzelnen Speicherzellen sind insbesondere in Form einer Speichermatrix in Reihen und Spalten angeordnet, wobei bei­ spielsweise die Speicherzellen einer Spalte jeweils einen Speichersektor bzw. einen Speicherblock bilden. In einer der­ artigen matrixartigen Speicheranordnung können jeweils die Drain- und Source-Anschlüsse der einzelnen Speicherzellen über lokale Bitleitungen bzw. lokale Sourceleitungen miteinander verbunden sein. Die als Sektorschalter dienenden Speicherzel­ len sind dann jeweils zwischen der lokalen Bitleitung und ei­ ner globalen Bitleitung bzw. der lokalen Sourceleitung und ei­ ner globalen Sourceleitung angeordnet. Für eine effiziente Auslegung der als Sektorschalter dienenden Speicherzellen ist vorzugsweise der für das Programmieren und Löschen benötigte Spannungspfad von dem zum Lesen benötigten Span­ nungspfad getrennt, wobei es sich bei dem für das Programmie­ ren und Löschen benötigten Spannungspfad um einen sogenannten MV("Medium Voltage")-Pfad und bei dem Lesepfad um einen LV("Low Voltage")-Pfad handelt. Der MV-Pfad wird dabei über die globale Bitleitung zum Drainanschluss der Speicherzelle geführt, während die Aussteuerung der Speicherzelle beim Le­ sen über den Sourceanschluss erfolgt. Dabei kann aus Gründen einer Performance-Verbesserung der an der globalen Sourcelei­ tung vorhandene Sektorschalter beispielsweise auf 6 V ge­ boostet und die Auswahl des jeweiligen Speichersektors durch LV-Transistoren erfolgen.

Die vorliegende Erfindung wird bevorzugt zur Realisierung von nichtflüchtigen Flashspeichern eingesetzt. Selbstverständlich ist jedoch die vorliegende Erfindung nicht auf diesen bevor­ zugten Anwendungsbereich beschränkt, sondern kann allgemein auf alle Speicherarten angewendet werden, wo Speicherzellen in Form von Speichersektoren bzw. Speicherblöcken unterteilt sind und eine Auswahl bzw. Aktivierung der einzelnen Spei­ chersektoren über entsprechende Sektorschalter bzw. Sektor­ schaltmittel erfolgt.

Die vorliegende Erfindung wird nachfolgend näher unter Bezug­ nahme auf die beigefügte Zeichnung anhand bevorzugter Ausfüh­ rungsbeispiele erläutert.

Fig. 1 zeigt eine vereinfachte Darstellung einer Speicheran­ ordnung gemäß einem bevorzugten Ausführungsbeispiel der vor­ liegenden Erfindung,

Fig. 2 zeigt eine mögliche Ausführungsform zur Realisierung der in Fig. 1 gezeigten Speicherzellen, und

Fig. 3 und Fig. 4 zeigen Darstellungen zur Verdeutlichung der Spannungsanordnung bei den in Fig. 1 gezeigten Speicher­ zellen.

In Fig. 1 ist eine Speichermatrix 1 dargestellt, wobei eine Vielzahl von Speicherzellen 3, 4 matrixartig, d. h. gleichmä­ ßig in Reihen und Spalten, angeordnet sind. Wie nachfolgend noch näher erläutert wird, dienen die Speicherzellen 3 zum Speichern von digitaler Information und sind in mehreren Speichersektoren bzw. Speicherblöcken 2 zusammengefasst, wäh­ rend die Speicherzellen 4 als Sektorschalter, d. h. zur Aus­ wahl bzw. Aktivierung des jeweiligen Speichersektors 2, vor­ gesehen sind.

Im Folgenden wird davon ausgegangen, dass es sich bei der dargestellten Speicheranordnung um einen nichtflüchtigen Flashspeicher handelt. Selbstverständlich kann das Grundprin­ zip der vorliegenden Erfindung jedoch auch auf Schreib-Lese- Speicher mit wahlfreiem Zugriff angewendet werden.

Die in Fig. 1 dargestellten Speicherzellen 3, 4 werden über eine Steuerlogik und Treiberschaltungen angesteuert, um eine bestimmte digitale Information in den Speicherzellen 3 spei­ chern bzw. programmieren oder löschen zu können oder eine zu­ vor gespeicherte digitale Information aus den Speicherzellen 3 auslesen zu können. Bei dem in Fig. 1 dargestellten Aus­ führungsbeispiel ist diesbezüglich eine Komponente 12 mit ei­ nem Wortdecoder und Treibern vorgesehen, um über Wortleitun­ gen 9, 10 die einzelnen Speicherzellen 3, 4 adressieren bzw. auswählen zu können. Die dargestellten Speicherzellen 3, 4 sind jeweils in Form eines NMOS-Transistors ausgestaltet, wo­ bei die Drainanschlüsse der Speicherzellen 3 über eine lokale Bitleitung 7 und die Sourceanschlüsse der Speicherzellen 3 über eine lokale Sourceleitung 8 miteinander verbunden sind. Die Speicherzellen 3 jedes Speichersektors 2 sind einerseits über ihre Drainanschlüsse bzw. die entsprechende lokale Bit­ leitung 7 und andererseits über ihre Sourceanschlüsse bzw. die entsprechende lokale Sourceleitung 8 mit einer zuvor be­ reits erwähnten Speicherzelle 4 gekoppelt, welche die Funkti­ on eines Sektorschalters wahrnimmt. Die zuvor beschriebene Steuerlogik umfasst eine Komponente 11, welche über eine glo­ bale Bitleitung 5 mit der einen Speicherzelle 4 und über eine globale Sourceleitung 6 mit der anderen Speicherzelle 4 ver­ bunden ist. Die Komponente 11 der Steuerlogik umfasst bei­ spielsweise einen Bitleitungs- und Sourceleitungsdecoder, um aus den globalen Bitleitungen 5 und globalen Sourceleitungen 6 der einzelnen Speichersektoren 2 die jeweils zum Auslesen, Programmieren und Löschen von digitaler Information gewünsch­ te Bit- oder Sourceleitung auszuwählen.

Wie bereits erwähnt worden ist, dienen die Speicherzellen 4 als Sektorschalter, um den für einen Speicherzugriff jeweils gewünschten Speichersektor 2 auszuwählen bzw. zu aktivieren, wobei zu diesem Zweck über die Wortleitungen 9 entsprechende Steuerspannungen an die Speicherzellen 4 angelegt werden. Bei den Speicherzellen 3, 4 handelt es sich in der Regel um NMOS- Transistoren mit einem "Floating Gate". Unter einem "Floating Gate" wird eine in einer isolierten Schicht über dem Kanal eines Feldeffekttransistors gespeicherte Ladung verstanden, wobei durch die gespeicherte Ladung auf dem "Floating Gate" die Einsatzspannung des Transistors entsprechend verschoben wird. Um einen Einfluss von Hochspannungen auf die Einsatz­ spannung der als Sektorschalter dienenden Speicherzellen 4 zu vermeiden, kann das "Floating Gate" dieser Speicherzellen 4 mit dem eigentlichen Programmier- oder Steuer-Gateanschluss, welcher auch als "Control Gate" bezeichnet wird, der entspre­ chenden Speicherzelle kurzgeschlossen werden. Dies ist in Fig. 1 hinsichtlich der Speicherzellen 4 durch einen ausge­ füllten schwarzen Kreis angedeutet. Das Kurzschließen des "Control Gate" mit dem "Floating Gate" ist ohne technologi­ schen bzw. prozesstechnischen Zusatzaufwand möglich. Die Sek­ torschalter bzw. Speicherzellen 4 arbeiten dann als reine NMOS-Transistoren.

Bei dem in Fig. 1 dargestellten Ausführungsbeispiel sind die als Sektorschalter ausgelegten Speicherzellen 4 sowohl für die globalen Bitleitungen 5 als auch für die globalen Source­ leitungen 6 der einzelnen Speichersektoren 2 vorgesehen. Die Sektorschalter für die globalen Sourceleitungen 6 können je­ doch abhängig von dem jeweils gewählten Zellkonzept und der entsprechenden Spannungsanordnung auch entfallen.

Insgesamt kann mit Hilfe der in Fig. 1 dargestellten Spei­ cheranordnung der für die Sektorschalter benötigte Flächenbe­ darf, welcher im Wesentlichen auf die beiden zusätzlich benö­ tigten Wortleitungen 9 zurückgeht, auf einen minimalen Wert reduziert werden, da als Sektorschalter reguläre Speicherzel­ len 4 verwendet werden.

In Fig. 2 ist eine Möglichkeit zur Realisierung der einzel­ nen Speicherzellen, insbesondere der als Sektorschalter die­ nenden Speicherzellen 4, dargestellt. Wie aus Fig. 2 er­ sichtlich ist, sind die Speicherzellen in Form eines MOS- Transistors, insbesondere eines NMOS-Transistors, mit einem Sourceanschluss S, einem "Control Gate"-Anschluss CG, einem "Floating Gate"-Anschluss FG und einem Drain-Anschluss D aus­ gestaltet, wobei die Speicherzelle in einer Mehrfach-Wanne liegt. Auf bzw. in einem P-Substrat 13 ist eine N-Wanne 14 ausgebildet, auf bzw. in welcher wiederum eine P-Wanne 15 ausgebildet ist. In dieser P-Wanne 15 ist die Speicherzelle 3, 4 mit ihrem Sourcebereich 16 und ihrem Drainbereich 17 ausgebildet. In Fig. 2 ist auch der "Control Gate"-Bereich 18 und der "Floating Gate"-Bereich 19 dargestellt. An dem P- Substrat 13 liegt eine Versorgungsspannung VSS an, während an der N-Wanne 14 bzw. der P-Wanne 15 Spannungen MVN bzw. MVP ("Medium Voltage") anliegen. Die in Fig. 2 dargestellte Aus­ gestaltung der Speicherzellen 3, 4 in einer Mehrfach-Wanne besitzt den Vorteil, dass der Elektronenfluss zwischen dem "Control Gate" und dem "Floating Gate" über die gesamte Tran­ sistorbreite verteilt werden kann, was eine homogene Stress­ verteilung in dem Bauelement zur Folge hat.

In Fig. 3 ist eine mögliche Realisierung eines in Fig. 1 gezeigten Speichersektors 2 mit Sektorschaltern 4 bei Verwen­ dung des in Fig. 2 dargestellten Speicherzellenkonzepts ge­ zeigt, wobei der Einfachheit halber lediglich eine Speicher­ zelle 3 dargestellt ist.

Wie aus Fig. 3 ersichtlich ist, ist die als Sektorschalter dienende Speicherzelle 4 über die globale Bitleitung 5 an ein Bitleitungspotential GBL angelegt, wobei es sich hierbei um ein MV-Potential ("Medium Voltage") handelt. Die entsprechen­ de Speicherzelle 4 wird über die in Fig. 1 dargestellte Wortleitung 9 über ein Spannungspotential SELBL angesteuert, mit dessen Hilfe die Speicherzelle 4 bzw. der entsprechende Sektorschalter in den leitenden Zustand oder in den sperren­ den Zustand geschaltet werden kann. Die als Sektorschalter dienende Speicherzelle 4 an der globalen Sourceleitung ist über die globale Sourceleitung 6 an ein Spannungspotential GSL angelegt, wobei es sich hierbei um ein gegenüber dem Spannungspotential GBL niedrigeres LV-Spannungspotential ("Low Voltage") handelt. Die letztgenannnte Speicherzelle 4 wird über eine ebenfalls in Fig. 1 dargestellte Wortleitung 9 mit Hilfe eines Spannungspotentials SELSL angesteuert, um die entsprechende Speicherzelle 4 bzw. den entsprechenden Sektorschalter wahlweise in den leitenden oder sperrenden Zu­ stand zu schalten. Zwischen den beiden als Sektorschalter dienenden Speicherzellen 4 ist eine Speicherzelle 3 angeord­ net, welche mit ihrem Drainanschluss D bzw. ihrem Sour­ ceanschluss 5, wie in Fig. 3 gezeigt, mit den Speicherzellen 4 verschaltet ist. Der "Control Gate"-Anschluss der Speicher­ zelle 3 ist über eine auch in Fig. 1 gezeigte Wortleitung 10 mit einem Spannungspotential WL verbunden, mit dessen Hilfe die Speicherzelle 3 adressiert bzw. ausgewählt werden kann.

Für eine effiziente Auslegung der in Fig. 3 gezeigten Spei­ cheranordnung ist der für das Programmieren und Löschen der Speicherzelle 3 benötigte MV("Medium Voltage")-Pfad von dem LV("Low Voltage")-Lesepfad getrennt. Der MV-Pfad wird über die globale Bitleitung 5 zum Drainanschluss D der Speicher­ zelle 3 geführt. Die Aussteuerung der Speicherzelle 3 beim Lesen erfolgt über den Sourceanschluss S. Dabei kann aus Gründen einer Performance-Verbesserung der Sektorschalter 4 an der globalen Sourceleitung 6 geboostet werden, wobei der Boostinglevel beispielsweise 6 V betragen kann. In Fig. 3 ist auch die Anbindung der für die Wannen 14, 15 (vergleiche Fig. 2) vorgesehenen Spannungspotentiale MVN bzw. MVP an die einzelnen Speicherzellen 3, 4 angedeutet.

Zum Betreiben der in Fig. 3 dargestellten Speicheranordnung können die in Fig. 3 angedeuteten Spannungspotentiale mit den in Fig. 4 dargestellten Werten versehen werden, wobei in Fig. 4 die Programmierung der Speicherzelle 3 (Reihe (1)), das Löschen der Speicherzelle 3 (Reihe (2)) und das Auslesen der Speicherzelle 3 (Reihe (3)) dargestellt ist. Für den Fall (2) ist in Fig. 4 hinsichtlich des Spannungspotentials MVP in Klammern der Spannungswert 0 V angegeben, falls die Logik keine Spannung in Höhe von 2,3 V (3 V - 0,7 V) am PN-Übergang ver­ tragen kann. Darüber hinaus ist in Fig. 4 mit VDD ein (posi­ tives) Versorgungsspannungspotential und mit "Floating" ein Schwebe- bzw. Leerlaufpotential bezeichnet.

Claims (15)

1. Speicheranordnung,
mit einer Vielzahl von in Speichersektoren (2) gruppierten ersten Speicherzellen (3), welche jeweils über eine Wortlei­ tung (10) adressierbar und zum Schreiben und/oder Auslesen von digitaler Information mit mindestens einer Bitleitung (5) verbunden sind,
wobei jedem Speichersektor (2) mindestens ein Schaltmittel (4) zur Aktivierung des jeweiligen Speichersektors (2) zuge­ ordnet ist,
dadurch gekennzeichnet,
dass die Schaltmittel (4) jeweils durch eine zweite Speicher­ zelle gebildet sind.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die ersten und zweiten Speicherzellen (3, 4) matrixartig in Reihen und Spalten angeordnet sind.

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Speichersektoren (2) jeweils eine Spalte von ersten Speicherzellen (3) umfassen.

4. Speicheranordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, dass die ersten und zweiten Speicherzellen (3, 4) jeweils MOS-Transistoren sind.

5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, dass die zweiten Speicherzellen (4) MOS-Transistoren mit ei­ nem Floating-Gate-Anschluss (FG) und einem Steuer-Gate- Anschluss (CG) sind, wobei der Floating-Gate-Anschluss (FG) mit dem Steuer-Gate-Anschluss (CG) kurzgeschlossen ist.

6. Speicheranordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die ersten Speicherzellen (3) jedes Speichersektors (2) einerseits an ihren Sourceanschlüssen (S) und andererseits an ihren Drainanschlüssen (D) miteinander verbunden sind, wobei eine zweite Speicherzelle (4) zwischen den miteinander ver­ bundenen Drainanschlüssen (D) der ersten Speicherzellen (3) des Speichersektors (2) und einem Spannungspotential (GBL) geschaltet ist.

7. Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, dass jedem Speichersektor (2) eine zweite Speicherzelle (4) zur Verbindung des Speichersektors (2) mit dem Spannungspo­ tential (GBL) und eine weitere zweite Speicherzelle (4) zur Verbindung des Speichersektors (2) mit einem weiteren Span­ nungspotential (GSL) zugeordnet ist.

8. Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet, dass die weitere zweite Speicherzelle (4) zwischen den mit­ einander verbundenen Sourceanschlüssen (S) der ersten Spei­ cherzellen (3) des jeweiligen Speichersektors (2) und das weitere Spannungspotential (GSL) geschaltet ist.

9. Speicheranordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass das mit der einen zweiten Speicherzelle (4) verbundene Spannungspotential (GBL) höher als das mit der weiteren zwei­ ten Speicherzelle (4) verbundene weitere Spannungspotential (GSL) ist.

10. Speicheranordnung nach einem der Ansprüche 7-9, dadurch gekennzeichnet, dass die einem entsprechenden Speichersektor (2) zugeordnete weitere zweite Speicherzelle (4) zum Auslesen von digitaler Information aus den ersten Speicherzellen (3) des entspre­ chenden Speichersektors (2) geboostet ist.

11. Speicheranordnung nach einem der Ansprüche 7-10, dadurch gekennzeichnet,
dass die mit den miteinander verbundenen Drainanschlüssen (D) der ersten Speicherzellen (3) eines Speichersektors (2) ver­ bundene eine zweite Speicherzelle (4) über eine gemeinsam für alle ersten Speicherzellen (3) dieses Speichersektors (2) vorgesehene Bitleitung (5) mit dem einen Spannungspotential (GBL) verbunden ist, und
dass die mit den miteinander verbundenen Sourceanschlüssen (S) der ersten Speicherzellen (3) eines Speichersektors (2) verbundene weitere zweite Speicherzelle (4) über eine gemein­ sam für alle ersten Speicherzellen (3) des jeweiligen Spei­ chersektors (2) vorgesehene Sourceleitung (6) mit dem weite­ ren Spannungspotential (GSL) verbunden ist.

12. Speicheranordnung nach einem der Ansprüche 4-11, dadurch gekennzeichnet, dass der eine zweite Speicherzelle (4) bildende MOS- Transistor in einer mit Ladungsträgern eines ersten Ladungs­ trägertyps dotierten Wanne (15) ausgebildet ist, wobei die Wanne (15) wiederum in einer mit Ladungsträgern eines zweiten Ladungsträgertyps dotierten weiteren Wanne (14) und die wei­ tere Wanne (14) auf einem mit Ladungsträgern des ersten La­ dungsträgertyps dotierten Substrat (13) ausgebildet ist, wo­ bei der erste Ladungsträgertyp entgegengesetzt zu dem zweiten Ladungsträgertyp ist.

13. Speicheranordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, dass die Speicheranordnung (1) Bestandteil eines nichtflüch­ tigen Flashspeichers ist.

14. Verwendung einer Speicherzelle einer Speicheranordnung als Sektorschalter,
wobei die Speicheranordnung (1) eine Vielzahl von in Spei­ chersektoren (2) gruppierten ersten Speicherzellen (3), wel­ che jeweils über eine Wortleitung (10) adressierbar und zum Schreiben und/oder Auslesen von digitaler Information mit mindestens einer Bitleitung (5) verbunden sind, umfasst
dadurch gekennzeichnet,
dass eine mit einem Speichersektor (2) verbundene zweite Speicherzelle (4) der Speicheranordnung (1) zur Aktivierung des jeweiligen Speichersektors (2) verwendet wird.

15. Verwendung nach Anspruch 14, dadurch gekennzeichnet
dass die Speicheranordnung (1) eine Vielzahl von matrixartig in Reihen und Spalten angeordneten ersten und zweiten Spei­ cherzellen (3, 4) umfasst, wobei die ersten Speicherzellen (3) einer Spalte jeweils einen Speichersektor (2) bilden, und
dass die zweiten Speicherzellen (4) einer Spalte jeweils zur Aktivierung des entsprechenden Speichersektors (2) dieser Spalte verwendet werden.