DE60225401T2

DE60225401T2 - Eingebetteter EPROM-Speicher mit einer einzigen Polysiliziumschicht

Info

Publication number: DE60225401T2
Application number: DE2002625401
Authority: DE
Inventors: Ching-Sung Hsi-Hu Town Yang; Shih-Jye Shen; Ching-Hsiang Hsu
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2001-11-02
Filing date: 2002-10-31
Publication date: 2009-03-26
Anticipated expiration: 2022-11-01
Also published as: EP1308962B1; CN1416174A; EP1308962A3; EP1308962A2; CN1192436C; DE60225401D1

Description

Die vorliegende Erfindung bezieht sich auf einen löschbaren, programmierbaren Festwertspeicher gemäß dem Oberbegriff des Anspruchs 1.
Die Halbleiterindustrie hat auf dem Gebiet der Technologien der Ultra Large Scale Integration (ULSI) Fortschritte erzielt. Die Herstellung von nicht-flüchtigen Speichern folgt ebenfalls diesem Trend der Größenreduzierung. Dank seiner Vorteile, wie z. B. seiner nicht-flüchtigen Eigenschaft, schnellen Zugriffszeit und niedrigen Verlustleistung, kann der nicht-flüchtige Speicher z. B. bei einer tragbaren Einrichtung, bei Halbleiter-Kameras und PC-Platinen eingesetzt werden. Nicht-flüchtige Speicher umfassen verschiedene Bauteiltypen, wie z. B. ein EAROM (Electrically Alterable Read-Only Memory bzw. elektrisch veränderbarer Festwertspeicher) und ein EEPROM (Electrically Erasable Programmable Read-Only Memory bzw. elektrisch löschbarer, programmierbarer Festwertspeicher). Verschiedene Bauteiltypen wurden für spezifische Einsätze entwickelt. Diese Teile wurden mit einer Fokussierung auf die Anforderungen einer hohen Haltbarkeit und einer hohen Geschwindigkeit entwickelt. Ein EEPROM erfordert mehrere Schichten aus Polysilizium und Siliziumoxid und daher wird ein Multi-Masking bzw. eine mehrfache Maskierung während der Fertigung verwendet, wodurch sich die Zeit zur Herstellung der Bauteile erhöht. Für die heutige Industrie ist es von Interesse, wie die Fertigungsprozesse zusammenzufassen sind, um die Kosten zu reduzieren. Einer der Ansätze ist es, den Speicherprozess mit der CMOS-Fertigung zusammenzufassen. Bis jetzt gab es viele Ansätze, die auf die Ausbildung des EPROM's und EEPROM's unter Verwendung eines einzigen Polyprozesses gerichtet waren. Bei dieser Technik wird ein Control-Gate durch eine Ionenimplantation in eine Siliziummasse gebrannt bzw. eingebettet. Ein EPROM oder OTP, das mit dem einzelnen Polyprozess verträglich ist, spielt eine bedeutendere Rolle auf dem Gebiet der Halbleiter.
US 3,843,954 zeigt eine integrierte Hochspannungstreiberschaltung zum Antreiben der Wortleitungen eines digitalen Computerspeicherarrays von Speicherzellen eines Floating-Gate-Avalanche-Injection-Transistors. Die beschriebene Speicherzelle wird „Floating-Gate-Avalanche-Injection-Metalloxidhalbleiter" bezeichnet, der ansonsten, wie in einem Schriftstück von D. Frohmann-Bentchkowski mit dem Titel „A fully-decoded 2048-bit electrically-programmable MOS ROM", 1971, IEEE, International Solid-State Circuits Conference, Feb. 18, 1971 offenbart, als „FAMOS"-Bauteil bekannt ist.
Vor diesem Hintergrund ist es Aufgabe der vorliegenden Erfindung, einen weiteren Aufbau eines löschbaren, programmierbaren Festwertspeichers bereitzustellen.
Die Lösung dieser Aufgabe erfolgt durch einen Aufbau eines löschbaren, programmierbaren Festwertspeichers gemäß dem Anspruch 1. Die Unteransprüche offenbaren bevorzugte Weiterbildung der Erfindung.
Wie aus der nachfolgenden detaillierten Beschreibung eindeutig ersichtlich, umfasst der beanspruchte löschbare, programmierbare Festwertspeicher zwei seriell verbundene P-Typ-Metalloxidhalbleiter-(PMOS-)Transistoren; einen ersten, als Auswahltransistor wirksamen PMOS-Transistor und einen zweiten PMOS-Transistor, wobei ein Gate des zweiten PMOS-Transistors als Floating-Gate wirksam ist, das einen Drain des zweiten PMOS-Transistors auf eine erste negative Vorspannung vorspannt, um dadurch eine zweite negative Vorspannung am Floating-Gate bereitzustellen, um einen Programmier-Modus auszuführen, ohne eine bestimmte Vorspannung auf einem Control-Gate einzusetzen.
Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus nachfolgender Beschreibung eines Ausführungsbeispiels anhand der Zeichnungen. Darin zeigt:
1 ein Layout gemäß dem Stand der Technik,
2 ein weiteres Layout gemäß dem Stand der Technik,
3 die Schaltung gemäß der vorliegenden Erfindung,
4 ein Layout gemäß der vorliegenden Erfindung,
5 eine Querschnittansicht eines Substrats, die den Programmier-Modus zum Schreiben des Status „1" gemäß der vorliegenden Erfindung veranschaulicht,
6 eine Querschnittansicht eines Substrats, sie den Programmier-Modus zum Schreiben des Status „0" gemäß der vorliegenden Erfindung veranschaulicht,
7 und 8 jeweils eine Querschnittansicht eines Substrats, die den Lese-Modus gemäß der vorliegenden Erfindung veranschaulicht,
9 die Drain-Strom-/Spannungskennlinie gemäß der vorliegenden Erfindung,
10 die Gate-Strom-/Spannungskennlinie gemäß der vorliegenden Erfindung, und
11 das Speicherzellenarray der vorliegenden Erfindung.
Der zu diesem Gebiet gehörende Stand der Technik ist im US-Patent mit dem Nr. 6,174,759 für Verhaar mit dem Titel „Method of manufacturing a semiconductor device" offenbart. Der Inhaber ist die US Philips Corporation (New York, NY) und hat den Stand der Technik am 3. Mai 1999 angemeldet. Das Verfahren offenbarte einen Prozess, der mit dem CMOS-Prozess integriert werden kann. Lucent Technologies, Inc. offenbarte ein Single-Poly-EEPROM am 31.5.2000 im US-Patent mit der Nummer 6,191,980 . Das Bauteil umfasst eine Steuervorrichtung, Umschaltvorrichtung und Löschvorrichtung, die alle ein gemeinsames Polysilizium-Floating-Gate gemeinsam benutzen, das ausgelegt ist, um eine Aufladung in der programmierten Speicherzelle zu unterdrücken. Die Speicherzelle kann sicher gelöscht werden, ohne die Übergangsdurchschläge zu riskieren. Mosel Vitelic, Inc. (Hsinchu, Taiwan) hat einen Single-Poly-Speicher offenbart und am 10.06.1998 mit dem Titel „Single-poly flash memory cell for embedded application and related methods" eingereicht. Der Stand der Technik kann im US-Patent mit der Nummer 6,044,018 gefunden werden. Der Stand der Technik umfasst eine Single-Poly-Flashspeicherzelle, die durch einen Standard-CMOS-Fertigungsprozess herstellbar ist. Ein NMOS-Floating-Gate ist an einem PMOS-Floating-Gate angeschlossen.
Im Artikel „IEEE transaction an electron device", Vol. 37, No. 3, März 1990, S. 675 ist ein Single-Poly-Si-EEPROM offenbart. Die Struktur umfasst ein eingebettetes Control-Gate, das durch eine Ionenimplantation ausgebildet ist. Die Zelle umfasst einen getrennten Transistor und einen gekoppelten Kondensator und kann durch einen Standard-CMOS-Prozess hergestellt werden. Die weitere Technik, die mit dem CMOS kompatibel sein kann, kann im IEEE JOURNAL OF SOLID SRATE CIRCUITS, Vol. 29, No. 3, 1994, S. 311 gefunden werden. Die Struktur umfasst einen NMOS und einen PMOS, wobei die Sperrschichten unter dem PMOS-Gate und dem p+ dotierten Bereich als Control-gate wirksam sind. Wenn eine positive Spannung an den p+ dotierten Bereich angelegt wird, ermittelt der Spannungspegel des Floating-Gate das Kapazitätsverhältnis des NMOS und PMOS. Die Ausführung kann durch Standard-CMOS-Prozesse ausgebildet werden. Die Struktur bezieht sich auf einen SIPPOS (Single-Poly-PureCMOS).
1 zeigt das Layout des nicht-flüchtigen Single-Poly-Speichers des Standes der Technik, wobei die Struktur einen n+ dotierten Bereich unter dem Floating-Gate umfasst und im Substrat eingebettet ist. Die Struktur nimmt zuviel Fläche in Anspruch. 2 zeigt einen weiteren Schichttyp gemäß dem Stand der Technik. Die Struktur ist aus einem Kondensator und einem PMOS zusammengesetzt. Die Technik hat einen Raum zum Ausbilden des Kondensators bereitzustellen. Folglich besteht ein Bedarf, einen löschbaren und programmierbaren Festwertspeicher mit einem geringeren Raum bereitzustellen.
3 zeigt die erfindungsgemäße Schaltung. Das Bauteil umfasst zwei seriell verbundene PMOS-Transistoren, wobei der erste PMOS-Transistor als Auswahltransistor verwendet wird und das Gate des Transistors mit der Auswahlgate-Spannung (V_SG) verbunden ist. Der erste Ausgang (Source) des ersten PMOS-Transistors ist auf die Source-Leitungsspannung vorgespannt und der zweite Ausgang (Drain) ist mit dem ersten Ausgang des zweiten PMOS-Transistors verbunden und der zweite Ausgang des zweiten PMOS ist mit der Bitleitungs-Spannung (V_BL) verbunden. Das Gate des zweiten PMOS-Transistors ist als das Floating-Gate wirksam. Es sollte beachtet werden, dass die erfindungsgemäße Zelle das Control-Gate im Vergleich zum Stand der Technik weglässt. Der Channel Hot Carrier bzw. Kanal spannungsführender Ladungsträger wird durch Anlegen einer geeigneten Vorspannung auf das Floating-Gate injizieren.
4 zeigt das EPROM-Layout der vorliegenden Erfindung, wobei das Bauteil einen dotierten Bereich 2 (eine seitliche Konfigurationsfläche in der Zeichnung) umfasst. Üblicherweise kann der dotierte Bereich durch eine Ionenimplantation ausgebildet sein, wobei der dotierte Bereich 2 in eine Streifenstruktur geformt sein kann. Ein erster leitfähiger Bereich 4 und ein zweiter leitfähiger Bereich 6 sind auf der Überlappungsfläche abgedeckt, um als Auswahltransistor-Gate und Floating-Gate wirksam zu sein. Das Gate des Auswahltransistors weist eine Streifenstruktur auf und ist mit der Auswahlgate-Spannung (V_SG) verbunden. Einer der Aspekte der vorliegenden Erfindung besteht darin, dass das Control-Gate weggelassen ist, wodurch die vorliegende Erfindung die Bauteilgröße reduzieren, die Anforderungen des IC-Trends erfüllen und in den CMOS-Prozess integrieren kann. Die Bitleitung und das Kontaktfenster der Auswahleitung können unter Verwendung eines Lithographie- und Ätzprozesses ausgebildet und auf dem dotierten Bereich 2. ausgerichtet werden.
Der zweite leitfähige Bereich 6 liegt an der Seite des ersten leitfähigen Bereichs 4 und bildet auf dem Substrat eine Kreuzstruktur mit einer Überlappungsfläche, um als Floating-Gate wirksam zu sein. Der Programmierungsvorgang wird durch den Einsatz einer Channel Hot Electron Injection (CHE) bzw. Injizierung spannungsführender Elektronen in den Kanal erzielt und das Floating-Gate wird durch die Hot Electrons bzw. spannungsführenden Elektronen im Progammierungsgate geladen, wobei der Spannungspegel des Floating-Gate niedriger als der Massepegel ist. Die Zelle des Bauteils bleibt „eingeschaltet". Während dem Löschmodus können die digitalen Zustände durch Belichten mittels ultraviolettem (UV-)Licht verändert werden, um den Zustand zu verändern. Beim Löschzustand liegt keine Spannung am Floating-Gate an.
9 veranschaulicht die Drain-Strom-/Spannungskennlinie und 10 zeigt die Gate-Strom-/Spannungskennlinie. In 10 beträgt die Drain-Vorspannung minus 5 bis minus 6 Volt. Am Strom-Spitzenwert des Gate-Stroms beträgt die PMOS-Gate-Vorspannung ca. minus 1 Volt. Unter diesem Umstand wird der Ladungsträger auf das Floating-Gate injizieren. Demzufolge entfällt das Control-Gate. Der Ausdruck „automatisch injizieren" bezieht sich darauf, dass das Bauteil zur Programmierung keine Vorspannung am Control-Gate anlegen muss. Mit einer Reduzierung der Floating-Gate-Vorspannung wird der Programmiermodus danach „abgeschaltet". Die höhere I_G/I_D-Effizienz kann mit einem geringeren Stromverbrauch erzielt werden.
Die Bedingungen zum Schreiben einer „digitalen Eins" und einer „digitalen Null" beziehen sich auf Tabelle eins und 5 und 6. Während dem Modus zum. Schreiben einer „digitalen Eins" wird die ausgewählte Wortleitung geerdet und die nicht ausgewählte Wortleitung in einen Bereich von 3–8 Volt, vorzugsweise ca. 5 Volt, versetzt. Die ausgewählte Bitleitung wird geerdet und die Vorspannung der nicht ausgewählten Bitleitung wird in einen Bereich von 3–8 Volt, vorzugsweise 5 Volt, versetzt, wobei die Vorspannung am Source-Knoten angelegt und die N-Wanne an 3–8 Volt angeschlossen ist. Der PMOS-Transistor des Auswahltransistors schaltet ein und das Hot Channel Electron injiziert auf das Floating-Gate des zweiten Transistors.
Während dem Modus zum Schreiben einer „digitalen Null" wird die ausgewählte Wortleitung geerdet und eine Vorspannung von 3–8 Volt an die nicht ausgewählte Wortleitung angelegt. Die ausgewählte Bitleitung wird in einen Bereich von 3–8 Volt, vorzugsweise 5 Volt, versetzt und die nicht ausgewählte Bitleitung wird in einen Bereich von 3–8 Volt versetzt. Der Source-Knoten und die N-Wanne sind jeweils an 3–8 Volt angeschlossen.
Während dem Lesevorgang wird die ausgewählte Wortleitung geerdet. Die nicht ausgewählte Wortleitung wird auf 2,5–5 Volt vorgespannt und die ausgewählte Bitleitung wird auf 3,3 Volt vorgespannt. Der Source-Knoten wird ebenfalls auf 2,5–5 Volt vorgespannt. Die N-Wanne wird entsprechend an 2,5–5 Volt angeschlossen. Wenn die Zelle programmiert wird, wird das Floating-Gate mit dem Ladungsträger geladen, danach ist V_FG–V_S < V_THP (Schwellenspannung des PMOS) und das Bauteil bleibt im Zustand „EIN". Das Floating-Gate dieser unprogrammierten Zellen weist keine Ladung darin auf, danach ist V_FG–V_S = 0 < V_THP (Schwellenspannung des PMOS) und das Bauteil im Zustand „AUS".
Wie oben erläutert, benötigt das Bauteil kein Control-Gate zur Programmierung. Das Floating-Gate kann sich selbst aufladen, um den digitalen Zustand zu definieren. Das Merkmal der vorliegenden Erfindung weist auf: das Bauteil kann durch Standard-CMOS-Prozesse hergestellt werden. Der Raum zum Ausbilden des Control-Gate kann entfallen, wodurch sich die Layout-Fläche reduziert.
11 veranschaulicht das Zellenarray. In der Zelle I ist der Drain im Modus zum Schreiben einer „digitalen Eins" mit 5 oder 6 V vorgespannt und das Gate des Auswahltransistors ist mit Masse verbunden. Die anderen Zellen (Zelle II, Zelle III und Zelle IV), die nicht auf der gleichen Bitleitung programmiert werden, erfahren keine Drain-Störung, die typischerweise bei einem geschichteten Gate-Speicher auftritt, weil sich der Transistor in einem AUS-Zustand befindet und das elektrische Feld zwischen dem Drain- und Floating-Gate nicht stark genug ist, um spannungsführende Träger zu injizieren/zu erzeugen. Ferner wird das Kopplungspotential des Floating-Gate von der Wortleitung nicht induziert, wodurch das Phänomen der Gate-Störung eliminiert wird.

Wie für einen Durchschnittsfachmann ersichtlich, dient die zuvor beschriebene bevorzugte erfindungsgemäße Ausführungsform eher zur Veranschaulichung als zur Beschränkung der vorliegenden Erfindung. Dadurch dass die Erfindung in Verbindung mit einer bevorzugten Ausführungsform beschrieben wurde, wird sich dem Durchschnittsfachmann nun die Modifikation von selbst aufdrängen. Daher ist die Erfindung nicht auf diese Ausführungsform beschränkt, sondern die Erfindung beabsichtigt vielmehr, verschiedene Modifikationen und ähnliche Anordnungen abzudecken, die im Wesen und Umfang der anliegenden Ansprüche eingeschlossen sind, deren Umfang die weitestgehende Interpretation gewährt werden sollte, um all diese Modifikationen und ähnlichen Strukturen einzuschließen. TABELLE EINS

Vorgang	WL auswählen	WL nicht auswählen	BL auswählen	BL nicht auswählen	Source-Leitung	N-Wanne
Schreibe Eins	0 V	5 V	0 V		5 V	5 V
Schreibe Null	0 V	5 V	5 V	5 V	5 V	5 V
Lese	0 V	3,3 V	3,3 V	3,3 V	3,3 V	3,3 V

Obwohl die bevorzugte Ausführungsform der Erfindung veranschaulicht und beschrieben wurde, ist es selbstverständlich, dass verschiedene Änderungen hierin erfolgen können, ohne vom Wesen und Umfang der Erfindung abzuweichen.

Claims

Löschbarer programmierbarer Festwertspeicher, umfassend: eine N-Wanne, die elektrisch mit einer Wannenspannung gekoppelt ist; und zwei seriell verbundene Metalloxidhalbleiter (MOS) – Transistoren vom P-Typ, die auf der N-Wanne ausgebildet sind, wobei ein erster PMOS-Transistor umfasst: ein Auswahlgate, das über einem Kanalbereich des ersten PMOS-Transistors ausgebildet ist und elektrisch mit einer Auswahlgatespannung gekoppelt ist; einen ersten Source-Bereich, der elektrisch mit einer Source-Leitungsspannung verbunden ist; und einen ersten Drain-Bereich; und ein zweiter PMOS-Transistor umfasst: einen zweiten Source-Bereich, der elektrisch mit dem Drain-Bereich des ersten PMOS-Transistors verbunden ist; einen zweiten Drain-Bereich, der elektrisch mit einer Bitleitungs-Spannung gekoppelt ist; und ein Floating-Gate, das über einem Floating-Gate-Kanal ausgebildet ist, der von dem zweiten Source-Bereich und dem zweiten Drain-Bereich definiert wird, dadurch gekennzeichnet, dass das Floating-Gate in einem Programmier-Modus eine induzierte Floating-Gate-Spannung annimmt, die von der Bitleitungs-Spannung, der Wannenspannung und dem Source-Bereich des zweiten PMOS-Transistors zugeführt wird, wobei die Floating-Gate-Spannung im Programmier-Modus eine Einkoppelung spannungsführender Elektronen in den Kanal, Channel Hot Electron Injection, ermöglicht, wobei während eines Modus zum Schreiben einer „digitalen Eins" eine ausgewählte Wortleitung geerdet und eine nicht ausgewählte Wortleitung mit einer Vorspannung beaufschlagt wird, die ungefähr einer positiven ersten Spannung entspricht, wobei eine ausgewählte Bitleitung geerdet wird, eine nicht ausgewählte Bitleitung bei ungefähr der ersten Spannung ist, ein Source-Knoten und eine N-Wanne mit der ersten Spannung verbunden sind, wodurch der ausgewählte Transistor eingeschaltet und die spannungsführenden Träger in das Floating-Gate des zweiten P-Typ Metalloxidhalbleiter-Transistor eingekoppelt werden.
Löschbarer programmierbarer Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die erste Spannung zwischen 3 und 8 Volt liegt.
Löschbarer programmierbarer Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, dass während eines Modus zum Schreiben einer „digitalen Null" eine ausgewählte Wortleitung geerdet ist und eine nicht ausgewählte Wortleitung an einer zweiten Spannung angelegt ist, eine ausgewählte Bitleitung bei ungefähr der zweiten Spannung ist und eine nicht ausgewählte Bitleitung ebenfalls bei ungefähr der zweiten Spannung ist, ein Source-Knoten und eine N-Wanne jeweils mit der zweiten Spannung verbunden sind, wodurch der ausgewählte Transistor abgeschaltet wird und spannungsführende Träger nicht in der Lage sind, in das Floating-Gate einzukoppeln.
Löschbarer programmierbarer Festwertspeicher nach Anspruch 3, dadurch gekennzeichnet, dass die zweite Spannung zwischen 3 und 8 Volt liegt.
Löschbarer programmierbarer Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, dass während eines Lesemodus eine ausgewählte Wortleitung geerdet und eine nicht ausgewählte Wortleitung mit einer Vorspannung beaufschlagt wird, die einer dritten Spannung entspricht, eine ausgewählte Bitleitung auf ungefähr einer vierten Spannung ist, eine nicht ausgewählte Bitleitung mit einer Vorspannung beaufschlagt wird, die der dritten Spannung entspricht, ein Source-Knoten ebenfalls mit einer Vorspannung beaufschlagt wird, die der dritten Spannung entspricht und, eine N-Wanne mit der dritten Spannung verbunden ist, wodurch der ausgewählte Transistor eingeschaltet wird, um den in dem Floating-Gate gespeicherten Status zu lesen.
Löschbarer programmierbarer Festwertspeicher nach Anspruch 5, dadurch gekennzeichnet, dass die dritte Spannung zwischen 2,5 und 5 Volt liegt.
Löschbarer programmierbarer Festwertspeicher nach Anspruch 5, dadurch gekennzeichnet, dass die vierte Spannung zwischen 0 und 2,5 Volt liegt.
Löschbarer programmierbarer Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, dass in einem Zellenfeld ein nicht ausgewählter Transistor keine Drain-Störung erfährt, da der nicht ausgewählte Transistor in einem Aus-Zustand ist und das elektrische Feld zwischen der Bitleitung und dem Floating-Gate nicht stark genug ist, um spannungsführende Träger einzukoppeln/zu erzeugen, ein Koppeln des Floating-Gates von der Wortleitung nicht induziert wird, wodurch das Gate-Störungsphänomen beseitigt wird.
Löschbarer programmierbarer Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, dass während eines Programmierungsvorgangs eine Wannenspannung an der N-Wanne angelegt ist, eine erste Spannung, die geringer als die Wannenspannung ist, am zweiten P-dotierten Drain-Bereich des zweiten PMOS-Transistors angelegt ist, wodurch eine zweite Spannung in das Floating-Gate gekoppelt wird, um den zweiten PMOS-Transistor einzuschalten.
Löschbarer programmierbarer Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, dass der erste Source-Bereich, der erste Drain-Bereich, der zweite Source-Bereich und der zweite Drain-Bereich von einem dotierten Bereich (2) gebildet werden, der in eine unterbrochene Streifenstruktur mit drei Bereich geformt ist und durch Ionenimplantation in einem Substrat ausgebildet ist; das Auswahlgate durch einen ersten leitfähigen Bereich (4) ausgebildet ist, der eine Streifenstruktur umfasst und auf dem Substrat angeordnet ist, der eine erste Kreuzstruktur mit einem ersten überlappenden Bereich mit dem dotierten Bereich (2) bildet; und das Floating-Gate durch einen zweiten leitfähigen Bereich (6) gebildet wird, der an einer Seite des ersten leitfähigen Bereichs und auf dem Substrat liegt, der eine zweite Kreuzstruktur mit einem zweiten überlappenden Bereich mit dem dotierten Bereich (2) bildet.