CN102779552B - 记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法 - Google Patents
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Abstract
本发明是有关于一种记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法。该记忆体具有第一记忆胞，其具有第一S/D区并与第二记忆胞共用第二S/D区。第二记忆胞具有与第二S/D区相对的第三S/D区。在程序化第一记忆胞时，施加第一电压到第一记忆胞的控制栅极；施加第二电压到第二记忆胞的控制栅极，使第二记忆胞的通道区处于微开启状态；及施加第三电压到第一S/D区，使第二S/D区浮置，施加第四电压到第三S/D区，且第三电压与第四电压使得载子从第三S/D区流至第一第S/D区，以利用源极侧注入效应将载子注入第一记忆胞的电荷储存层。由于所施加的偏压较低，因此可提升程序化速度、提高元件集积度及获得较大的记忆体裕度。
Description
技术领域
本发明涉及一种记忆体元件的操作，特别是涉及一种记忆体(阵列)中记忆胞的程序化方法，以及利用该方法的一种记忆体装置。
背景技术
非挥发性记忆体(non-volatile memory)由于具有可进行多次资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，因此许多电器产品中必须具备此类记忆体，以维持电器产品开机时的正常操作，其已成为个人电脑和电子设备所广泛采用的一种记忆体元件。
典型的非挥发性记忆体元件，一般是被设计成具有堆叠式栅极(Stacked-Gate)结构，其中包括以掺杂多晶硅制作的浮置栅极(FloatingGate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字元线(Word Line)相接，此外还包括穿隧氧化层(Tunneling Oxide)和栅间介电层(Inter-GateDielectric Layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。
另一种典型的挥发性记忆体，则是使用电荷捕捉(charge trapping)作为资料储存型态的氮化硅只读记忆体(Nitride read only memory)。其利用由氧化物层-氮化物层-氧化物层所构成的电荷捕捉结构(即熟知的ONO层)可储存二位元的资料。一般来说，二位元的资料可分别储存于电荷捕捉结构中的氮化物层的左侧(即左位元)或右侧(即右位元)。
在目前提高元件积集度的趋势下，会依据设计规则缩小元件的尺寸。随着记忆体及其记忆胞的尺寸越做越小，记忆胞之间的击穿电流(Punch-through current)会越来越显著，由未选定的记忆胞所提供的击穿电流会影响到对选定记忆胞进行程序化操作时的稳定性，而明显降低记忆胞的效能。
由此可见，上述现有的记忆体的程序化方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的记忆体的程序化方法存在的缺陷，而提供一种新的记忆体的程序化方法，所要解决的技术问题是其通过使该记忆体中的第一记忆胞与相邻的第二记忆胞共用一S/D区，该S/D区在程序化时为浮置，将第二记忆胞作为开关晶体管，藉由使第二记忆胞的通道区处于微开启状态，以利用源极侧注入效应程序化第一记忆胞，非常适于实用。
本发明的另一目的在于，提供一种新的记忆体阵列中记忆胞的程序化方法，所要解决的技术问题是使其结合源极侧注入效应与通道热载子注入效应，以程序化记忆体阵列中的记忆胞，从而更加适于实用。
本发明的再一目的在于，提供一种新的记忆体装置，所要解决的技术问题是其包括记忆体阵列和电路单元，其中本发明的记忆体的程序化方法可应用到此记忆体阵列，并且此电路单元可进行本发明的记忆体的程序化方法的步骤，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体的程序化方法。记忆体具有第一记忆胞，第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且第二记忆胞具有与第二S/D区相对的第三S/D区。在程序化第一记忆胞时，施加第一电压到第一记忆胞的第一控制栅极；施加第二电压到第二记忆胞的第二控制栅极，使第二记忆胞的通道区处于微开启状态；以及施加第三电压到第一S/D区，而第二S/D区为浮置，施加第四电压到第三S/D区，且第三电压与第四电压使得载子从第三S/D区流至第一S/D区，以利用源极侧注入效应将载子注入第一记忆胞的电荷储存层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆体的程序化方法，其中所述的第二电压为接近第二记忆胞的起始电压。
前述的记忆体的程序化方法，其中所述的第一记忆胞及第二记忆胞皆为N型记忆胞，且第三电压在正值方向上高于第四电压。
前述的记忆体的程序化方法，其中所述的电荷储存层是电荷捕陷层，载子被捕陷在第一记忆胞的电荷捕陷层中靠近第二S/D区的位置。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体的程序化方法。记忆体具有第一记忆胞，第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且第二记忆胞具有与第二S/D区相对的第三S/D区。在程序化第一记忆胞时，施加第一电压到第一记忆胞的第一控制栅极；施加第二电压到第二记忆胞的第二控制栅极，使第二记忆胞的通道区在微开启状态与完全开启状态之间变换；施加第三电压到第一S/D区，而第二S/D区为浮置，施加第四电压到第三S/D区，且第三电压与第四电压使得载子从第三S/D区流至第一S/D区，以利用源极侧注入效应及通道热载子效应将载子注入第一记忆胞的电荷储存层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆体的程序化方法，其中施加第二电压到第二记忆胞的第二控制栅极的方法包括施加具有不同强度的多个电压脉波(Voltage Pulse)至第二控制栅极、施加三角形电压脉波(Voltage Pulse)至第二控制栅极或施加梯形电压脉波(Voltage Pulse)至第二控制栅。
前述的记忆体的程序化方法，其中所述的电压脉波的值从小至大逐渐增加或从大至小逐渐减少。
前述的记忆体的程序化方法，其中施加第二电压到第二记忆胞的第二控制栅极的方法包括施加三角形电压脉波(Voltage Pulse)至第二控制栅极。
前述的记忆体的程序化方法，其中所述的三角形电压脉波的值从小至大逐渐增加或从大至小逐渐减少。
前述的记忆体的程序化方法，其中施加第二电压到第二记忆胞的第二控制栅极的方法包括施加梯形电压脉波(Voltage Pulse)至第二控制栅极。
前述的记忆体的程序化方法，其中所述的梯形电压脉波的值从小至大逐渐增加至最大值并维持一段时间后逐渐减少或梯形电压脉波的值从大至小逐渐减少至最小值并维持一段时间后逐渐增加。
前述的记忆体的程序化方法，其中所述的第一记忆胞及第二记忆胞皆为N型记忆胞，且第三电压在正值方向上高于第四电压。
前述的记忆体的程序化方法，其中所述的电荷储存层是浮置栅极、电荷捕陷层或纳米结晶层其中之一。
前述的记忆体的程序化方法，其中所述的电荷储存层是电荷捕陷层，载子被捕陷在第一记忆胞的该电荷捕陷层中靠近第一S/D区及第二S/D区的位置。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆体阵列中记忆胞的程序化方法。在进行程序化操作时，经由第一字元线，施加第一电压至第一记忆胞的第一控制栅极；经由第二字元线，施加第二电压至与第一记忆胞相邻的第二记忆胞的第二控制栅极，使第二记忆胞的通道区处于微开启状态或完全开启状态，其中第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且第二记忆胞具有与第二S/D区相对的第三S/D区；经由第一位元线，施加第三电压到该第一S/D区；而第二S/D区为浮置；以及经由第二位元线，施加第四电压到该第三S/D区，其中第三电压与第四电压使得载子从第三S/D区流至第一S/D区，以利用源极侧注入效应或通道热载子效应将载子注入第一记忆胞的电荷储存层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆体的程序化方法，其中所述的电荷储存层是电荷捕陷层，使载子被捕陷在第一记忆胞的电荷捕陷层中靠近第二S/D区的位置、第一记忆胞的电荷捕陷层中靠近第一S/D区的位置、或第一记忆胞的电荷捕陷层中靠近第一S/D区的位置及靠近第二S/D区的位置。
前述的记忆体的程序化方法，还包括施加第五电压到邻近第一位元线的第三位元线，以抑制与第一记忆胞共用第一字元线与第一位元线的非选定记忆胞被程序化。
前述的记忆体的程序化方法，还包括施加第六电压到邻近第二位元线的第四位元线，以抑制与第一记忆胞共用第一字元线与第二位位元线的非选定记忆胞被程序化。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法至少具有下列优点及有益效果：
根据本发明所述的程序化方法，藉由利用源极侧注入效应程序化记忆胞，因此所施加的偏压较低，而且可以提升程序化速度。
根据本发明所述的程序化方法，藉由组合使用源极侧注入效应及通道热电子注入效应来程序化记忆胞，当用于由两个记忆胞组成的记忆胞组时，可以达成单一记忆胞组四位元资料储存。
根据本发明所述的程序化方法，可以加快记忆胞的程序化速度、提高元件集积度以及获得较大的记忆体裕度。
综上所述，本发明是有关于一种记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法。该记忆体具有第一记忆胞，其具有第一S/D区并与第二记忆胞共用第二S/D区。第二记忆胞具有与第二S/D区相对的第三S/D区。在程序化第一记忆胞时，施加第一电压到第一记忆胞的控制栅极；施加第二电压到第二记忆胞的控制栅极，使第二记忆胞的通道区处于微开启状态；以及施加第三电压到第一S/D区，使第二S/D区浮置，施加第四电压到第三S/D区，且第三电压与第四电压使得载子从第三S/D区流至第一第S/D区，以利用源极侧注入效应将载子注入第一记忆胞的电荷储存层。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是绘示根据本发明的一实施例的非挥发性记忆体中记忆胞的程序化方法的示意图。
图2是绘示根据本发明的另一实施例的非挥发性记忆体中记忆胞的程序化方法的示意图。
图3是绘示根据本发明的一实施例的作为开关晶体管的记忆胞的起始电压分布的示意图。
图4A是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波的时序图。
图4B是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波次数与电压的关系图。
图5A、图5B是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波的时序图。
图6A、图6B是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波的时序图。
图7是绘示根据本发明的一实施例的一种非挥发性记忆体阵列的电路图。
图8是根据本发明的一实施例的记忆体装置的功能方框图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法其具体实施方式、方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
本发明的一实施例提供一种非挥发性记忆体中记忆胞的程序化方法，适用由两个记忆胞串联连接而构成的记忆胞组。在记忆胞组中，其中一个记忆胞作为欲程序化的记忆胞，另一个记忆胞则做为开关晶体管。藉由控制作为开关晶体管的记忆胞的通道区的状态(微开启状态或完全开启状态)，以利用源极侧注入效应或通道热载子效应将载子注入欲程序化的记忆胞的电荷储存层。
图1是绘示根据本发明的一实施例的非挥发性记忆体中记忆胞的程序化方法的示意图。在下述说明中，是以N型记忆胞为例做说明。
请参阅图1所示，在此非挥发性记忆体中，记忆胞组由记忆胞102与记忆胞104串接而成。记忆胞102具有电荷储存层106a和在基底100中的N型源极/漏极区(以下称S/D区)108，并与相邻记忆胞104共用N型S/D区110。记忆胞104具有电荷储存层106b和与S/D区110相对的N型S/D区112。记忆胞102、104的电荷储存层106a、106b可为浮置栅极、电荷捕陷层或纳米结晶层。当电荷储存层106a、106b是浮置栅极时，其可以ONO复合层与控制栅极114a、114b相隔。当电荷储存层106a、106b是电荷捕陷层时，其材质可包括氮化硅(SiN)、氧化铝或其他高介电常数材料。当电荷储存层106a、106b是纳米结晶层时，其是含有硅、锗或金属等纳米结晶。
此实施例是以对记忆胞102进行程序化为例，其中记忆胞104作为开关晶体管。在此例示的程序化操作中，栅极电压Vga施加到控制栅极114a。栅极电压Vga须足够大，以使热电子注入电荷储存层106a。而且，藉由控制栅极电压Vga大小，也可以控制记忆胞102的程序化位准，使记忆胞可储存多位元资料。栅极电压Vgb施加到控制栅极114b，以使电荷储存层106b下的通道区处于微开启状态。在本实施例中，所谓通道区处于微开启状态是指通道区没有完全开启而只有小部分电子可以通过通道区。栅极电压Vgb为接近记忆胞104的起始电压，较佳为记忆胞104的起始电压值±5％。电压Vs和在正值方向上高于Vs的电压Vd分别施加到S/D区112、108，且S/D区110为浮置。电压Vd须足够大，用于在水平方向上加热热电子，以使热电子能够克服硅与氧化硅之间的能障高度(Si/SiO2 barrier height)。电压Vs、Vd使得电子从S/D区112流至S/D区108。
由于记忆胞104的通道区处于微开启状态，只有小部分电子可以通过记忆胞104的通道区，亦即形成较小的程序化电流。而且，浮置的S/D区110的电位将会提高，而在靠近记忆胞104的漏极侧(S/D区110)引起明显的加热电场(heating field)。如此，即可利用源极侧注入效应，在记忆胞102的源极侧(S/D区110)将电子注入记忆胞102的电荷储存层106a。在一实例中，栅极电压Vga＝10V、栅极电压Vgb＝Vth±5％、电压Vs＝接地或0V、电压Vd＝3-5V。
另一方面，当要对记忆胞104进行程序化时，其中记忆胞102作为开关晶体管。将栅极电压Vga施加到控制栅极114b。栅极电压Vgb施加到控制栅极114a，电压Vs和在正值方向上高于Vs的电压Vd分别施加到S/D区108、112，且S/D区110为浮置。即可利用源极侧注入效应，在记忆胞104的源极侧(S/D区110)将电子注入记忆胞104的电荷储存层106b。
在一实施例中，当电荷储存层106a、106b是电荷捕陷层时，电子被捕陷在电荷储存层106a中靠近S/D区110的位置116a以及电荷储存层106b中靠近S/D区110的位置116b。
根据本发明的一实施例，由于利用源极侧注入效应程序化记忆胞102或记忆胞104，因此所施加的偏压较低，而且可以提升程序化速度。
图2是绘示根据本发明的另一实施例的非挥发性记忆体中记忆胞的程序化方法的示意图。
请参阅图2所示，此实施例是以对记忆胞102进行程序化为例，其中记忆胞104作为开关晶体管。在此例示的程序化操作中，栅极电压Vga施加到控制栅极114a。栅极电压Vga须足够大，以使热电子注入电荷储存层106a。而且，藉由控制栅极电压Vga大小，也可以控制记忆胞102的程序化位准，使记忆胞可储存多位元资料。栅极电压Vgb施加到控制栅极114b，以使电荷储存层106b下的通道区处于微开启状态、完全开启状态或在微开启状态与完全开启状态之间变换。在本实施例中，所谓通道区处于微开启状态是指通道区没有完全开启而只有小部分电子可以通过通道区，此时栅极电压Vgb为接近记忆胞104的起始电压，较佳为记忆胞104的起始电压值±5％；所谓通道区处于完全开启状态是指大部分电子可以通过通道区，此时栅极电压Vgb为远大于记忆胞104的起始电压。电压Vs和在正值方向上高于Vs的电压Vd分别施加到S/D区112、108，且S/D区110为浮置。电压Vs、Vd使得电子从S/D区112流至S/D区108。电压Vd须足够大，以使加热的热电子能够克服硅与氧化硅之间的能障高度(Si/SiO2 barrierheight)。
当记忆胞104的通道区处于微开启状态，只有小部分电子可以通过记忆胞104的通道区，亦即形成较小的程序化电流。而且，由于浮置的S/D区110的电位将会提高，而在靠近记忆胞104的漏极侧(S/D区110)引起明显的加热电场(heating field)。如此，即可利用源极侧注入效应，在记忆胞102的源极侧(S/D区110)将电子注入记忆胞102的电荷储存层106a。
当记忆胞104的通道区处于完全开启状态，大部分电子可以通过记忆胞104的通道区，亦即形成较大的程序化电流。而且，由于浮置的S/D区110的电位将会拉低，而在靠近记忆胞102的漏极侧(S/D区108)引起明显的加热电场(heating field)。如此，即可利用通道热电子注入效应，在记忆胞102的漏极侧(S/D区108)将电子注入记忆胞102的电荷储存层106a。
当记忆胞104的通道区在微开启状态与完全开启状态之间变换，即可利用通道热电子注入效应及源极侧注入效应，在记忆胞102的漏极侧(S/D区108)及源极侧(S/D区110)将电子注入记忆胞102的电荷储存层106a。
另一方面，当要对记忆胞104进行程序化时，其中记忆胞102作为开关晶体管。将栅极电压Vga施加到控制栅极114b。栅极电压Vgb施加到控制栅极114a，以使电荷储存层106a下的通道区处于微开启状态、完全开启状态或在微开启状态与完全开启状态之间变换。电压Vs和在正值方向上高于Vs的电压Vd分别施加到S/D区108、112，且S/D区110为浮置。即可利用源极侧注入效应、通道热电子注入效应或源极侧注入效应及通道热电子注入效应两者，在记忆胞104的源极侧(S/D区110)、漏极侧(S/D区112)或源极侧(S/D区110)与漏极侧(S/D区112)两者将电子注入记忆胞104的电荷储存层106b。
在一实施例中，当电荷储存层106a、106b是电荷捕陷层时，利用源极侧注入效应进行程序化，使电子被捕陷在电荷储存层106a中靠近S/D区110的位置2以及电荷储存层106b中靠近S/D区110的位置3；利用通道热电子注入效应进行程序化，使电子被捕陷在电荷储存层106a中靠近S/D区108的位置1以及电荷储存层106b中靠近S/D区112的位置4。
当采用使电荷储存层106b下的通道区在微开启状态与完全开启状态之间变换时，则可以在一个程序化步骤中，利用源极侧注入效应及通道热电子注入效应，使电子被捕陷在电荷储存层106a中靠近S/D区110的位置2以及电荷储存层106a中靠近S/D区108的位置1。当采用使电荷储存层106a下的通道区在微开启状态与完全开启状态之间变换时，则可以在一个程序化步骤中，利用源极侧注入效应及通道热电子注入效应，使电子被捕陷在电荷储存层106b中靠近S/D区110的位置3以及电荷储存层106b中靠近S/D区112的位置4。藉由此种方式来达成单一记忆胞组四位元资料储存。
根据本发明的一实施例的非挥发性记忆体中记忆胞的程序化方法，将电子注入位置1、2、3、4时，程序化偏压设定如表1所示。
表1
根据本发明的一实施例的非挥发性记忆体中记忆胞的读取方法，在读取记忆胞的位置1、2、3、4时的偏压设定如表2所示。
表2
根据本发明的一实施例，藉由组合使用源极侧注入效应及通道热电子注入效应来程序化具有电荷捕陷层的记忆胞，当用于由两个记忆胞组成的记忆胞组时，可以达成单一记忆胞组四位元资料储存。而且，根据本发明的一实施例的方法可以加快记忆胞的程序化速度以及获得较大的记忆体裕度(memory window)。
图3是绘示根据本发明的一实施例的作为开关晶体管的记忆胞的起始电压分布的示意图。藉由图3以说明如何取得栅极电压Vgb的电压值范围。
在图3中，作为开关晶体管的记忆胞的原始起始电压分布曲线200。当使用源极侧注入效应进行程序化时，可得到低边界起始电压分布曲线202与高边界起始电压分布曲线204。根据低边界起始电压分布曲线202取得对应的最小栅极电压Vgb的电压值X1；根据高边界起始电压分布曲线204取得对应的最大栅极电压Vgb的电压值X2。当利用通道热电子注入效应进行程序化时，可得到低边界起始电压分布曲线206以及高边界起始电压分布曲线208。根据低边界起始电压分布曲线206取得对应的最小栅极电压Vgb的电压值X3；根据高边界起始电压分布曲线208取得对应的最小栅极电压Vgb的电压值X4。
为了使作为开关晶体管的记忆胞在微开启状态，较佳是将栅极电压Vgb的电压值范围设在电压值X1至电压值X2之间(表1中所示的低Vgb)。当然，栅极电压Vgb的电压值的最小值可以略小于电压值X1；栅极电压Vgb的电压值的最大值可以略大于电压值X2，且小于电压值X3。藉由使栅极电压Vgb的电压范围涵盖了电压值X1与电压值X2，且不超过电压值X3，可以限制只利用源极侧注入效应来程序化记忆体。
为了使作为开关晶体管的记忆胞在完全开启状态，较佳是将栅极电压Vgb的电压值设为大于电压值X3(表1中所示的高Vgb)。
为了使作为开关晶体管的记忆胞在微开启状态与完全开启状态之间变换，较佳是操作区域210设在电压值X1至电压值X4之间，亦即将栅极电压Vgb的电压值范围设在X1至X4之间。当然，栅极电压Vgb的电压值的最小值可以略小于电压值X1；栅极电压Vgb的电压值的最大值可以略大于电压值X4。藉由使栅极电压Vgb的电压范围涵盖了电压值X1与电压值X4，可以结合源极侧注入效应以及通道热电子注入效应来程序化记忆体。
接着，说明将栅极电压Vgb施加到控制栅极114a、114b，以使电荷储存层106a、106b下的通道区在微开启状态与完全开启状态之间变换的方法。
图4A是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波的时序图。图4B是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波次数与电压的关系图。在此，以使电子被捕陷在电荷储存层106a中靠近S/D区110的位置2以及电荷储存层106a中靠近S/D区108的位置1为例作说明。
请参阅图2、图4A及图4B所示，栅极电压Vga施加到控制栅极114a。电压Vs和在正值方向上高于Vs的电压Vd分别施加到S/D区112、108，且S/D区110为浮置。栅极电压Vgb施加到控制栅极114b，以使电荷储存层106b下的通道区在微开启状态与完全开启状态之间变换。其中施加栅极电压Vgb施加到控制栅极114b的方法包括施加具有不同强度的多个电压脉波(Voltage Pulse)至控制栅极114b。
如图4A、图4B所示，将栅极电压Vgb以方形的电压脉波形式施加到控制栅极114b。在进行程序化操作时，每一电压脉波的强度会以一常数增加，例如是以0.5V为常数。
在只利用源极侧注入效应进行程序化的情况下，当第一次输入的栅极电压Vgb的值为V1，则电压值V1例如是略小于电压值X1；最后一次输入的栅极电压Vgb的值为V2，则电压值V2例如是大于电压值X2且小于电压值X3。
在结合源极侧注入效应以及通道热电子注入效应进行程序化的情况下，当第一次输入的栅极电压Vgb的值为V1，则电压值V1例如是小于电压值X1；最后一次输入的栅极电压Vgb的值为V2，则电压值V2例如是大于电压值X4。
当然，不同强度的多个电压脉波(Voltage Pulse)可以根据任何组合的不同的变化强度施加。
图5A、图5B是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波的时序图。
如图5A、图5B所示，将栅极电压Vgb以三角形电压脉波形式施加到控制栅极114b。举例来说，在进行程序化操作时，三角形电压脉波的值从电压值V1逐渐增加至电压值V2或从电压值V2逐渐减少至电压值V1。其中，三角形电压脉波的斜率越小越好。
在只利用源极侧注入效应进行程序化的情况下，电压值V1例如是小于电压值X1，电压值V2例如是大于电压值X2且小于电压值X3。
在结合源极侧注入效应以及通道热电子注入效应进行程序化的情况下，电压值V1例如是小于电压值X1，电压值V2例如是大于电压值X4。
图6A、图6B是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波的时序图。
如图6A、图6B所示，将栅极电压Vgb以梯形电压脉波形式施加到控制栅极114b。在进行程序化操作时，梯形电压脉波的值从电压值V1逐渐增加至电压值V2并维持一段时间后逐渐减少至电压值V1，或梯形电压脉波的值从电压值V2逐渐减少至电压值V1并维持一段时间后逐渐增加至电压值V2。
在只利用源极侧注入效应进行程序化的情况下，电压值V1例如是小于电压值X1，电压值V2例如是大于电压值X2且小于电压值X3。
在结合源极侧注入效应以及通道热电子注入效应进行程序化的情况下，电压值V1例如是小于电压值X1，电压值V2例如是大于电压值X4。
本发明的一实施例中举了方形电压脉波、三角形电压脉波以及梯形电压脉波为例子作说明。当然只要将栅极电压Vgb设定成包含操作区域210，也可以采用其他型式的电压脉波。
图7是绘示根据本发明的一实施例的一种非挥发性记忆体阵列的电路图。本发明的一实施例的程序化方法适用于此非挥发性记忆体阵列。
请参阅图7所示，记忆体阵列包括排成行/列阵列的多个记忆胞M11～M54、多条字元线WL1～WL4及多条位元线BL1～BL6。
各记忆胞M11～M54分别具有控制栅极。同一列中记忆胞M11～M54以S/D区串接在一起构成记忆胞列MR1～MR5，且以每相邻两记忆胞为记忆胞组C1～C10。在记忆胞组C1～C10中两记忆胞之间的S/D区为浮置。举例来说，记忆胞M11～M14以S/D区串接在一起构成记忆胞列MR1；记忆胞M21～M24以S/D区串接在一起构成记忆胞列MR2；依此类推，记忆胞M51～M54以S/D区串接在一起构成记忆胞列MR5。记忆胞M11及记忆胞M12构成一记忆胞组C1；记忆胞M13及记忆胞M14构成一记忆胞组C2；依此类推，记忆胞M53及记忆胞M54构成一记忆胞组C10。
多条字元线WL1～WL4在行方向上平行排列。每一字元线WL1～WL4与一行记忆胞的控制栅极耦接。举例来说，字元线WL1与一行记忆胞M11～M51的控制栅极耦接；字元线WL2与一行记忆胞M12～M52的控制栅极耦接；依此类推，字元线WL4与一行记忆胞M14～M54的控制栅极耦接。
多条位元线BL1～BL4在列方向上平行排列。在同一列中，串接记忆胞组C1～C10的S/D区交替地耦接至二位元线。举例来说，串接记忆胞组C1～C2的S/D区交替地耦接至位元线BL1及BL2；串接记忆胞组C3～C4的S/D区交替地耦接至位元线BL2及BL3；依此类推，串接记忆胞组C9～C10的S/D区交替地耦接至位元线BL5及BL6。
而且，相邻的两记忆胞列MR1～MR5会共用一条位元线。举例来说，记忆胞列MR2与记忆胞列MR1共用位元线BL2，且记忆胞列MR2与记忆胞列MR3共用位元线BL3；依此类推，记忆胞列MR4与记忆胞列MR3共用位元线BL4，且记忆胞列MR4与记忆胞列MR5共用位元线BL5。
当程序化记忆胞M31时，在与其控制栅极耦接的字元线WL1上施加栅极电压Vga，且与其属于同一个记忆胞组C5的相邻记忆胞M32的控制栅极所耦接的字元线WL2上施加栅极电压Vgb，以使记忆胞M32的通道区在微开启状态与完全开启状态之间变换，并分别从耦接的位元线BL3及位元线BL4施加电压Vd及电压Vs，记忆胞M31与记忆胞M32共用的S/D区为浮置，其中位元线BL3耦接被选记忆胞M31的S/D区、位元线BL4耦接相邻记忆胞M32的S/D区。如此可以利用源极侧注入效应及通道热电子注入效应，使电子注入电荷储存层。
如图7所示，当各记忆胞的电荷储存层是电荷捕陷层时，可储存二位元(位元A及位元B)在一个记忆胞中。藉由操控栅极电压Vgb，以使记忆胞M32的通道区处于微开启状态、完全开启状态或在微开启状态与完全开启状态之间变换，而程序化记忆胞M31的位元A、位元B或位元A及位元B两者。
另一方面，为了抑制与记忆胞组C5共用字元线WL1、WL2与位元线BL3的记忆胞组C3中的非选定记忆胞M21被程序化，可施加电压Va到邻近位元线BL。电压Va例如是等于0.5倍至1倍的电压Vd。
在一实施例中，若电压Va值够大，使位元线BL2与位元线BL1之间形成大的电压差，而可能使记忆胞M11被程序化。在此情况下，藉由在位于位元线BL3一侧的位元线BL2、位元线BL1都施加电压Va，可以抑制非选定记忆胞M21、记忆胞M11被程序化。
在另一实施例中，若电压Va约等于0.5倍电压Vd，则位元线BL3与位元线BL2之间的电压差及位元线BL2与位元线BL1之间的电压差都很小，因此可以抑制非选定记忆胞M21、记忆胞M11被程序化。
此外，为了抑制与记忆胞组C5共用字元线WL1、WL2与位元线BL4的记忆胞组C7中的非选定记忆胞M41被程序化，可施加电压Vb到邻近位元线BL4的位元线BL5。电压Vb例如是等于电压Vs(例如，0V或接地)，因此可以抑制非选定记忆胞M41被程序化。而且，藉由使位元线BL4一侧的位元线BL5、位元线BL6都施加电压Vb(接地)，可以抑制非选定记忆胞M41、记忆胞M51被程序化。
根据本发明的一实施例的记忆体阵列中记忆胞的程序化方法，藉由具有表3所示偏压设定来例示。
表3
图8是根据本发明的一实施例的记忆体装置800的功能方框图。
请参阅图8所示，记忆体装置800包括一控制器810(电路单元)以及一非挥发性记忆体820。其中控制器810会依据本发明的一实施例的方法来程序化非挥发性记忆体820内的记忆胞。
综上所述，本发明的一实施例因利用源极侧注入效应程序化记忆胞，因此所施加的偏压较低，而且可以提升程序化速度。本发明的一实施例组合使用源极侧注入效应及通道热电子注入效应来程序化记忆胞，当用于由两个记忆胞组成的记忆胞组时，可以达成单一记忆胞组四位元资料储存。本发明的一实施例的方法可以加快记忆胞的程序化速度、提高元件集积度以及获得较大的记忆体裕度。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种记忆体的程序化方法，其特征在于，该记忆体包括一第一记忆胞，该第一记忆胞具有一第一S/D区并与一第二记忆胞共用一第二S/D区，且该第二记忆胞具有与该第二S/D区相对的一第三S/D区，该方法包括以下步骤：
施加一第一电压到该第一记忆胞的一第一控制栅极；
施加一第二电压到该第二记忆胞的一第二控制栅极，使该第二记忆胞的通道区处于微开启状态；以及
施加一第三电压到该第一S/D区，将该第二S/D区浮置，施加一第四电压到该第三S/D区，使得载子从该第三S/D区流至该第一S/D区，以利用源极侧注入效应将载子注入该第一记忆胞的一电荷储存层。
2.根据权利要求1所述的记忆体的程序化方法，其特征在于其中所述的第二电压接近该第二记忆胞的起始电压。
3.根据权利要求1所述的记忆体的程序化方法，其特征在于其中所述的电荷储存层是电荷捕陷层，载子被捕陷在该第一记忆胞的该电荷捕陷层中靠近该第二S/D区的位置。
4.一种记忆体的程序化方法，其特征在于，该记忆体包括一第一记忆胞，该第一记忆胞具有一第一S/D区并与一第二记忆胞共用一第二S/D区，且该第二记忆胞具有与该第二S/D区相对的一第三S/D区，该方法包括以下步骤：
施加一第一电压到该第一记忆胞的一第一控制栅极；
施加一第二电压到该第二记忆胞的一第二控制栅极，使该第二记忆胞的通道区在微开启状态与完全开启状态之间变换；以及
施加一第三电压到该第一S/D区，将该第二S/D区浮置，施加一第四电压到该第三S/D区，使得载子从该第三S/D区流至该第一S/D区，以利用源极侧注入效应及通道热载子效应将载子注入该第一记忆胞的一电荷储存层。
5.根据权利要求4所述的记忆体的程序化方法，其特征在于其中施加该第二电压到该第二记忆胞的该第二控制栅极的方法是选自施加具有不同强度的多个电压脉波至该第二控制栅极、施加一三角形电压脉波至该第二控制栅极与施加一梯形电压脉波至该第二控制栅极所组成的族群的其中之一。
6.根据权利要求5所述的记忆体的程序化方法，其特征在于其中所述的电荷储存层是一电荷捕陷层，载子被捕陷在该第一记忆胞的该电荷捕陷层中靠近该第一S/D区及该第二S/D区的位置。
7.一种记忆体阵列中记忆胞的程序化方法，其特征在于其包括以下步骤：
经由一第一字元线，施加一第一电压至一第一记忆胞的一第一控制栅极；
经由一第二字元线，施加一第二电压至与该第一记忆胞相邻的一第二记忆胞的一第二控制栅极，使该第二记忆胞的通道区处于微开启状态或完全开启状态，其中该第一记忆胞具有一第一S/D区并与该第二记忆胞共用一第二S/D区，且该第二记忆胞具有与该第二S/D区相对的一第三S/D区；
经由一第一位元线，施加一第三电压到该第一S/D区；
将该第二S/D区浮置；以及
经由一第二位元线，施加一第四电压到该第三S/D区，
其中载子从该第三S/D区流至该第一S/D区，以利用源极侧注入效应或通道热载子效应将载子注入该第一记忆胞的一电荷储存层。
8.根据权利要求7所述的记忆体阵列中记忆胞的程序化方法，其特征在于其中所述的电荷储存层是电荷捕陷层，载子被捕陷在该第一记忆胞的该电荷捕陷层中靠近该第二S/D区的位置、该第一记忆胞的该电荷捕陷层中靠近该第一S/D区的位置或该第一记忆胞的该电荷捕陷层中靠近该第一S/D区的位置及靠近该第二S/D区的位置。
9.根据权利要求7所述的记忆体阵列中记忆胞的程序化方法，其特征在于还包括：
施加一第五电压到邻近该第一位元线的一第三位元线，以抑制与该第一记忆胞共用该第一字元线与该第一位元线的非选定记忆胞被程序化。
10.根据权利要求7所述的记忆体阵列中记忆胞的程序化方法，其特征在于还包括：
施加一第六电压到邻近该第二位元线的一第四位元线，以抑制与该第一记忆胞共用该第一字元线与该第二位元线的非选定记忆胞被程序化。
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