CN101430932A - 存储器中记忆胞的写入方法以及利用此方法的存储器装置 - Google Patents

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    • G11C16/10—Programming or data input circuits

Abstract

本发明是有关于一种存储器中记忆胞的写入方法，此存储器中欲写入的记忆胞为第一记忆胞，第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且第二记忆胞具有与第二S/D区相对的第三S/D区。此方法包括：开启第一、第二记忆胞的通道，施加第一电压到第一S/D区，施加第二电压到第二S/D区且施加第三电压到第三S/D区。前述第二电压介于第一与第三电压之间，且第一至第三电压使得载子从第三S/D区流至第一S/D区，并在第一记忆胞的通道中引发将被注入第一记忆胞的电荷储存层的热载子。

Description

存储器中记忆胞的写入方法以及利用此方法的存储器装置
技术领域
本发明涉及一种存储器元件的操作，特别是涉及一种存储器(阵列)中记忆胞的写入方法，以及利用该方法的一种存储器装置，该存储器(阵列)中一记忆胞与相邻的另一记忆胞共用一源/漏极(S/D)区。
背景技术
非挥发性存储器设备广泛应用于长期资料储存，因其可在无电源情况下保留资料，且具有较小尺寸。为方便使用，目前大多数的非挥发性存储器是以电写入及擦除。图1-图3分别显示现有习知三种非挥发性记忆胞及其各自的写入方法。
请参阅图1所示，此记忆胞包括基底100、控制栅110、浮置栅120、选择栅130及S/D区140、150、160。在写入时，藉由栅极电压Vgs、Vgc开启栅极130、120下的通道，并分别施加源极电压Vs及较高的漏极电压Vd到S/D区140及150，以产生从140穿过160至150的电子流，并且在浮置栅120下引发注入用热电子。由于这种记忆胞需要较大的面积，所以会降低存储器的积集度。
请参阅图2所示，此记忆胞包括基底200、控制栅210、电荷捕陷层220和二S/D区240、250。在写入时，藉由Vg开启捕陷层220下的通道，并分别施加Vs、Vd到S/D区240、250，以产生从240至250的电子流，并且在捕陷层220下引发注入用热电子。此记忆胞需要的面积较小，但与被选取写入的记忆胞耦接到同一位线的未选记忆胞易受击穿(punch-through)问题。尽管略高的Vs可防止写入时未选记忆胞的击穿问题，但如此会降低写入效率。
请参阅图3所示，在此非挥发存储器中，记忆胞302具有电荷储存层320a和在基底300中的S/D区350，并与具有电荷储存层320b和S/D区340的相邻记忆胞304共用S/D区360，而记忆胞302和304的控制栅310呈连续状。在写入时，藉由Vg开启储存层320a、320b下的通道，并分别施加Vs、Vd到S/D区340、350，以产生从340穿过360至350的电子流，而在储存层320a下引发注入用热电子。此种记忆胞需要的面积亦较小，且此写入方法因两S/D区间电场降低而可防止了未选记忆胞的击穿问题，但是由于会产生更多电子散射，所以会降低写入的效率。
由此可见，上述现有的存储器中记忆胞的写入方法以及利用此方法的存储器装置在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的存储器中记忆胞的写入方法以及利用此方法的存储器装置，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的存储器中记忆胞的写入方法以及利用此方法的存储器装置存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的存储器中记忆胞的写入方法以及利用此方法的存储器装置，能够改进一般现有的存储器中记忆胞的写入方法以及利用此方法的存储器装置，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的存储器中记忆胞的写入方法存在的缺陷，而提供一种新的存储器中记忆胞的写入方法，所要解决的技术问题是使该存储器中一记忆胞与相邻的另一记忆胞共用一S/D区，可提高热载子的注入效率，非常适于实用。
本发明的另一目的在于，克服现有的存储器阵列中记忆胞的写入方法存在的缺陷，而提供一种新的存储器阵列中记忆胞的写入方法，所要解决的技术问题是使该存储器阵列中一记忆胞与相邻的另一记忆胞共用一S/D区，可提高热载子的注入效率，从而更加适于实用。
本发明的再一目的在于，克服现有的存储器装置存在的缺陷，而提供一种新型结构的存储器装置，所要解决的技术问题是使其包括存储器阵列和电路单元，其中本发明的写入方法可应用到此存储器阵列，且此电路单元可进行本发明的写入方法的步骤，可提高热载子的注入效率，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种存储器中记忆胞的写入方法，该存储器中欲写入的记忆胞为第一记忆胞，该第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且该第二记忆胞具有与该第二S/D区相对的第三S/D区，该方法包括：开启该第一记忆胞及该第二记忆胞的通道；以及施加第一电压到该第一S/D区，施加第二电压到该第二S/D区且施加第三电压到该第三S/D区，其中该第二电压介于该第一电压和该第三电压之间，且该第一电压至该第三电压使得载子从该第三S/D区流至该第一S/D区，并在该第一记忆胞的该通道中引发将被注入该第一记忆胞的一电荷储存层的热载子。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的存储器中记忆胞的写入方法，其中所述的第一记忆胞的一控制栅与该第二记忆胞的一控制栅呈连续状。
前述的存储器中记忆胞的写入方法，其中所述的第一记忆胞的一控制栅与该第二记忆胞的一控制栅相互分离。
前述的存储器中记忆胞的写入方法，其中所述的第一记忆胞及该第二记忆胞皆为N型记忆胞，且该第一电压在正值方向上高于该第三电压。
前述的存储器中记忆胞的写入方法，其中所述的第二电压高于一特定电压，该特定电压是使得从该第三S/D区至该第二S/D区的电子流等于从该第二S/D区至该第一S/D区的电子流的电压。
前述的存储器中记忆胞的写入方法，其中所述的开启该第一记忆胞及该第二记忆胞的该通道包括施加0V或一负电压到该存储器的一基底。
前述的存储器中记忆胞的写入方法，其中所述的电荷储存层是浮置栅极或电荷捕陷层。
前述的存储器中记忆胞的写入方法，其中所述的电荷捕陷层的材质包括氮化硅。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种存储器阵列中记忆胞的写入方法，其包括：开启欲写入的第一记忆胞的通道及与该第一记忆胞相邻的第二记忆胞的通道，其中该第一记忆胞具有第一S/D区并与该第二记忆胞共用第二S/D区，且该第二记忆胞更具有第三S/D区；经由第一选择电晶体，将第一电压施加到与该第一S/D区耦接的第一导线；经由第二选择电晶体，将第二电压施加到与该第二S/D区耦接的第二导线；以及经由第三选择电晶体，将第三电压施加到与该第三S/D区耦接的第三导线，其中该第二电压介于该第一电压及该第三电压之间，且该第一电压至该第三电压使得载子从该第三S/D区流至该第一S/D区，并在该第一记忆胞的该通道中引发将被注入该第一记忆胞的一电荷储存层的热载子。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的存储器阵列中记忆胞的写入方法，其中所述的各记忆胞皆为N型记忆胞，且该第一电压在正值方向上高于该第三电压。
前述的存储器阵列中记忆胞的写入方法，其中所述的第二电压高于一特定电压，该特定电压是使得从该第三S/D区至该第二S/D区的电子流等于从该第二S/D区至该第一S/D区的电子流的电压。
前述的存储器阵列中记忆胞的写入方法，其中所述的开启该第一记忆胞和该第二记忆胞的通道包括施加0V或一负电压到该存储器阵列的一基底。
前述的存储器阵列中记忆胞的写入方法，其中所述的电荷储存层是浮置栅极或电荷捕陷层。
前述的存储器阵列中记忆胞的写入方法，其中所述的电荷捕陷层的材质包括氮化硅。
前述的存储器阵列中记忆胞的写入方法，其中所述的电荷储存层为电荷捕陷层，且该写入方法写入该第一记忆胞的邻近于该第一S/D区的第一位元。
前述的存储器阵列中记忆胞的写入方法，其中所述的第一记忆胞与第三记忆胞共用该第一S/D区且该第三记忆胞更具有第四S/D区，该方法更包括写入该第一记忆胞的邻近于该第二S/D区的第二位元的程序，该程序包括：开启该第一记忆胞的通道及该第三记忆胞的一通道；经由该第二选择电晶体，将该第一电压施加到该第二导线；经由该第一选择电晶体，将该第二电压施加到该第一导线；以及经由第四选择电晶体，将该第三电压施加到与该第四S/D耦接的第四导线。
前述的存储器阵列中记忆胞的写入方法，其中所述的第一记忆胞及该第二记忆胞的控制栅耦接到同一字线。
前述的存储器阵列中记忆胞的写入方法，其中所述的第一记忆胞及该第二记忆胞的控制栅是该字线的一部分。
前述的存储器阵列中记忆胞的写入方法，其中所述的存储器阵列包括：排成多列及多行的多个记忆胞，其中各该多个记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区；多条字线，其中每一字线与一列记忆胞的控制栅耦接；以及多条位线，其中每一位线与一行S/D区耦接。
前述的存储器阵列中记忆胞的写入方法，其中所述的第一记忆胞的一控制栅及该第二记忆胞的一控制栅分别耦接二字线。
前述的存储器阵列中记忆胞的写入方法，其中所述的第一记忆胞及该第二记忆胞各自的控制栅是对应的字线的一部分。
前述的存储器阵列中记忆胞的写入方法，其中所述的存储器阵列包括：排成多列及多行的多数个记忆胞，其中各该多个记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区；多条字线，其中每一字线与一行记忆胞的控制栅耦接；以及多条源极线及多条位线，其中每一源极线与一行S/D区耦接，并且在每一列记忆胞中，该些S/D区交替地耦接源极线及二位线之一，且未耦接该些源极线的该些S/D区交替地耦接该二位线，并且其中该第一S/D区、该第二S/D区及该第三S/D区分别耦接一位线、一源极线及另一位线，或分别耦接一源极线、一位线及另一源极线。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种存储器装置，其包括：一存储器阵列，包括排列成多列及多行的多个记忆胞，其中每一记忆胞具有第一S/D区，并与相邻的一记忆胞共用第二S/D区；以及一电路单元，其至少在写入中进行下述步骤：开启欲写入的第一记忆胞的通道及与该第一记忆胞相邻的第二记忆胞的通道，其中该第一记忆胞具有该第一S/D区并与该第二记忆胞共用该第二S/D区，且该第二记忆胞更具有第三S/D区；经由第一选择电晶体，将第一电压施加到与该第一S/D区耦接的第一导线；经由第二选择电晶体，将第二电压施加到与该第二S/D区耦接的第二导线；及经由第三选择电晶体，将第三电压施加到与该第三S/D区耦接的第三导线，其中该第二电压介于该第一电压及该第三电压之间，且该第一至第三电压使得载子从该第三S/D区流至该第一S/D区，并在该第一记忆胞的该通道中引发将被注入该第一记忆胞的一电荷储存层的热载子。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的存储器装置，其中所述的各记忆胞皆为N型记忆胞，且该第一电压在正值方向上高于该第三电压。
前述的存储器装置，其中所述的第二电压高于一特定电压，该特定电压是使得从该第三S/D区至该第二S/D区的电子流等于从该第二S/D区至该第一S/D区的电子流的电压。
前述的存储器装置，其中所述的在开启该第一记忆胞和该第二记忆胞的该些通道时，该电路单元将0V或一负电压施加到该存储器阵列的一基底。
前述的存储器装置，其中所述的电荷储存层是浮置栅极或电荷捕陷层。
前述的存储器装置，其中所述的电荷储存层是电荷捕陷层，该第一记忆胞还与第三记忆胞共用该第一S/D区，该第三记忆胞更具有第四S/D区，且在该写入中，该电路单元更进行下述步骤：开启该第一记忆胞的通道及该第三记忆胞的一通道；经由该第二选择电晶体，将该第一电压施加到该第二导线；经由该第一选择电晶体，将该第二电压施加到该第一导线；以及经由第四选择电晶体，将该第三电压施加到与该第四S/D区耦接的第四导线。
前述的存储器装置，其中所述的第一记忆胞及该第二记忆胞的控制栅耦接同一字线。
前述的存储器装置，其中所述的第一记忆胞及该第二记忆胞的控制栅是该字线的一部分。
前述的存储器装置，其中所述的存储器阵列包括：排成多列及多行的多个记忆胞，其中各该多个记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区；多条字线，各其中每一字线与一列记忆胞的控制栅耦接；以及多条位线，其中每一位线与一行S/D区耦接。
前述的存储器装置，其中所述的第一记忆胞的一控制栅及该第二记忆胞的一控制栅分别耦接二字线。
前述的存储器装置，其中所述的第一记忆胞及该第二记忆胞各自的控制栅是对应的字线的一部分。
前述的存储器装置，其中所述的存储器阵列包括：排成多列及多行的多个记忆胞，其中各该多个记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区；多条字线，其中每一字线与一行记忆胞的控制栅耦接；以及多条源极线及多条位线，其中每一源极线与一行S/D区耦接，并且在每一列记忆胞中，该些S/D区交替地耦接源极线及二位线之一，且未耦接该些源极线的该些S/D区交替地耦接该二位线，并且其中该第一S/D区、该第二S/D区及该第三S/D区分别耦接一位线、一源极线及另一位线，或分别耦接一源极线、一位线及另一源极线。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为达到上述目的，本发明提供了一种存储器中记忆胞的写入方法，其中欲入的记忆胞为第一记忆胞，第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且第二记忆胞具有与第二S/D区相对的第三S/D区。此写入方法包括：开启两记忆胞的通道，施加第一电压到第一S/D区，施加第二电压到第二S/D区并施加第三电压到第三S/D区。第二电压介于第一与第三电压之间，且第一至第三电压使得载子从第三S/D区流至第一S/D区，并在第一记忆胞的通道中引发将被注入第一记忆胞的电荷储存层的热载子。
在一实施例中，第一记忆胞的控制栅与第二记忆胞的控制栅呈连续状。在另一实施例中，第一记忆胞的控制栅与第二记忆胞的控制栅互相分离。
在一些实施例中，第一记忆胞和第二记忆胞皆为N型记忆胞，且第一电压在正值方向上(positively)高于第三电压。在此情况下，第二电压较佳高于一特定电压以提高热电子的注入效率，此特定电压是使得从第三S/D区至第二S/D区的电子流等于从第二S/D区至第一S/D区的电子流的电压。此外，开启第一记忆胞和第二记忆胞的通道时，存储器的基底例如是施加0V或一负电压。
上述电荷储存层可为浮置栅极或电荷捕陷层，其中电荷捕陷层的材质例如是包括氮化硅。
另外，为达到上述目的，本发明还提供了一种存储器阵列中记忆胞的写入方法，其包括以下步骤。开启欲写入的第一记忆胞的通道及与第一记忆胞相邻的第二记忆胞的通道，其中第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且第二记忆胞更具有第三S/D区的。经由第一选择电晶体，将第一电压施加到与第一S/D区耦接的第一导线。经由第二选择电晶体，将第二电压施加到与第二S/D区耦接的第二导线。经由第三选择电晶体，将第三电压施加到与第三S/D区耦接的第三导线。上述第二电压介于第一及第三电压之间，且第一电压至第三电压使得载子从第三S/D区流至第一S/D区，并在第一记忆胞的通道中引发将被注入第一记忆胞的电荷储存层的热载子。上述步骤并不限于以上述顺序实施，而可实质上同时实施。
在一些实施例中，各记忆胞皆为N型记忆胞，且第一电压在正值方向上高于第三电压。在此情况下，第二电压较佳高于一特定电压，以提高热载子的注入效率，此特定电压是使得从第三S/D区至第二S/D区的电子流等于从第二S/D区至第一S/D区的电子流的电压。此外，在开启第一记忆胞和第二记忆胞的通道时，存储器阵列的基底例如是施加0V或一负电压。
上述电荷储存层例如是浮置栅极或电荷捕陷层，其中电荷捕陷层的材质可包括氮化硅。
在电荷储存层是电荷捕陷层的一实施例中，上述步骤写入了第一记忆胞的位于第一S/D区附近的第一位元。当第一记忆胞更与第三记忆胞共用第一S/D区且第三记忆胞更具有第四S/D区时，此方法可更包括写入第一记忆胞的位于第二S/D区附近的第二位元的程序如下。开启第一、第三记忆胞的通道。经由第二选择电晶体，将第一电压施加到第二导线。经由第一选择电晶体，将第二电压施加到第一导线。经由第四选择电晶体，将第三电压施加到与第四S/D区耦接的第四导线。此处须特别说明的是，上述步骤并不限于以上述顺序实施，可实质上同时实施。
在一实施例中，第一、第二记忆胞的控制栅耦接到同一字线。第一、第二记忆胞的控制栅可为此字线的部分。在第一第二记忆胞的控制栅耦接到同一字线的情况下，存储器阵列可包括排成多列及多行的多个记忆胞、多条字线及多条位线。各记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区。每一字线与一列记忆胞的控制栅耦接，且每一位线与一行S/D区耦接。
在另一实施例中，第一、第二记忆胞的控制栅分别耦接二字线。第一、第二记忆胞各自的控制栅可为对应的字线的一部分。在第一第二记忆胞的控制栅分别耦接二字线的情况下，非挥发性存储器阵列可包括排成多列及多行的多个记忆胞、多条字线、多条源极线及多条位线。各记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区。每一字线与一行记忆胞的控制栅耦接。每一源极线与一行S/D区耦接。在每一列记忆胞中，S/D区交替地耦接源极线及二位线之一，且未耦接源极线的S/D区交替地耦接此二位线。又，上述第一S/D区、第二S/D区及第三S/D区分别耦接一位线、一源极线及另一位线，或分别耦接一源极线、一位线及另一源极线。
再者，为达到上述目的，本发明再提供了一种存储器装置，其包括存储器阵列和电路单元。存储器阵列包括排成多列及多行的多个记忆胞，其中每一记忆胞具有第一S/D区，并与相邻的一记忆胞共用第二S/D区。在写入中，电路单元至少进行以下步骤：开启欲写入的第一记忆胞的通道及与第一记忆胞相邻的第二记忆胞的通道，其中第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且第二记忆胞更具有第三S/D区；经由第一选择电晶体，将第一电压施加到与第一S/D区耦接的第一导线；经由第二选择电晶体，将第二电压施加到与第二S/D区耦接的第二导线；以及经由第三选择电晶体，将第三电压施加到与第三S/D区耦接的第三导线。其中，第二电压介于第一及第三电压之间，且第一电压至第三电压使得载子从第三S/D区流至第一S/D区，并在第一记忆胞的通道中引发将被注入第一记忆胞的电荷储存层的热载子。此处须特别说明的是，上述步骤并不限于以上述顺序实施，而可实质上同时实施。
在电荷储存层是电荷捕陷层的一实施例中，第一记忆胞还与第三记忆胞共用第一S/D区，第三记忆胞更具有第四S/D区，且电路单元在写入时更进行下列步骤：开启第一记忆胞及第三记忆胞的通道；经由第二选择电晶体，将前述第一电压施加到第二导线；经由第一选择电晶体，将前述第二电压施加到第一导线；以及经由第四选择电晶体将前述第三电压施加到与第四S/D区耦接的第四导线。上述步骤并不限于以上述顺序实施，而可实质上同时实施。
由于写入用的电压差是施加在被选记忆胞的一S/D区和不与被选记忆胞共用的相邻记忆胞的S/D区之间，故可防止未选记忆胞的击穿问题。此外，当施加到共用的第二S/D区的电压比一特定电压(即使得从第三S/D区至第二S/D区的电子流等于从第二S/D区至第一S/D区的电子流的电压)高出适当的范围时，可更有效地加速在二记忆胞的通道中的载子，以提高热载子的注入效率。
借由上述技术方案，本发明存储器中记忆胞的写入方法以及利用此方法的存储器装置至少具有下列优点及有益效果：
1、由于共用的S/D区被施加电压，故而穿击电流(punch through)将被抑制。
2、电子可获得更高动能而使的热电子注入效率被提升，进而提高记忆胞的写入效率。综上所述，本发明是有关于一种存储器中记忆胞的写入方法，此存储器中欲写入的记忆胞为第一记忆胞，第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且第二记忆胞具有与第二S/D区相对的第三S/D区。此方法包括：开启第一、第二记忆胞的通道，施加第一电压到第一S/D区，施加第二电压到第二S/D区且施加第三电压到第三S/D区。前述第二电压介于第一与第三电压之间，且第一至第三电压使得载子从第三S/D区流至第一S/D区，并在第一记忆胞的通道中引发将被注入第一记忆胞的电荷储存层的热载子。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1-图3分别绘示先前技术的三种非挥发性记忆胞及其各自的写入方法。
图4绘示根据本发明第一实施例的非挥发性存储器中记忆胞的写入方法。
图5绘示根据本发明第二实施例的非挥发性存储器中记忆胞的写入方法。
图6绘示在第一、第二实施例中电子流Is、Id和Im各自随中间电压Vm的变化。
图7绘示适合以本发明第一实施例的写入方法写入的一种非挥发性存储器阵列的电路图。
图8绘示适合以本发明第二实施例的写入方法写入的一种非挥发性存储器阵列的电路图。
100、200、300、500：基底
110、210、310、510a、510b：控制栅
120：浮置栅                      130：选择栅
140、150、160、240、250、340、350、360、540、550、560：S/D区
220：电荷捕陷层                  302、304：记忆胞
320a、320b、520a、520b：电荷储存层
A、B、C：位元                    BL：位线
BLT：位线选择电晶体              BLTL：导线
BLVS：位线电压源                 Is、Id、Im：电子流
SL：源极线                       SLT：源极线选择电晶体
SLVS：源极线电压源
Vg、Vga、Vgb、Vgs、Vgc：栅极电压
Vs、Vd、Vm：电压
WL：字线
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的存储器中记忆胞的写入方法以及利用此方法的存储器装置的具体实施方式、结构、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
在第一实施例中，一记忆胞的控制栅和与此记忆胞共用S/D区的相邻记忆胞的控制栅呈连续状，其可见于二记忆胞的控制栅耦接同一字线(即字元线，以下均称为字线)且是其一部分的情况下。在第二实施例中，二记忆胞的控制栅相互分离，其可见于二记忆胞的控制栅分别耦接二字线且各栅极是对应字线的一部分的情况下。
图4绘示根据本发明第一实施例的非挥发性存储器中记忆胞的写入方法。
请参阅图4所示，在此非挥发性存储器中，记忆胞302具有电荷储存层320a和在基底300中的N型S/D区350，并与相邻记忆胞304共用N型S/D区360，此记忆胞304具有电荷储存层320b和与S/D区360相对的N型S/D区340。记忆胞302、304的控制栅310呈连续状，并可为一字线的一部分。储存层320a、320b可为浮置栅极或电荷捕陷层。当储存层320a、320b是浮置栅极时，其可以二氧化硅/四氮化三硅/二氧化硅(SiO2/Si3N4/SiO2，以下简称为ONO)复合层与控制栅310相隔。当电荷储存层320a、320b是电荷捕陷层时，其材质可包括氮化硅(SiN)。
此实施例是以记忆胞302的写入为例。在此例示的写入操作中，电压Vb(0V或例如-1V的负电压)施加到基底300，正栅极电压Vg施加到控制栅310以开启储存层320a、320b下的通道，源极电压Vs和在正值方向上高于Vs的漏极电压Vd分别施加到S/D区340、350，且介于Vs及Vd之间的中间电压Vm施加到中间S/D区360。电压Vs、Vd和Vm使得电子从S/D区340流至S/D区350，并在记忆胞302的通道中引发将被注入电荷储存层320a的热电子。Vm较佳在Vs和Vd的平均数左右的适当范围内，使得电子在相邻记忆胞304的通道中有效地“升温”，以在已选记忆胞302的通道中具有更高的动能并产生更多热电子，从而提高记忆胞302的写入效率。在一实例中，Vb＝0V、Vg＝10V、Vs＝0V、Vd＝3-5V且Vm＝1.6-2.5V。
图5绘示根据本发明第二实施例的非挥发性存储器中记忆胞的写入方法。
请参阅图5所示，在此非挥发性存储器中，第一记忆胞具有电荷储存层520a和在基底500中的N型S/D区550，并与相邻的第二记忆胞共用N型S/D区560，此第二记忆胞具有储存层520b和与S/D区560相对的N型S/D区540。第一、第二记忆胞的二控制栅510a、510b相互分离，其中二控制栅510a、510b中的每一者皆可为一字线的一部分。储存层520a、520b可为浮置栅极或电荷捕陷层，如同第一实施例。
此第二实施例是以第一记忆胞的写入为例。写入的程序类似第一实施例，除了二个正栅极电压Vga、Vgb分别施加到控制栅510a、510b以开启其下通道之外。其中，施加到相邻的记忆胞的控制栅510b的栅极电压Vgb可等于或高于施加到被选记忆胞的控制栅510a的栅极电压Vga。在一实例中，Vga＝10V且Vgb＝12V。
图6绘示在第一、二实施例中电子流Is、Id和Im各自随中间电压Vm的变化。当Vm等于Vs时，由于在S/D区340与360(或540和560)间的电压差为零，故Is为零，且对未选记忆胞没有抑制击穿的效果。当Vm等于Vd时，由于在S/D区360与350(或560和550)间的电压差为零，故Id为零，且热电子注入相邻记忆胞的储存层320b(或520b)中，而不会注入被选记忆胞的储存层320b(或520b)中。由于在图4、图5这两种情况中产生的电性现象相似，故仅讨论图4的情况。
当Vm低于Is＝Id时的电压Vm0时，在S/D区360处的电子的剩余能量E1满足“E1≤e·(Vm-Vs)”，从S/D区360至350的大部分电子具有低于e·(Vd-Vm)的能量，且在S/D区350处的电子的剩余能量E2满足“E2≤e·(Vd-Vm)”。在此情况下，写入的速度接近图2所示传统方法的速度，击穿抑制可能不够充分，且升温效应不太显著，而无法提高电荷注入效率。
当Vm等于Is＝Id(Im＝0)时的Vm0时，在S/D区360的电子的剩余能量E1满足“E1≤e·(Vm-Vs)”，在S/D区350的电子的剩余能量E2满足“E2≤e·(Vd-Vm)”。在此情况下，击穿抑制效果如同图3的情况，且升温效应同样不显著，而无法提升写入的速度。
当Vm高于Vm0且在低于Vd的一适当范围内时，低能电子更可能流出中间区360而至Vm源，而高能电子倾向穿过S/D区360并保留一些剩余能量，然后在记忆胞302通道中再次被加速。在S/D区350处的电子的剩余能量E2满足“E2≥e·(Vd-Vm)”。因(Vd-Vm)不是太小，在记忆胞302的通道中的加速效果足够强，故得以提高写入的效率。
当Vm高于Vm0且在前述适当范围外但仍在Vd之下时，在S/D区360处的电子的剩余能量E1满足“E1≤e·(Vm-Vs)”，且大部分电子流出中间S/D区360至Vm源，而不在被选记忆胞302中引发电子注入。在S/D区350处的电子的剩余能量E2满足“E2≥e·(Vd-Vm)”，但因(Vd-Vm)过小，故在记忆胞302通道中的加速较弱，而降低了写入效率。此外，较大的(Vm-Vs)值可能会干扰相邻记忆胞304。
图7绘示适合以本发明第一实施例的写入方法写入的一种非挥发性存储器阵列的电路图。
请参阅图7所示，存储器阵列包括排成多列及多行的多个MOS型记忆胞、多条字线WL及多条位线(即位元线，以下均称为位线)BL。各记忆胞包括一控制栅、控制栅下的电荷储存层及控制栅两侧的二S/D区。同一列的两相邻记忆胞共用一S/D区。每一字线WL与一列记忆胞的控制栅耦接。每一位线BL与一行S/D区耦接，并经由一选择电晶体BLT与一电压源BLVS耦接，其中选择电晶体BLT的栅极耦接导线BLTL，且BLT的二S/D区分别耦接BL、BLVS。中间隔有另三条位线的两位线分经两个选择电晶体耦接同一电压源。
在写入一记忆胞时，是在耦接其栅极的字线上施加栅极电压以开启其下通道，Vd、Vm和Vs则从分别耦接对应的三位线的三电压源分别施加，此对应的三位线分别耦接此记忆胞的二S/D区及相邻记忆胞的不与此记忆胞共用的S/D区。对应的三个位线选择电晶体BLT亦藉由施加在对应导线BLTL上的适当电压开启，以分别将电压Vd、Vm和Vs传送到三位线上。
当各记忆胞的电荷储存层是电荷捕陷层时，可先后储存二位元在一记忆胞中。表1列示用于一被选记忆胞的二位元A、B和另一被选记忆胞的一位元C的写入的例示性偏压设定。本发明的先后写入具电荷捕陷层的一记忆胞的二位元的方法，即是藉由具表1所示偏压设定的位元A、B的写入操作来例示。
表1
 
位元A 位元B 位元C
BLVS1 0V(＝Vs) 浮置 0V(＝Vs)
BLVS2 浮置 0V(＝Vs) 2V(＝Vm)
BLVS3 5V(＝Vd) 2V(＝Vm) 5V(＝Vd)
BLVS4 2V(＝Vm) 5V(＝Vd) 浮置
WL2 10V 10V 10V
BLTL1 0V 0V 10V
BLTL2 0V 10V 10V
BLTL3 10V 10V 10V
BLTL4 10V 10V 0V
BLTL5 10V 0V 0V
BLTL6 0V 0V 0V
BLTL7 0V 0V 0V
BLTL8 0V 0V 0V
P阱区 0V或-1V 0V或-1V 0V或-1V
未选取的WL1，WL3 0V或-2V 0V或-2V 0V或-2V
图8绘示适合以本发明第二实施例的写入方法写入的一种非挥发性存储器阵列的电路图。
请参阅图8所示，此存储器阵列包括排成多列及多行的多个MOS型记忆胞、多条字线WL、多条源极线SL及多条位线BL。各记忆胞包括一控制栅、控制栅下的电荷储存层以及控制栅两侧的二S/D区。同一列中的两相邻记忆胞共用一S/D区。每一字线WL与一行记忆胞的控制栅耦接。每一源极线SL与一行S/D区耦接。在每一列记忆胞中，S/D区交替地耦接源极线和二位线BL之一，且未耦接源极线的S/D区交替地耦接此二位线BL。
据此，用于写入被选记忆胞的三S/D区可能分别耦接一位线、一源极线和另一位线，或分别耦接一源极线、一位线和另一源极线。每一源极线经由一源极线选择电晶体SLT(其二S/D区分别耦接此源极线SL、SLVS)耦接到源极线电压源SLVS。每一位线BL经由一位线选择电晶体BLT(其二S/D区分别耦接此位线BL、BLVS)耦接到位线电压源BLVS。
当写入一记忆胞时，在与其控制栅耦接的字线上施加栅极电压以开启此记忆胞的通道，且在参与写入的相邻记忆胞的控制栅所耦接的字线上施加相同或更高的栅极电压以开启此相邻记忆胞的通道，并分别从耦接二位线和一源极线(或耦接二源极线和一位线)的三电压源施加电压Vd、Vs及Vm，且将适当电压施加到对应的三位元/源极线选择电晶体BLT/SLT的栅极上以开启之，从而将Vd、Vs及Vm传到对应的二位线及一源极线(或二源极线及一位线)上，其中该二位线及一源极线(或二源极线及一位线)分别耦接被选记忆胞的S/D区、相邻记忆胞的S/D区及二记忆胞共用的S/D区。
当各记忆胞的电荷储存层是电荷捕陷层时，可先后储存二位元在一个记忆胞中。表2列示一被选记忆胞的二位元A、B和另一被选记忆胞的一位元C的写入的例示性偏压设定。本发明的先后写入具电荷捕陷层的一记忆胞的二位元的方法，即是藉由具表2所示偏压设定的位元A、B的写入操作来例示。
表2
 
位元A 位元B 位元C
BLVS1 0V(＝Vs) 浮置 5V(＝Vd)
BLVS2 5V(＝Vd) 2V(＝Vm) 0V(＝Vs)
BLVS3 浮置 浮置 浮置
BLVS4 浮置 浮置 浮置
WL2 0V或-2V 12V 0V或-2V
WL3 10V 10V 12V
WL4 12V 0Vor-2V 10V
BLT1(栅极) 0V 0V 0V
BLT2(栅极) 0V 0V 0V
BLT3(栅极) 0V 0V 0V
BLT4(栅极) 0V 0V 0V
BLT5(栅极) 10V 0V 10V
BLT6(栅极) 10V 10V 10V
BLT7(栅极) 0V 0V 0V
BLT8(栅极) 0V 0V 0V
SLVS1 浮置 0V(＝Vs) 浮置
SLVS2 2V(＝Vm) 5V(＝Vd) 2V(＝Vm)
SLT1(栅极) 0V 10V 0V
SLT2(栅极) 10V 10V 10V
SLT3(栅极) 0V 0V 0V
SLT4(栅极) 0V 0V 0V
P阱区 0V或-1V 0V或-1V 0V或-1V
未选取的WL1，WL5-8 0V或-2V 0V或-2V 0V或-2V
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (34)

1、一种存储器中记忆胞的写入方法，该存储器中欲写入的记忆胞为第一记忆胞，该第一记忆胞具有第一S/D区并与第二记忆胞共用第二S/D区，且该第二记忆胞具有与该第二S/D区相对的第三S/D区，其特征在于该方法包括：
开启该第一记忆胞及该第二记忆胞的通道；以及
施加第一电压到该第一S/D区，施加第二电压到该第二S/D区且施加第三电压到该第三S/D区，其中该第二电压介于该第一电压和该第三电压之间，且该第一电压至该第三电压使得载子从该第三S/D区流至该第一S/D区，并在该第一记忆胞的该通道中引发将被注入该第一记忆胞的一电荷储存层的热载子。
2、根据权利要求1所述的存储器中记忆胞的写入方法，其特征在于其中所述的第一记忆胞的一控制栅与该第二记忆胞的一控制栅呈连续状。
3、根据权利要求1所述的存储器中记忆胞的写入方法，其特征在于其中所述的第一记忆胞的一控制栅与该第二记忆胞的一控制栅相互分离。
4、根据权利要求1所述的存储器中记忆胞的写入方法，其特征在于其中所述的第一记忆胞及该第二记忆胞皆为N型记忆胞，且该第一电压在正值方向上高于该第三电压。
5、根据权利要求4所述的存储器中记忆胞的写入方法，其特征在于其中所述的第二电压高于一特定电压，该特定电压是使得从该第三S/D区至该第二S/D区的电子流等于从该第二S/D区至该第一S/D区的电子流的电压。
6、根据权利要求4所述的存储器中记忆胞的写入方法，其特征在于其中所述的开启该第一记忆胞及该第二记忆胞的该通道包括施加0V或一负电压到该存储器的一基底。
7、根据权利要求1所述的存储器中记忆胞的写入方法，其特征在于其中所述的电荷储存层是浮置栅极或电荷捕陷层。
8、根据权利要求7所述的存储器中记忆胞的写入方法，其特征在于其中所述的电荷捕陷层的材质包括氮化硅。
9、一种存储器阵列中记忆胞的写入方法，其特征在于其包括：
开启欲写入的第一记忆胞的通道及与该第一记忆胞相邻的第二记忆胞的通道，其中该第一记忆胞具有第一S/D区并与该第二记忆胞共用第二S/D区，且该第二记忆胞更具有第三S/D区；
经由第一选择电晶体，将第一电压施加到与该第一S/D区耦接的第一导线；
经由第二选择电晶体，将第二电压施加到与该第二S/D区耦接的第二导线；以及
经由第三选择电晶体，将第三电压施加到与该第三S/D区耦接的第三导线，
其中该第二电压介于该第一电压及该第三电压之间，且该第一电压至该第三电压使得载子从该第三S/D区流至该第一S/D区，并在该第一记忆胞的该通道中引发将被注入该第一记忆胞的一电荷储存层的热载子。
10、根据权利要求9所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的各记忆胞皆为N型记忆胞，且该第一电压在正值方向上高于该第三电压。
11、根据权利要求10所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的第二电压高于一特定电压，该特定电压是使得从该第三S/D区至该第二S/D区的电子流等于从该第二S/D区至该第一S/D区的电子流的电压。
12、根据权利要求10所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的开启该第一记忆胞和该第二记忆胞的通道包括施加0V或一负电压到该存储器阵列的一基底。
13、根据权利要求9所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的电荷储存层是浮置栅极或电荷捕陷层。
14、根据权利要求13所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的电荷捕陷层的材质包括氮化硅。
15、根据权利要求13所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的电荷储存层为电荷捕陷层，且该写入方法写入该第一记忆胞的邻近于该第一S/D区的第一位元。
16、根据权利要求15所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的第一记忆胞与第三记忆胞共用该第一S/D区且该第三记忆胞更具有第四S/D区，该方法更包括写入该第一记忆胞的邻近于该第二S/D区的第二位元的程序，该程序包括：
开启该第一记忆胞的通道及该第三记忆胞的一通道；
经由该第二选择电晶体，将该第一电压施加到该第二导线；
经由该第一选择电晶体，将该第二电压施加到该第一导线；以及
经由第四选择电晶体，将该第三电压施加到与该第四S/D耦接的第四导线。
17、根据权利要求9所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的第一记忆胞及该第二记忆胞的控制栅耦接到同一字线。
18、根据权利要求17所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的第一记忆胞及该第二记忆胞的控制栅是该字线的一部分。
19、根据权利要求17所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的存储器阵列包括：
排成多列及多行的多个记忆胞，其中各该多个记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区；
多条字线，其中每一字线与一列记忆胞的控制栅耦接；以及
多条位线，其中每一位线与一行S/D区耦接。
20、根据权利要求9所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的第一记忆胞的一控制栅及该第二记忆胞的一控制栅分别耦接二字线。
21、根据权利要求20所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的第一记忆胞及该第二记忆胞各自的控制栅是对应的字线的一部分。
22、根据权利要求20所述的存储器阵列中记忆胞的写入方法，其特征在于其中所述的存储器阵列包括：
排成多列及多行的多数个记忆胞，其中各该多个记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区；
多条字线，其中每一字线与一行记忆胞的控制栅耦接；以及
多条源极线及多条位线，其中每一源极线与一行S/D区耦接，并且在每一列记忆胞中，该些S/D区交替地耦接源极线及二位线之一，且未耦接该些源极线的该些S/D区交替地耦接该二位线，并且
其中该第一S/D区、该第二S/D区及该第三S/D区分别耦接一位线、一源极线及另一位线，或分别耦接一源极线、一位线及另一源极线。
23、一种存储器装置，其特征在于其包括：
一存储器阵列，包括排列成多列及多行的多个记忆胞，其中每一记忆胞具有第一S/D区，并与相邻的一记忆胞共用第二S/D区；以及
一电路单元，其至少在写入中进行下述步骤：
开启欲写入的第一记忆胞的通道及与该第一记忆胞相邻的第二记忆胞的通道，其中该第一记忆胞具有该第一S/D区并与该第二记忆胞共用该第二S/D区，且该第二记忆胞更具有第三S/D区；
经由第一选择电晶体，将第一电压施加到与该第一S/D区耦接的第一导线；
经由第二选择电晶体，将第二电压施加到与该第二S/D区耦接的第二导线；及
经由第三选择电晶体，将第三电压施加到与该第三S/D区耦接的第三导线，
其中该第二电压介于该第一电压及该第三电压之间，且该第一至第三电压使得载子从该第三S/D区流至该第一S/D区，并在该第一记忆胞的该通道中引发将被注入该第一记忆胞的一电荷储存层的热载子。
24、根据权利要求23所述的存储器装置，其特征在于其中所述的各记忆胞皆为N型记忆胞，且该第一电压在正值方向上高于该第三电压。
25、根据权利要求24所述的存储器装置，其特征在于其中所述的第二电压高于一特定电压，该特定电压是使得从该第三S/D区至该第二S/D区的电子流等于从该第二S/D区至该第一S/D区的电子流的电压。
26、根据权利要求24所述的存储器装置，其特征在于其中所述的在开启该第一记忆胞和该第二记忆胞的该些通道时，该电路单元将0V或一负电压施加到该存储器阵列的一基底。
27、根据权利要求23所述的存储器装置，其特征在于其中所述的电荷储存层是浮置栅极或电荷捕陷层。
28、根据权利要求27所述的存储器装置，其特征在于其中所述的电荷储存层是电荷捕陷层，该第一记忆胞还与第三记忆胞共用该第一S/D区，该第三记忆胞更具有第四S/D区，且在该写入中，该电路单元更进行下述步骤：
开启该第一记忆胞的通道及该第三记忆胞的一通道；
经由该第二选择电晶体，将该第一电压施加到该第二导线；
经由该第一选择电晶体，将该第二电压施加到该第一导线；以及
经由第四选择电晶体，将该第三电压施加到与该第四S/D区耦接的第四导线。
29、根据权利要求23所述的存储器装置，其特征在于其中所述的第一记忆胞及该第二记忆胞的控制栅耦接同一字线。
30、根据权利要求29所述的存储器装置，其特征在于其中所述的第一记忆胞及该第二记忆胞的控制栅是该字线的一部分。
31、根据权利要求29所述的存储器装置，其特征在于其中所述的存储器阵列包括：
排成多列及多行的多个记忆胞，其中各该多个记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区；
多条字线，各其中每一字线与一列记忆胞的控制栅耦接；以及
多条位线，其中每一位线与一行S/D区耦接。
32、根据权利要求23所述的存储器装置，其特征在于其中所述的第一记忆胞的一控制栅及该第二记忆胞的一控制栅分别耦接二字线。
33、根据权利要求32所述的存储器装置，其特征在于其中所述的第一记忆胞及该第二记忆胞各自的控制栅是对应的字线的一部分。
34、根据权利要求32所述的存储器装置，其特征在于其中所述的存储器阵列包括：
排成多列及多行的多个记忆胞，其中各该多个记忆胞包括一控制栅，且同一列中的两相邻记忆胞共用一S/D区；
多条字线，其中每一字线与一行记忆胞的控制栅耦接；以及
多条源极线及多条位线，其中每一源极线与一行S/D区耦接，并且在每一列记忆胞中，该些S/D区交替地耦接源极线及二位线之一，且未耦接该些源极线的该些S/D区交替地耦接该二位线，并且
其中该第一S/D区、该第二S/D区及该第三S/D区分别耦接一位线、一源极线及另一位线，或分别耦接一源极线、一位线及另一源极线。
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