CN101552039B - 非易失性半导体存储装置及其驱动方法 - Google Patents

非易失性半导体存储装置及其驱动方法 Download PDF

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Abstract

本发明提供一种非易失性半导体存储装置的驱动方法。上述非易失性半导体存储装置具有：具有沟道和设置在上述沟道两侧的源/漏区域的半导体层、设置在上述沟道之上的第一绝缘膜、浮动电极、第二绝缘膜、以及栅电极。在上述驱动方法中，为了设为向上述浮动电极注入了第一极性的电荷的状态，向上述半导体层与上述栅电极之间提供将上述第一极性的电荷注入到上述第二绝缘膜中的第一电位差，之后，提供将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第二电位差，之后，提供将上述第一极性的电荷注入到上述浮动电极中的第三电位差。

Description

非易失性半导体存储装置及其驱动方法
本申请基于并要求2008年3月31日提交的在先日本专利申请No.2008-089872的优先权的权益，该申请的全部内容通过引用包含于此。
技术领域
本发明涉及使用了具有浮动电极的晶体管型存储单元的非易失性半导体存储装置的驱动方法以及非易失性半导体存储装置。
背景技术
在具有浮栅(floating gate)的NAND型快闪存储器中，伴随近来的微细化的发展，需要缩小承担电荷保持的绝缘膜的电气膜厚。由于电气膜厚的缩小而导致积蓄在浮栅中的电荷遗漏，产生引起阈值电压的保持特性变差的问题。另外，以缩小绝缘膜的电气膜厚为目的，有将高介电常数材料用作绝缘膜的一部分的倾向。高介电常数材料的缺陷较多且具有捕获电荷的特性。被高介电常数材料捕获的电荷对阈值电压产生影响，所以所捕获的电荷随着时间的经过而脱离时，阈值电压的保持特性变差。
为了避免具有这样的高介电常数材料的浮栅型快闪存储器中特别发生的问题，正在研究适合于绝缘膜的电荷捕获特性的电荷注入方法。
例如，在专利文献1中公开了如下技术：在施加消除偏置(erasebias)之前，写入处于消除单位中的全部存储单元，之后施加消除偏置，从而提高电荷保持特性而提高可靠性。
另外，在专利文献2中，公开了如下技术：向控制栅施加比半导体基板低的电压，释放在氧化膜或氧化膜与半导体基板的界面附近捕获的电荷，从而确保读取余量而提高动作的可靠性。
另一方面，在MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金属氧化物、氮氧化物半导体)型非易失性存储装置中，也通过控制绝缘膜中的电荷的位置，可以提高保持特性、实现写入/消除的高速化。
但是，在浮栅型快闪存储器中，缺少通过控制绝缘膜中的特别是阻挡绝缘膜(block insulating film)中的电荷捕获来提高性能的研究，尚未提出着眼于阻挡绝缘膜的保持特性的提高或写入/消除的高速化所需的驱动方法。
专利文献1：美国专利申请公开第2005/0006698号说明书
专利文献2：日本特开2007-35214号公报
发明内容
根据本发明的一个方式，提供一种非易失性半导体存储装置的驱动方法，该非易失性半导体存储装置具有：具有沟道和设置在上述沟道两侧的源区域以及漏区域的半导体层；设置在上述沟道之上的第一绝缘膜；设置在上述第一绝缘膜之上的浮动电极；设置在上述浮动电极之上的第二绝缘膜；以及设置在上述第二绝缘膜之上的栅电极，通过向上述浮动电极注入电荷来改变数据的存储状态，该非易失性半导体存储装置的驱动方法的特征在于，为了设为向上述浮动电极注入了第一极性的电荷的状态，向上述半导体层与上述栅电极之间提供用于将上述第一极性的电荷注入到上述第二绝缘膜中的第一电位差，之后，向上述半导体层与上述栅电极之间提供用于将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第二电位差，之后，向上述半导体层与上述栅电极之间提供用于将上述第一极性的电荷注入到上述浮动电极中的第三电位差。
根据本发明的其他方式，提供一种非易失性半导体存储装置的驱动方法，该非易失性半导体存储装置具有：具有沟道和设置在上述沟道两侧的源区域以及漏区域的半导体层；设置在上述沟道之上的第一绝缘膜；设置在上述第一绝缘膜之上的浮动电极；设置在上述浮动电极之上的第二绝缘膜；以及设置在上述第二绝缘膜之上的栅电极，通过向上述浮动电极注入电荷来改变数据的存储状态，该非易失性半导体存储装置的驱动方法的特征在于，为了设为向上述浮动电极注入了第一极性的电荷的状态，向上述半导体层与上述栅电极之间提供用于将上述第一极性的电荷注入到上述浮动电极中的第五电位差，之后，向上述半导体层与上述栅电极之间提供用于将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第六电位差。
根据本发明的其他方式，提供一种非易失性半导体存储装置，其特征在于，具有：具有沟道和设置在上述沟道两侧的源区域以及漏区域的半导体层；设置在上述沟道之上的第一绝缘膜；设置在上述第一绝缘膜之上的浮动电极；设置在上述浮动电极之上的第二绝缘膜；设置在上述第二绝缘膜之上的栅电极；以及通过向上述浮动电极注入电荷来控制数据的存储状态的控制电路，为了设为向上述浮动电极注入了第一极性的电荷的状态，上述控制电路执行如下的驱动方法：向上述半导体层与上述栅电极之间提供用于将上述第一极性的电荷注入到上述第二绝缘膜中的第一电位差，之后，向上述半导体层与上述栅电极之间提供用于将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第二电位差，之后，向上述半导体层与上述栅电极之间提供用于将上述第一极性的电荷注入到上述浮动电极中的第三电位差。
根据本发明的其他方式，提供一种非易失性半导体存储装置，其特征在于，具有：具有沟道和设置在上述沟道两侧的源区域以及漏区域的半导体层；设置在上述沟道之上的第一绝缘膜；设置在上述第一绝缘膜之上的浮动电极；设置在上述浮动电极之上的第二绝缘膜；设置在上述第二绝缘膜之上的栅电极；以及通过向上述浮动电极注入电荷来控制数据的存储状态的控制电路，为了设为向上述浮动电极注入了第一极性的电荷的状态，上述控制电路执行如下的驱动方法：向上述半导体层与上述栅电极之间提供用于将上述第一极性的电荷注入到上述浮动电极中的第五电位差，之后，向上述半导体层与上述栅电极之间提供用于将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第六电位差。
附图说明
图1是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的示意剖面图。
图2是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法的非易失性半导体存储装置的结构的示意剖面图。
图3是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法的非易失性半导体存储装置的列方向的示意剖面图。
图4是例示出本发明的第一实施方式的非易失性半导体存储装置的驱动方法的流程图。
图5是例示出本发明的第一实施方式的非易失性半导体存储装置的驱动方法的另一流程图。
图6是例示出本发明的第一实施方式的非易失性半导体存储装置的驱动方法的曲线图。
图7是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的时间变化的示意剖面图。
图8是例示出第一比较例的实施方式的非易失性半导体存储装置的驱动方法的曲线图。
图9是例示出应用第一比较例的驱动方法而形成的非易失性半导体存储装置的电荷分布的时间变化的示意剖面图。
图10是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法以及比较例的驱动方法而形成的电荷分布的曲线图。
图11是例示出本发明的第一实施方式的非易失性半导体存储装置的驱动方法和第一比较例的驱动方法所致的阈值电压的时间变化的曲线图。
图12是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法的非易失性半导体存储装置的阈值分布的曲线图。
图13是例示出应用本发明的第二实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的示意剖面图。
图14是例示出本发明的第二实施方式的非易失性半导体存储装置的驱动方法的曲线图。
图15是例示出本发明的实施方式的非易失性半导体存储装置的驱动方法的时序图。
图16是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法的流程图。
图17是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法的另一流程图。
图18是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法的曲线图。
图19是例示出应用本发明的第三实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的时间变化的示意剖面图。
图20是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法的时序图。
图21是例示出应用本发明的第三实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的曲线图。
图22是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法所致的阈值电压的变化的曲线图。
图23是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法以及第二比较例的驱动方法所致的阈值电压的时间变化的曲线图。
图24是应用本发明的第四实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的曲线图。
图25是例示出本发明的第四实施方式的非易失性半导体存储装置的驱动方法所致的阈值电压的变化的曲线图。
图26是例示出本发明的第五实施方式的非易失性半导体存储装置的结构的框图。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。
(第一实施方式)
图1是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的示意剖面图。
图2是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法的非易失性半导体存储装置的结构的示意剖面图。
另外，对于本申请说明书和图2以后的各图，关于既有的图对与上述的部分同样的要素附加同一标号而适当省略详细的说明。
如图2所示，应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法的非易失性半导体存储装置100具有浮栅型存储单元。
非易失性半导体存储装置100具有在半导体层1之上从下起依次层叠了第一绝缘膜(隧道绝缘膜)5A、浮栅(浮动电极)3、第二绝缘膜(阻挡绝缘膜)5B、栅电极4的结构。并且，通过以栅电极4为掩模通过离子注入等而向半导体层1导入N型的杂质，从而形成源区域以及漏区域扩散层2。即，非易失性半导体存储装置100具备：在半导体层1的表面部隔开间隔地设置的源/漏区域2；源/漏区域2之间的沟道之上设置的第一绝缘膜5A；设置在第一绝缘膜5A之上的浮动电极3；设置在浮动电极3之上的第二绝缘膜5B；以及设置在第二绝缘膜5B之上的栅电极4。
浮动电极3被第一绝缘膜5A以及第二绝缘膜5B包围，所以注入到浮动电极3的电荷被保持。即，在非易失性半导体存储装置100中，通过向浮动电极3注入电荷而改变数据的存储状态。
在半导体层1中，例如可以使用掺杂了P型杂质的半导体层。并且，半导体层1也可以包括P型井、P型半导体层(例如SOI(SiliconOn Insulator：硅绝缘体)层)或P型的多晶硅层等。
另外，非易失性半导体存储装置100是N沟道型的浮栅型存储单元的例子，但本发明不限于N沟道型，还可以应用于P沟道型。此时，将源/漏区域2以及半导体层1的杂质设为相反极性，交换向半导体层1和栅电极4施加的电压既可，所以省略关于P沟道型的说明。
在浮动电极3中，可以使用硅(Si)、锗(Ge)、GaAs、InP等半导体材料、或Ti、Ta、Au、Al、Mo等金属材料。另外，在浮动电极3中使用了多晶硅层的情况下，除了一层形式以外，例如也可以设为两层或三层的形式。另外，浮动电极3不仅可以是层形式，也可以是纳米晶体(nano crystal)。
作为第一绝缘膜5A以及第二绝缘膜5B，可以使用氧化硅(SiO2)、氮氧化硅(SiON)、氧化铝(Al2O3)、氮氧化铝(AlON)、二氧化铪(HfO2)、铝酸铪(HfAlO3)、氮氧化铪(HfON)、铝酸氮铪(HfAlON)、硅酸铪(HfSiO)、硅酸氮铪(HfSiON)、氧化镧(La2O3)、铝酸镧(LaAlO3)等各种材料。
另外，第二绝缘膜5B是浮动电极3与栅电极4之间的绝缘膜，具有阻挡浮动电极3与栅电极4之间的电荷流动的功能。但是，该阻挡的功能无需是完全的，只要可以限制浮动电极3与栅电极4之间的电荷流动既可。
图3是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法的非易失性半导体存储装置的列方向的示意剖面图。
如图3所示，在应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法的非易失性半导体存储装置100中，在半导体层1上排列有多个浮栅型存储单元(M1～Mn)。各存储单元的栅电极4与相邻的NAND串列电接触，称为字线WL1～WLn。在字线WL1～WLn之间的下方的半导体层1的表面部分形成有源/漏区域2。
第一选择晶体管S1以及第二选择晶体管S2由通常的MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体晶体管)构成。这些第一、第二选择晶体管S1、S2的栅电极分别构成第一选择栅SG1以及第二选择栅SG2。
在这些浮栅型存储单元M1～Mn、以及第一、第二选择晶体管S1、S2上，较厚地堆积有层间绝缘膜6(例如二氧化硅)。
在靠近第二选择晶体管S2的源/漏区域2上，经由位触点BC2连接了位线BL2。同样地，在靠近第一选择晶体管S1的源/漏区域2上，经由位触点BC1连接了位线BL1。位线BC1以及位线BL1未图示。
图4是例示出本发明的第一实施方式的非易失性半导体存储装置的驱动方法的流程图。
如图4所示，在本发明的第一实施方式的非易失性半导体存储装置的驱动方法中，首先，向半导体层1与栅电极4之间提供第一电位差(步骤S110)。另外，该半导体层1与栅电极4是指上述说明的非易失性半导体存储装置100的半导体层1与栅电极4。利用该第一电位差，向第二绝缘膜5B注入第一极性的电荷。
然后，向半导体层1与栅电极4之间提供第二电位差(步骤S120)。利用该第二电位差，向第二绝缘膜5B注入与第一极性的电荷相反极性的第二极性的电荷。
然后，向半导体层1与栅电极4之间提供第三电位差(步骤S130)。利用该第三电位差，向浮动电极3注入第一极性的电荷。
由此，可以电气地控制第二绝缘膜5B中的电荷分布，使写入/消除高速化。
图5是例示出本发明的第一实施方式的非易失性半导体存储装置的驱动方法的另一流程图。
在本发明的第一实施方式的非易失性半导体存储装置的驱动方法中，首先，向第二绝缘膜5B注入第一极性的电荷(步骤S210)。
然后，向第二绝缘膜5B注入与第一极性的电荷相反极性的第二极性的电荷(步骤S220)。
然后，向浮动电极3注入第一极性的电荷(步骤S230)。
由此，可以电气地控制第二绝缘膜5B中的电荷分布，使写入/消除高速化。
即，可以设为第一极性是负，第一电位差是使栅电极4的电位高于半导体层1的电位的电位差，第二电位差是使栅电极4的电位低于半导体层1的电位的电位差，第三电位差是使栅电极4的电位高于半导体层1的电位的电位差。
另外，可以设为第一极性是正，第一电位差是使栅电极4的电位低于半导体层1的电位的电位差，第二电位差是使栅电极4的电位高于半导体层1的电位的电位差，第三电位差是使栅电极4的电位低于半导体层1的电位的电位差。
另外，电子从电位低的位置向电位高的位置流动，空穴从电位高的位置向电位低的位置流动。
以下，对第一极性是负的极性且第二极性是正的极性的情况、即上述步骤S230中向浮动电极(浮栅)3注入电子的情况进行说明。此处，以下，将数据写入作为向浮动电极3注入电子的动作而进行说明，将数据消除作为向浮动电极3注入空穴的动作而进行说明。
图6是例示出本发明的第一实施方式的非易失性半导体存储装置的驱动方法的曲线图。
在图6中，作为数据写入，例示出向浮动电极3注入电子的情况。该图的横轴表示时间，纵轴表示半导体层1与栅电极4之间的电位差。
如图6所示，在本实施方式的非易失性半导体存储装置的驱动方法中，在向非易失性半导体存储装置100的半导体层1与栅电极4提供事先写入PW1的动作用的第一电位差(步骤S110、步骤S210)之后，提供事先消除PE1的动作用的第二电位差(步骤S120、步骤S220)，之后，提供数据写入DW的动作用的第三电位差(步骤S130、步骤S230)。此处，第一电位差与第三电位差是相同的极性，设为正的极性。并且，第二电位差是负的极性。即，所注入的电荷的极性与为此赋予的电位差的极性是相互相反的。
即，第一极性是负的极性，第一电位差(事先写入PW1)是通过向栅电极4施加比施加到半导体层1的电压高的电压而提供的，第二电位差(事先消除PE1)是通过向栅电极4施加比施加到半导体层1的电压低的电压而提供的，第三电位差(数据写入DW)是通过向栅电极4施加比施加到半导体层1的电压高的电压而提供的。
另外，也可以如图6所示，在上述事先写入PW1之前，进行通常的数据消除DE的动作。
由此，数据写入DW(步骤S130、步骤S230)之前的非易失性半导体存储装置100的状态成为如图1所示，成为用电子充满第二绝缘膜5B中的靠近栅电极4一侧的区域的缺陷、用空穴充满第二绝缘膜5B中的靠近浮动电极3的区域的缺陷的状态。
另外，以下将上述事先写入PW1以及事先消除PE1的一系列动作称为预置P1。
图7是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的时间变化的示意剖面图。
图7的(a)表示初始状态，图7的(b)表示事先写入PW1后的状态，图7的(c)表示事先消除PE1后的状态，图7的(d)表示数据写入DW后的状态。
并且，在该图中，作为数据写入，例示出向浮动电极3注入电子的情况。
如图7的(a)所示，在本实施方式的非易失性半导体存储装置的驱动方法的初始的状态下，例如是进行了通常的数据消除DE后的状态，第二绝缘膜5B的缺陷被空穴充满。
并且，如图7的(b)所示，在事先写入PW1的动作之后，第二绝缘膜5B的缺陷被电子充满。即，通过事先写入PW1，从半导体层1向浮动电极3注入电子。注入到浮动电极3中的电子的一部分通过浮动电极3被注入到第二绝缘膜5B中，第二绝缘膜5B中的离散陷阱(缺陷)被电子充满。
并且，如图7的(c)所示，通过之后的事先写入PE1的动作，在第二绝缘膜5B的浮动电极3侧的一部分区域的缺陷中捕获空穴。即，通过事先消除PE1，从半导体层1向浮动电极3注入空穴。注入到浮动电极3中的空穴的一部分通过浮动电极3，注入到第二绝缘膜5B中，在由电子充满的第二绝缘膜5B中的一部分离散陷阱中捕获空穴。具体而言，通过事先消除PE1，在第二绝缘膜5B中的浮动电极3侧的界面附近捕获空穴。
通过以上的预置P1(事先写入PW1以及事先消除PE1)，在第二绝缘膜5B中形成图7的(c)以及图1例示的电荷分布。即，形成如下的电荷分布：在第二绝缘膜5B的栅电极4侧的界面附近捕获电子，在浮动电极3侧的界面附近捕获空穴。
然后，在成为该状态之后，如图7的(d)所示，进行数据写入DW的动作，向浮动电极3注入电子。
另外，在上述中如图7的(c)所例示那样，在事先消除PE1的动作中，仅向第二绝缘膜5B的浮动电极3侧的区域注入空穴，不向第二绝缘膜5B的全部区域注入空穴。即，通过事先消除PE1，没有利用空穴完全充满第二绝缘膜5B中的所有的离散陷阱(缺陷)。
由此，可以在数据写入DW之前，用电子充满第二绝缘膜5B中的靠近栅电极4一侧的区域的缺陷，用空穴充满第二绝缘膜5B中的靠近浮动电极3的区域的缺陷。在成为该状态之后，在通过数据写入DW注入了电子时，用电子几乎充满了第二绝缘膜5B中的缺陷，所以除了将第二绝缘膜5B中的浮动电极3附近的电子的缺乏进行充满以外，无需向第二绝缘膜5B供给电子，所以在瞬间完成写入。即，可以使数据写入DW的动作实质上高速化。
此时，在将事先写入PW1之后的事先消除PE1省略了的情况下，浮动电极3被电子充满，从而之后实施的数据写入DW之前的状态并非数据消除的状态。与此相对，通过如本实施方式的非易失性半导体存储装置的驱动方法那样在事先写入PW1之后执行事先消除PE1，浮动电极3成为被数据消除的状态。由此，可以从被数据消除的状态执行数据写入DW，所以可以实现稳定的动作。
这样，在本实施方式的非易失性半导体存储装置的驱动方法中，向第二绝缘膜5B注入电荷，该电荷的至少一部分被第二绝缘膜5B捕获，其结果，可以促进向浮动电极3的电荷注入。即，由此，可以提高数据写入DW的效率。
(第一比较例)
图8是例示出第一比较例的实施方式的非易失性半导体存储装置的驱动方法的曲线图。
在图8中，作为数据写入而例示出向浮动电极3注入电子的情况。
如图8所示，在第一比较例的非易失性半导体存储装置的驱动方法中，仅提供数据写入DW的动作用的第三电位差。即，在第一比较例的非易失性半导体存储装置的驱动方法中，不具有图4例示的步骤S110以及步骤S120。即，不具有图5例示的步骤S210以及步骤S220。
另外，在上述数据写入DW之前，进行通常的数据消除DE的动作。
图9是例示出应用第一比较例的驱动方法而形成的非易失性半导体存储装置的电荷分布的时间变化的示意剖面图。
图9的(a)示出初始状态，图9的(b)示出数据写入DW后的状态。并且，在该图中，作为数据写入而例示出向浮动电极3注入电子的情况。
如图9的(a)所示，在初始的状态下，例如是进行通常的数据消除DE后的状态，第二绝缘膜5B的缺陷被空穴充满。然后，在该状态下，进行数据写入DW的动作时，如图9的(b)所示，向第二绝缘膜5B供给电子，在用电子充满了第二绝缘膜5B中的缺陷之后，向浮动电极3注入电子，所以花费时间。即，在数据写入DW的动作中需要较长的时间。
与此相对，在本实施方式的非易失性半导体存储装置的驱动方法中，在数据写入DW之前，用电子充满第二绝缘膜5B中的靠近栅电极4一侧的区域的缺陷，用空穴充满第二绝缘膜5B中的靠近浮动电极3的区域的缺陷，所以在瞬间完成写入，可以使数据写入DW的动作实质上高速化。
另外，上述事先写入PW1以及事先消除PE1中使用的电压以及施加时间依赖于存储单元的尺寸。可以与存储单元的更新换代对应地，改变所使用的电压以及施加时间。但是，在设定事先写入PW1以及事先消除PE1中使用的电压以及施加时间时，需要考虑第一绝缘膜5A的电气损失。优选为，对第一绝缘膜5A施加的电场小于等于20MV/cm。更优选为，为了以低电压且高速地动作，对第一绝缘膜5A施加的电场小于等于15MV/cm，且施加时间小于等于10秒。
接下来，对形成了上述电荷分布、即形成了在第二绝缘膜5B的栅电极4侧的界面附近捕获电子并在浮动电极3侧的界面附近捕获空穴的电荷分布时的、由注入电子导致的阈值变动的效果进行说明。
将上述电荷分布中的存储单元的平带(flat band)电压设为VFB。在向栅电极4施加了栅电压VG时，向第一绝缘膜5A施加下式(1)的电压，
式(1)
E = V G - V FB - φ S T
平带电压VFB用下式(2)表示。
式(2)
V FB = - T 2 Q ϵ 2 ϵ 0 - 1 ϵ 2 ϵ 0 ∫ 0 T 2 ρ ( x ) xdx
此处，φs是半导体层1的表面电势，T是存储栈整体的等价氧化膜厚(EOT：Equivalent Oxide Thickness，等效氧化层厚度)，T2是第二绝缘膜5B的膜厚，ε2是第二绝缘膜5B的相对介电常数。在将第一绝缘膜5A的膜厚设为T1、将第一绝缘膜5A的相对介电常数设为ε1、将绝缘膜(硅氧化膜)的相对介电常数设为εs时，成为T＝εsT1/ε1+εsT2/ε2。
并且，Q(C/cm2)是积蓄到浮动电极3中的电荷量，ε0是真空的介电常数，ρ(x)是第二绝缘膜5B中的电荷分布。另外，如图1所示，x是从栅电极4向浮动电极3方向的距离。
图10是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法以及比较例的驱动方法而形成的电荷分布的曲线图。
图10的(a)以及图10的(b)分别示出本实施方式以及比较例的非易失性半导体存储装置的第二绝缘膜5B中的电荷分布ρ(x)。本图的横轴表示从栅电极4向浮动电极3方向的距离x，纵轴表示电荷量。另外，图中的NH是空穴的密度，NE是电子的密度，q是元电荷量。
如图10的(a)所示，本实施方式的驱动方法所致的电荷分布ρ(x)成为用电子充满了第二绝缘膜5B(T2)的几乎全部区域、但用空穴充满了浮动电极3附近的区域的状态。即，是图1所示的电荷分布。
此处，在将通过用式(1)表示的电场E而从半导体层1向浮动电极3注入的电子电流设为J(E)、从浮动电极3向第二绝缘膜5B注入的电子电流设为J’(E)时，在微小时间Δt的期间注入到浮动电极3的电荷量Q成为Q＝(J(E)-J’(E))Δt。
在图10的(a)所示的电荷分布的状态下，向浮动电极3注入数据写入DW用的电子时，该电子的一部分还被注入到第二绝缘膜5B中。
在本实施方式的驱动方法所致的电荷分布E1中，如图10的(a)所示，第二绝缘膜5B中的浮动电极3附近的区域被空穴充满，所以在向第二绝缘膜5B注入电子时，注入到第二绝缘膜5B中的电子与第二绝缘膜5B中的浮动电极3附近的空穴瞬间重新结合，浮动电极3的附近区域在瞬间被电子充满，第二绝缘膜5B全部被电子充满。因此，数据写入在瞬间结束。作为结果，写入速度提高。
即，通过在注入数据写入DW用的电子之前进行预置P1，可以在数据写入DW之前用电子充满第二绝缘膜5B中的缺陷。第二绝缘膜5B中的缺陷被电子几乎充满，所以在通过数据写入DW进行的电子注入中，除了将第二绝缘膜5B中的浮动电极3附近的缺乏进行充满以外，无需向第二绝缘膜5B供给电子，所以在瞬间完成写入。
另一方面，如图10的(b)所示，在第一比较例的驱动方法中的第二绝缘膜5B的电荷分布E2中，在数据写入DW的动作之前是仅进行消除动作的状态，第二绝缘膜5B的几乎全部区域被空穴充满。
在数据写入DW的动作中，除了向浮动电极3供给电子以外，还向第二绝缘膜5B中供给电子，通过重新结合使第二绝缘膜5B中的空穴消失，进一步充满电子。向浮动电极3注入的电荷的一部分被注入到第二绝缘膜5B中，使第二绝缘膜5B中的电子充满，所以逐渐进行写入。因此，与如本实施方式的驱动方法那样实施预置P1的情况相比，写入速度较低。
图11是例示出本发明的第一实施方式的非易失性半导体存储装置的驱动方法和第一比较例的驱动方法所致的阈值电压的时间变化的曲线图。
图11示出数据写入DW中的阈值电压的时间变化，横轴表示时间，纵轴表示浮动电极3的阈值电压。在该图中，写入曲线W1对应于本实施方式(在数据写入DW的动作之前实施预置P1)，写入曲线W2对应于第一比较例(在数据写入DW的动作之前仅实施消除动作)。如图11所示，在利用本实施方式的非易失性半导体存储装置的驱动方法来进行预置P1的情况下，在用电子充满第二绝缘膜5B中的缺陷之后转移到写入动作，所以写入动作提高。
即，在本发明的第一实施方式的非易失性半导体存储装置的驱动方法中，对于浮栅型存储单元，在数据写入DW(用于改变阈值的电子注入)之前，进行事先写入PW1的动作、以及紧接着的事先消除PE1的动作，从而提高写入的速度。
特别是在应用P型的半导体层1的情况下，经由字线WL1～WLn连接了多个NAND列，所以在将字线保持为0V而向半导体层1施加正的消除电压时，对多个存储单元进行消除动作。因此，理想的是对于用字线连接的多个NAND列，在数据写入DW(以保持为前提的写入)之前，一并使用本实施方式的非易失性半导体存储装置的驱动方法。
图12是例示出应用本发明的第一实施方式的非易失性半导体存储装置的驱动方法的非易失性半导体存储装置的阈值分布的曲线图。
图12的(a)、(b)分别例示出2值以及4值的存储单元的阈值分布。在该图中，横轴表示位分布，纵轴表示阈值电压。
如图12的(a)所示，在2值的情况下当从“1”水平(level)向“0”水平进行写入动作时适当地应用本实施方式的非易失性半导体存储装置的驱动方法。
另外，如图12的(b)所示，在4值的情况下，有“11”、“10”、“00”、“01”这四个水平，在任意两个组合的水平之间的数据写入DW时，都可以应用本实施方式的非易失性半导体存储装置的驱动方法。但是，在一并进行消除的情况下，当进行从“11”水平向“10”水平的写入时，最适合使用本实施方式的驱动方法。
另外，在NAND型存储器中，为了控制由各存储单元的分散而产生的阈值的分布，有时进行检验写入(T.Tanaka，Y.Tanaka，H.Nakamura，H.Oodaira，S.Aritome，R.Shirota，and F.Masuoka，“A Quick Intelligent Programming Architecture 3V-Only NAND-EEPROMs”，Symp.VLSI Circuit Dig.Tech.Papers，pp.20-21，June(1992))。
可以在检验写入的前后适当使用本实施方式的非易失性半导体存储装置的驱动方法。
(第二实施方式)
本发明的第二实施方式的非易失性半导体存储装置的驱动方法是数据消除时的驱动方法。
即，是第一极性为正的极性且第二极性为负的极性的情况、即图5例示的步骤S230中向浮动电极(浮栅)3注入空穴的情况。在第二实施方式的非易失性半导体存储装置的驱动方法中，使第一实施方式中说明的极性相反。即，使图5以及图6中例示的动作的极性相反既可。
图13是例示出应用本发明的第二实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的示意剖面图。
图13例示出数据消除DE前的电荷分布。
如图13所示，利用本发明的第二实施方式的非易失性半导体存储装置的驱动方法形成如下的电荷分布：在数据消除DE之前，第二绝缘膜5B的几乎全部区域被空穴充满，浮动电极3侧的界面附近的区域被电子充满。
由此，数据消除DE的效率提高，可以使数据消除DE的动作实质上高速化。
图14是例示出本发明的第二实施方式的非易失性半导体存储装置的驱动方法的曲线图。
在图14中，作为数据消除DE，例示出向浮动电极3注入空穴的情况。该图的横轴表示时间，纵轴表示半导体层1与栅电极4的电位差。如图14所示，在为了进行数据消除DE而向浮动电极3注入空穴时，在本实施方式的非易失性半导体存储装置的驱动方法中，对于非易失性半导体存储装置在提供了事先消除PE2的动作用的第一电位差之后，提供事先写入PW2的动作用的第二电位差，之后，提供数据消除DE的动作用的第三电位差。此处，第一电位差与第三电位差是相同的极性，设为负的极性。并且，第二电位差是正的极性。即，所注入的电荷的极性与为此赋予的电位差的极性相互相反。
即，第一极性是正的极性，第一电位差(事先消除PE2)是通过向栅电极4施加比施加到半导体层1的电压低的电压而提供的，第二电位差(事先写入PW2)是通过向栅电极4施加比施加到半导体层1的电压高的电压而提供的，第三电位差(数据消除DE)是通过向栅电极4施加比施加到半导体层1的电压低的电压而提供的。
即，在向浮动电极3注入空穴的第二实施方式中，相对于上述说明的注入电子的第一实施方式，极性相反。
另外，以下将上述事先消除PE2以及事先写入PW2的一系列动作称为预置P2。
这样，通过在数据消除DE(用于改变阈值电压的空穴的注入)之前进行预置P2(事先消除PE2的动作以及事先写入PW2的动作)，从而如图13所示可以形成如下的电荷分布：在数据消除DE之前，第二绝缘膜5B的几乎全部区域被空穴充满，浮动电极3侧的界面附近的区域被电子充满。
由此，与第一实施方式中说明的效果同样地，根据本实施方式的非易失性半导体存储装置的驱动方法，数据消除DE的效率得到提高，可以使数据消除DE的动作实质上高速化。
另外，在采用NAND型存储单元的情况下，在一并使用本实施方式的驱动方法时，消除动作重复。因此，可以实质上省略事先消除PE2。另一方面，对于上述说明的非易失性半导体存储装置100，在极性相反的其他存储单元中，可以适当地应用本实施方式的非易失性半导体存储装置的驱动方法。即，将源/漏区域2与半导体层1的杂质设为相反极性，交换向半导体层1和栅电极4施加的电压，从而可以在极性相反的其他存储单元中适当地应用本实施方式的驱动方法。
另外，预置P1或预置P2中使用的电压脉冲也可以是多个电压脉冲的组合。即，也可以分别多次实施事先写入PW1、PW2以及事先消除PE1、PE2。此时，至少满足所施加的电压的极性都相同的点、和电压脉冲施加后的阈值达到作为目的的阈值的点。
接下来，对应用上述本实施方式的非易失性半导体存储装置的驱动方法的NAND列的动作方法进行说明。
在NAND型存储器中，经由字线WL1～WLn连接到所邻接的NAND列上，所以适合对于多个NAND列一并使用本实施方式的非易失性半导体存储装置的驱动方法。
图15是例示出本发明的实施方式的非易失性半导体存储装置的驱动方法的时序图。
在该图中，SG1以及SG2对应于选择栅，WL1、WL2、WL3以及WLn对应于字线，BL1以及BL2对应于位线，SS对应于半导体层1。
在本实施方式的非易失性半导体存储装置的驱动方法中，按照图15例示的时序图进行预置P1。
即，在时刻TT2之前的时间TT1内完成了检验写入。之后，在时刻TT2～时刻TT3的期间的时间，进行事先写入PW1。在事先写入PW1中，将位线BL2的电位保持为0V，并且向选择栅SG2施加5V左右的电压，而使第二选择晶体管S2成为导通状态。另外，向字线WL1～WLn施加写入中使用的电压VPGM。
接下来，在时刻T3～时刻T4的期间的时间，进行事先消除PE1的动作。在事先消除PE1的动作中，将字线WL1～WLn的电位保持为0V，并且向半导体层1施加电压VERS。在时刻T4以后进行数据写入DW(用于改变阈值的电子的注入)。
另外同样地，在数据消除DE时，在时刻TT2～时刻TT3的时间，进行事先消除PE2，在时刻TT3～时刻TT4的时间，进行事先写入PW2的动作，在时刻TT4以后进行数据消除DE(用于改变阈值的空穴的注入)。
另外，不限于NAND型存储单元，只要具有包括有电荷捕获特性的缺陷的绝缘膜，就可以应用本实施方式的非易失性半导体存储装置的驱动方法。例如，在NOR型存储单元中也可以利用预置P1或预置P2来控制绝缘膜中的电荷分布，使由注入电荷引起的阈值电压的变化、即数据写入DW以及数据消除DE高速化。
(第三实施方式)
接下来对本发明的第三实施方式进行说明。
在第三实施方式的非易失性半导体存储装置的驱动方法中，提高注入电荷后的保持特性。在本实施方式中，在注入用于改变阈值的电荷之后，紧接着进行事后的电荷注入。即，在本实施方式中，在注入用于改变阈值的电荷之后，根据所注入的电荷的极性进行写入动作或消除动作，从而提高保持特性。
图16是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法的流程图。
如图16所示，在本发明的第三实施方式的非易失性半导体存储装置的驱动方法中，首先，向半导体层1与栅电极4之间提供第五电位差(步骤S310)。利用该第五电位差，向浮动电极3注入第一极性的电荷。
然后，向半导体层1与栅电极4之间提供第六电位差(步骤S320)。利用该第六电位差，向第二绝缘膜5B注入与第一极性相反极性的第二极性的电荷。
由此，能够通过电气地控制绝缘膜中的电荷分布来提高数据的保持特性。
图17是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法的另一流程图。
即，如图6所示，在本发明的第三实施方式的非易失性半导体存储装置的驱动方法中，首先，向浮动电极3注入第一极性的电荷(步骤S410)。
然后，向第二绝缘膜5B注入与第一极性的电荷相反极性的第二极性的电荷(步骤S420)。
由此，可以抑制浮动电极3的阈值电压的变化。即，通过电气地控制绝缘膜中的电荷分布，可以提高数据的保持特性。
图18是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法的曲线图。
在图18中，作为数据写入，例示出向浮动电极3注入电子的情况。该图的横轴表示时间，纵轴表示半导体层1与栅电极4的电位差。
如图18所示，在本实施方式的非易失性半导体存储装置的驱动方法中，对于非易失性半导体存储装置，在提供了数据写入DW的动作用的第五电位差之后，提供事后消除AE的动作用的第六电位差。此处，第五电位差是正的极性，第六电位差是负的极性。
即，第一极性是负的极性，第五电位差(数据写入DW)是通过向栅电极4施加比施加到半导体层1的电压高的电压而提供的，第六电位差(事后消除AE)是通过向栅电极4施加比施加到半导体层1的电压低的电压而提供的。
图19是例示出应用本发明的第三实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的时间变化的示意剖面图。
图19的(a)表示数据写入DW之后的状态，图19的(b)表示事后消除AE之后的状态。并且，在该图中，作为数据写入DW，例示出向浮动电极3注入电子的情况。
如图19的(a)所示，在本实施方式的非易失性半导体存储装置的驱动方法中，进行数据写入DW的动作，向浮动电极3注入电子。由此，向第二绝缘膜5B也注入电子，电子被捕获到第二绝缘膜5B的缺陷中。
然后，如图19的(b)所示，通过事后消除AE，向第二绝缘膜5B注入空穴，使浮动电极3附近的区域捕获空穴。
图20是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法的时序图。
图20示出对于图4例示的NAND列进行事后消除AE时的时序图。在该图中，SG1以及SG2对应于选择栅，WL1、WL2、WL3以及WLn对应于字线，BL1以及BL2对应于位线，SS对应于半导体层1。
首先，如图20所示，在时刻TT6之前的时间TT5内完成电子的注入。例如将存储单元M1通过电子的注入而达到的阈值设为VTH，1。
之后，在时刻TT6～时刻TT7的期间的时间，进行事后消除AE的动作。具体而言，将字线WL1～WLn的电位保持为0V，并且向半导体层1施加事后消除AE的动作用的电压。将通过事后消除AE的动作得到的阈值的变化量设为ΔVTH，1。作为结果，存储单元M1的阈值VTH，2成为式(3)。
式(3)
VTH，2＝VTH，1-ΔVTH，1
在时刻TT7以后，直到进行其次的电荷注入为止进行电荷保持。
在设定事后消除AE的动作中使用的电压时，需要考虑第一绝缘膜5A的电气损伤。优选为，向第一绝缘膜5A施加的电场小于等于20MV/cm。更优选为，为了以低电压且高速地动作，使向第一绝缘膜5A施加的电场小于等于15MV/cm，施加时间小于等于10秒。
图21是例示出应用本发明的第三实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的曲线图。
图21示出数据写入DW后的事后消除AE的动作之后的非易失性半导体存储装置的第二绝缘膜5B中的电荷分布ρ(x)。该图的横轴表示从栅电极4向浮动电极3方向的距离x，纵轴表示电荷量。
如图21所示，本实施方式的驱动方法的电荷分布ρ(x)(电荷分布E3)是如下状态：第二绝缘膜5B(T2)的几乎全部区域被电子充满，但浮动电极3附近的区域被空穴充满。即，是图19的(b)例示的电荷分布。
即，事后消除AE刚刚结束之后的第二绝缘膜5B中的电荷分布是，在第二绝缘膜5B的全部区域中以密度NE(cm-3)存在电子，在浮动电极3侧的界面附近的厚度t2的区域中，以密度NH(cm-3)存在空穴。此时，浮动电极3的阈值电压成为下式(4)。
式(4)
V t 1 = - T 2 Q ϵ 2 ϵ 0 - 1 ϵ 2 ϵ 0 ∫ 0 T 2 ρ ( x ) xdx = - T 2 Q ϵ 2 ϵ 0 + q N E ϵ 2 ϵ 0 T 2 2 - q N H ϵ 2 ϵ 0 T 2 2 + q N H ϵ 2 ϵ 0 ( T 2 - t 2 ) 2
此处，在电荷保持的过程中，第二绝缘膜5B中的浮动电极3侧的界面附近的空穴均匀地分布于第二绝缘膜5B中时，阈值电压成为下式(5)。
式(5)
V t 2 = - T 2 Q ϵ 2 ϵ 0 - 1 ϵ 2 ϵ 0 ∫ 0 T 2 ρ ( x ) xdx = - T 2 Q ϵ 2 ϵ 0 + q N E ϵ 2 ϵ 0 T 2 2 - q N H ϵ 2 ϵ 0 t 2 T 2
根据式(4)和式(5)，阈值电压的变化成为下式(6)。
式(6)
V t 2 - V t 1 = q N H ϵ 0 ϵ 0 t 2 ( T 2 - t 2 )
并且，在第二绝缘膜5B的空穴仅分布于浮动电极3界面附近的区域中的本实施方式的情况下(T2＞t2)，阈值电压上升。即，具有如下效果：在第二绝缘膜5B中的浮动电极3界面附近的区域中存在的空穴在保持过程中重新分布到第二绝缘膜5B的全部区域(空穴重新分布化)时，阈值电压上升。
另一方面，在浮动电极3的电荷保持的过程中，第二绝缘膜5B中的电荷被释放到浮动电极3、栅电极4中。另外，积蓄在浮动电极3中的电荷也经由第一绝缘膜5A或第二绝缘膜5B而释放到浮动电极3、栅电极4中。在电荷被释放时，阈值电压降低。特别是，电子的释放是阈值电压降低的主要原因。
图22是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法的阈值电压的变化的曲线图。
该图的横轴表示时间，纵轴表示阈值电压。并且，虚线表示由上述空穴重新分布引起的阈值电压的变化，单点划线表示由上述电子释放引起的阈值电压的变化，实线表示空穴重新分布化以及电子释放这两者的合计的阈值电压的变化。
如图22所示，通过仅在第二绝缘膜5B中的浮动电极3界面附近的区域中分布空穴，使该空穴重新分布，从而阈值电压随着时间的经过而上升。另一方面，积蓄在浮动电极3中的电子被释放，从而阈值电压随着时间的经过而降低。该由空穴重新分布化引起的阈值电压上升与由电子释放引起的阈值电压的降低是相反的举动，所以相互补偿。即，在本实施方式的非易失性半导体存储装置的驱动方法中，通过在数据写入DW(电子的注入)之后进行事后消除AE的动作，可以在电荷保持的过程中促进第二绝缘膜5B中的电荷的重新分布，该电荷的重新分布补偿由释放电荷而引起的阈值电压的降低，作为结果具有抑制阈值电压变化的效果。
(第二比较例)
在第二比较例的非易失性半导体存储装置的驱动方法中，不具有图16例示的步骤S320。即，不具有图17例示的步骤S420。并且，在数据写入DW之后，不具有图18例示的事后消除AE。因此，数据写入DW之后的电荷分布是图19的(a)例示的状态。即，在直到时刻TT6为止的时间TT5内，作为数据写入DW，注入充分量的电子，用电子充满第二绝缘膜5B中的缺陷。并且，如本实施方式的情况那样，在第二绝缘膜5B的浮动电极3侧的界面附近的区域中没有空穴。因此，由于没有补偿阈值电压降低的手段，所以在保持期间的期间内导致阈值电压降低。
图23是例示出本发明的第三实施方式的非易失性半导体存储装置的驱动方法以及第二比较例的驱动方法所致的阈值电压的时间变化的曲线图。
图23例示出电荷保持状态下的阈值电压的时间变化，横轴表示时间，纵轴表示阈值电压。在该图中，保持曲线H1对应于本实施方式的非易失性半导体存储装置的驱动方法，保持曲线H2对应于第二比较例的驱动方法。
如图23所示，在本实施方式的非易失性半导体存储装置的驱动方法中，通过在数据写入DW(电子的注入)之后进行事后消除AE的动作，阈值电压的保持特性成为保持曲线H1。另一方面，在第二比较例的驱动方法中，在数据写入(电子的注入)之后，省略事后消除AE的动作，成为保持曲线H2。即，通过本实施方式的驱动方法，可以使阈值电压的变化变缓。
这样，在本实施方式的非易失性半导体存储装置的驱动方法中，通过在数据写入DW(电子的注入)之后进行事后消除AE的动作，阈值电压的保持特性得到提高。
另外，事后消除AE的动作中使用的电压脉冲也可以是多个电压脉冲的组合。此时，至少满足所施加的电压的极性都相同的点、和电压脉冲施加后的阈值电压达到作为目的的阈值的点。
(第四实施方式)
接下来对本发明的第四实施方式进行说明。
上述说明的第三实施方式的非易失性半导体存储装置的驱动方法提高了向浮动电极3注入了数据写入DW用的电荷之后的保持特性。此时，作为所注入的电荷例示出电子的情况，但本发明不限于此，还可以应用于注入空穴的情况。
在第四实施方式的非易失性半导体存储装置的驱动方法中，提高注入了空穴时即进行数据消除时的保持特性。在该情况下，将使第三实施方式中说明的极性相反既可。
即，将图18例示的电位差的极性设定成相反既可。即，在数据消除DE(空穴的注入)之后，进行事后写入AW的动作。
即，第一极性是正的电极，第五电位差是通过向栅电极4施加比施加到半导体层1的电压低的电压而提供的，第六电位差是通过向栅电极4施加比施加到半导体层1的电压高的电压而提供的。
图24是应用本发明的第四实施方式的非易失性半导体存储装置的驱动方法而形成的电荷分布的曲线图。
图24示出应用了本实施方式的动作方式时的数据消除DE(向浮动电极3注入空穴)之后的事后写入AW之后的非易失性半导体存储装置的第二绝缘膜5B中的电荷分布ρ(x)。本图的横轴表示从栅电极4向浮动电极3方向的距离x，纵轴表示电荷量。
如图24所示，通过本实施方式的驱动方法形成的电荷分布ρ(x)(电荷分布E4)是如下状态：第二绝缘膜5B(T2)的几乎全部区域被空穴充满，但浮动电极3附近的区域被电子充满。
由此，通过与第三实施方式中说明的效果同样的效果，数据消除后的保持特性得到提高。
即，在第二绝缘膜5B中的浮动电极3界面附近的区域中存在的电子在保持过程中重新分布到第二绝缘膜5B的全部区域中时(电子重新分布化)，阈值电压降低。另一方面，在浮动电极3的电荷保持的过程中，第二绝缘膜5B中的空穴从浮动电极3向栅电极4以及半导体层1释放，阈值电压上升。这些阈值电压的变化由于是相互相反的举动，所以两者相互补偿，作为结果数据消除后的保持特性提高。
图25是例示出本发明的第四实施方式的非易失性半导体存储装置的驱动方法所致的阈值电压的变化的曲线图。
该图的横轴表示时间，纵轴表示阈值电压。并且，虚线表示由上述电子重新分布化引起的阈值电压的变化，单点划线表示由上述空穴释放而引起的阈值电压的变化，实线表示电子重新分布化以及空穴释放这两者的合计的阈值电压的变化。
如图25所示，通过使电子分布到第二绝缘膜5B中的浮动电极3界面附近的区域中，使该电子重新分布，从而阈值电压随着时间的经过而降低。另一方面，积蓄在浮动电极3中的空穴被释放，从而阈值电压随着时间的经过而上升。由该电子重新分布化引起的阈值电压的上升与由空穴释放引起的阈值电压的降低是相反的举动，所以两者相互补偿。
即，在本实施方式的非易失性半导体存储装置的驱动方法中，通过在数据消除DE(空穴的注入)之后进行事后写入AW的动作，从而可以在电荷保持的过程中促进第二绝缘膜5B中的电荷的重新分布，该电荷的重新分布补偿由电荷释放引起的阈值电压的变化，作为结果具有抑制阈值电压变化的效果。
另外，也可以连续实施以上说明的第一～第四实施方式的非易失性半导体存储装置的驱动方法。
即，向半导体层1与栅电极4之间提供用于将第一极性的电荷注入到第二绝缘膜5B中的第一电位差，之后，向半导体层1与栅电极4之间提供用于将与第一极性相反极性的第二极性的电荷注入到第二绝缘膜5B中的第二电位差，之后，向半导体层1与栅电极4之间提供用于将第一极性的电荷注入到浮动电极3中的第三电位差，之后，向半导体层1与栅电极4之间提供用于将第二极性的电荷注入到第二绝缘膜5B中的第四电位差。
由此，使数据写入以及数据消除高速化，数据写入以及数据消除后的保持特性得到提高。
(第五实施方式)
接下来对本发明的第五实施方式进行说明。
图26是例示出本发明的第五实施方式的非易失性半导体存储装置的结构的框图。
如图26所示，本实施方式的第五实施方式的非易失性半导体存储装置具备存储单元阵列11和控制电路10。存储单元阵列11中的各存储单元是具有浮动电极3的晶体管型的存储单元。
即，存储单元11包括：在半导体层1的表面部隔开间隔地设置的源/漏区域2；在源/漏区域2之间的沟道上设置的第一绝缘膜5A；设置在第一绝缘膜5A之上的浮动电极3；设置在浮动电极3之上的第二绝缘膜5B；以及设置在第二绝缘膜5B之上的栅电极4。
并且，控制电路10执行上述说明的各实施方式的驱动方法中的至少一个。
控制电路10具有：产生写入电压、消除电压或读出电压的电压产生电路13；使电压产生电路13产生的电压连接到存储单元阵列11的电压控制电路12；以及用于读出写入到存储单元阵列11中的信息的读出电路14。
在实施上述第一～第四实施方式中说明的预置P1、预置P2、事后消除AE、事后写入AW、数据写入DW以及数据消除DE的各动作时，从电压产生电路13供给所需的电压。由电压控制电路12控制各个动作中所需的施加时间。
另外，上述实施方式的非易失性半导体存储装置的驱动方法以及非易失性半导体存储装置可以应用于所有浮栅型的存储单元中。例如，半导体层1的材料不限于硅基板，也可以是多晶硅基板、SiGe基板、Ge基板、SiGeC基板。另外，半导体层1的形状不限于P型井或P型半导体层(SOI：Silicon On Insulator(绝缘体上的硅))，也可以是SGOI(Silicon Germanium On Insulator：绝缘体上的锗硅)、GOI(Germanium On Insulator：绝缘体上的锗)。
另外，在绝缘膜中应用了高介电常数材料的浮栅型快闪存储器中，高介电常数材料具有捕获电荷的特性。因此，上述实施方式的非易失性半导体存储装置的驱动方法以及非易失性半导体存储装置可以优选地应用于在绝缘膜中应用了高介电常数材料的浮栅型快闪存储器中。
另外，在浮栅型的存储单元中，单元的结构既可以是纵型晶体管、FIN型晶体管的结构，也可以是纵向层叠了存储单元阵列自身的结构。
另外，本发明可以应用于具有包括浮栅电极的存储单元的存储单元阵列中，除了NAND型、NOR型以外，还可以应用于AND型(H.Kume，M.kato，T，Adachi，T.Tanaka，T.Sasaki，T.Okazaki，N，Miyamoto，S.Saeki，Y.Ohji，M.Ushiyama，J.Yagami，T.Morimoto，and T.Nishida，“A 1.28μm2 contactless memory cell technology for3V-only 64Mbit EEPROM”，IEDM Tech.Dig.，pp.991-993，Dec.(1992))、DINOR型(H.Onoda，Y.Kunori，S.Kobayashi，M.Ohi，A.Fukumoto，N.Ajika，and H.Miyoshi，“A novel cell structure suitablefor a 3 Volt operation，sector erase Flash memory”，IEDM Tech.Dig.，pp.599-602，Dec.(1992))、分裂(split)栅型(G.Samachisa，C.Su，Y.Kao，G.Smarandoiu，T.Wong，and C.Hu，“A 128KFlashEEPROM using double polysilicon on technology”，ISSCCDig.Tech.Papers，pp.76-77，Feb.(1987))、栈型(V.N.Kynett，A.Baker，M.Fandrich，G.Hoeketra，O.Jungroth，J.Kreitels，andS.Wells，“An in-system reprogrammable 256K CMOS Flashmemory”，ISSCC Dig.Tech.Papers，pp.132-133，Feb.(1988))、三层多晶硅型(F.Masuoka，M.Asano，H.Iwashita，T.Komuro，andS.Tanaka，“A new Flash EEPROM cell using triple polysilicontechnology”，IEDM Tech.Dig.，pp.464-467，Dec.(1984))、3Tr-NAND(日本特开2007-115407号公报)等包括各种浮栅电极的存储单元阵列中。
另外，上述实施方式的非易失性半导体存储装置的驱动方法以及非易失性半导体存储装置还可以应用于假设来自半导体层1的电荷注入而记述的、从栅电极4注入电荷的栅注入型的存储单元中。
在栅注入型的存储单元的情况下，在向浮动电极3注入电荷时，半导体层1与栅电极4所起到的作用相反。因此，通过交换向半导体层1施加的电压与向栅电极4施加的电压，可以将第一～第五实施方式的非易失性半导体存储装置的驱动方法以及非易失性半导体存储装置应用于栅注入型的存储单元中。
以上，参照具体例，对本实施方式进行了说明。但是，本发明不限于这些具体例。例如，关于构成非易失性半导体存储装置的驱动方法以及非易失性半导体存储装置的各要素的具体的结构，本领域技术人员只要可以通过从公知的范围适当选择从而同样地实施本发明并得到同样的效果，就包含在本发明的范围中。
另外，对于将各具体例中的任意两个以上的要素在技术上可能的范围内组合而得到的方案，只要包含本发明的要旨，就包含在本发明的范围中。
另外，本领域技术人员以作为本发明的实施方式而所述的非易失性半导体存储装置的驱动方法以及非易失性半导体存储装置为基础，进行适当设计变更而可实施的所有的非易失性半导体存储装置的驱动方法以及非易失性半导体存储装置，只要包含本发明的要旨，也属于本发明的范围中。
另外，在本发明的思想的范畴中，如果是本领域技术人员，则可以想到各种变更例以及修改例，对于这些变更例以及修改例，也属于本发明的范围中。

Claims (21)

1.一种非易失性半导体存储装置的驱动方法，该非易失性半导体存储装置具有：具有沟道和设置在上述沟道两侧的源区域以及漏区域的半导体层；设置在上述沟道之上的第一绝缘膜；设置在上述第一绝缘膜之上的浮动电极；设置在上述浮动电极之上的第二绝缘膜；以及设置在上述第二绝缘膜之上的栅电极，通过向上述浮动电极注入电荷来改变数据的存储状态，该非易失性半导体存储装置的驱动方法的特征在于，
为了设为向上述浮动电极注入了第一极性的电荷的状态，执行以下步骤：
向上述半导体层与上述栅电极之间提供将上述第一极性的电荷注入到上述第二绝缘膜中的第一电位差，
之后，向上述半导体层与上述栅电极之间提供将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第二电位差，
之后，向上述半导体层与上述栅电极之间提供将上述第一极性的电荷注入到上述浮动电极中的第三电位差。
2.根据权利要求1所述的非易失性半导体存储装置的驱动方法，其特征在于，
在向上述半导体层与上述栅电极之间提供了上述第三电位差之后，
向上述半导体层与上述栅电极之间提供将上述第二极性的电荷注入到上述第二绝缘膜中的第四电位差。
3.根据权利要求1所述的非易失性半导体存储装置的驱动方法，其特征在于，
在向上述半导体层与上述栅电极之间提供上述第三电位差之前，上述第二绝缘膜的靠近上述浮动电极一侧的区域的缺陷被第二极性的电荷充满，上述第二绝缘膜的剩余的区域的缺陷被第一极性的电荷充满。
4.根据权利要求1所述的非易失性半导体存储装置的驱动方法，其特征在于，
上述第一绝缘膜以及上述第二绝缘膜中的至少任一个包括从包含有氧化硅、氮氧化硅、氧化铝、氮氧化铝、二氧化铪、铝酸铪、氮氧化铪、铝酸氮铪、硅酸铪、硅酸氮铪、氧化镧以及铝酸镧的组中选择的至少一个。
5.根据权利要求1所述的非易失性半导体存储装置的驱动方法，其特征在于，
利用上述第一电位差以及上述第二电位差而施加到第一绝缘膜中的电场小于等于20MV/cm。
6.根据权利要求1所述的非易失性半导体存储装置的驱动方法，其特征在于，
利用上述第一电位差以及上述第二电位差而施加到第一绝缘膜中的电场小于等于15MV/cm，上述电场的施加时间小于等于10秒。
7.根据权利要求1所述的非易失性半导体存储装置的驱动方法，其特征在于，
上述第一电位差的提供包括向上述第二绝缘膜注入上述第一极性的电荷的电位差的多次提供。
8.根据权利要求1所述的非易失性半导体存储装置的驱动方法，其特征在于，
上述第二电位差的提供包括向上述第二绝缘膜注入上述第二极性的电荷的电位差的多次提供。
9.根据权利要求1所述的非易失性半导体存储装置的驱动方法，其特征在于，
上述第一极性是负，
上述第一电位差是使上述栅电极的电位高于上述半导体层的电位的电位差，
上述第二电位差是使上述栅电极的电位低于上述半导体层的电位的电位差，
上述第三电位差是使上述栅电极的电位高于上述半导体层的电位的电位差。
10.根据权利要求9所述的非易失性半导体存储装置的驱动方法，其特征在于，
在向上述半导体层与上述栅电极之间提供上述第三电位差之前，上述第二绝缘膜的靠近上述浮动电极一侧的区域的缺陷被空穴充满，上述第二绝缘膜的剩余的区域的缺陷被电子充满。
11.根据权利要求9所述的非易失性半导体存储装置的驱动方法，其特征在于，
在向上述半导体层与上述栅电极之间提供了上述第三电位差之后，
向上述半导体层与上述栅电极之间提供将作为正的极性的上述第二极性的电荷注入到上述第二绝缘膜中的第四电位差。
12.根据权利要求1所述的非易失性半导体存储装置的驱动方法，其特征在于，
上述第一极性是正，
上述第一电位差是使上述栅电极的电位低于上述半导体层的电位的电位差，
上述第二电位差是使上述栅电极的电位高于上述半导体层的电位的电位差，
上述第三电位差是使上述栅电极的电位低于上述半导体层的电位的电位差。
13.根据权利要求12所述的非易失性半导体存储装置的驱动方法，其特征在于，
在向上述半导体层与上述栅电极之间提供上述第三电位差之前，上述第二绝缘膜的靠近上述浮动电极一侧的区域的缺陷被电子充满，上述第二绝缘膜的剩余的区域的缺陷被空穴充满。
14.根据权利要求12所述的非易失性半导体存储装置的驱动方法，其特征在于，
在向上述半导体层与上述栅电极之间提供了上述第三电位差之后，
向上述半导体层与上述栅电极之间提供将作为负的极性的上述第二极性的电荷注入到上述第二绝缘膜中的第四电位差。
15.一种非易失性半导体存储装置的驱动方法，该非易失性半导体存储装置具有：具有沟道和设置在上述沟道两侧的源区域以及漏区域的半导体层；设置在上述沟道之上的第一绝缘膜；设置在上述第一绝缘膜之上的浮动电极；设置在上述浮动电极之上的第二绝缘膜；以及设置在上述第二绝缘膜之上的栅电极，通过向上述浮动电极注入电荷来改变数据的存储状态，该非易失性半导体存储装置的驱动方法的特征在于，
为了设为向上述浮动电极注入了第一极性的电荷的状态，执行以下步骤：
向上述半导体层与上述栅电极之间提供将上述第一极性的电荷注入到上述浮动电极中的第五电位差，
之后，向上述半导体层与上述栅电极之间提供将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第六电位差。
16.根据权利要求15所述的非易失性半导体存储装置的驱动方法，其特征在于，
通过向上述半导体层与上述栅电极之间提供上述第六电位差，向上述第二绝缘膜的上述浮动电极侧的区域注入第二极性的电荷。
17.根据权利要求15所述的非易失性半导体存储装置的驱动方法，其特征在于，
上述第一绝缘膜以及上述第二绝缘膜中的至少任一个包括从包含有氧化硅、氮氧化硅、氧化铝、氮氧化铝、二氧化铪、铝酸铪、氮氧化铪、铝酸氮铪、硅酸铪、硅酸氮铪、氧化镧以及铝酸镧的组中选择的至少一个。
18.根据权利要求15所述的非易失性半导体存储装置的驱动方法，其特征在于，
上述第一极性是负，
上述第五电位差是使上述栅电极的电位高于上述半导体层的电位的电位差，
上述第六电位差是使上述栅电极的电位低于上述半导体层的电位的电位差。
19.根据权利要求15所述的非易失性半导体存储装置的驱动方法，其特征在于，
上述第一极性是正，
上述第五电位差是使上述栅电极的电位低于上述半导体层的电位的电位差，
上述第六电位差是使上述栅电极的电位高于上述半导体层的电位的电位差。
20.一种非易失性半导体存储装置，其特征在于，具有：
具有沟道和设置在上述沟道两侧的源区域以及漏区域的半导体层；
设置在上述沟道之上的第一绝缘膜；
设置在上述第一绝缘膜之上的浮动电极；
设置在上述浮动电极之上的第二绝缘膜；
设置在上述第二绝缘膜之上的栅电极；以及
通过向上述浮动电极注入电荷来控制数据的存储状态的控制电路，
为了设为向上述浮动电极注入了第一极性的电荷的状态，上述控制电路执行如下的驱动方法：
向上述半导体层与上述栅电极之间提供将上述第一极性的电荷注入到上述第二绝缘膜中的第一电位差，
之后，向上述半导体层与上述栅电极之间提供将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第二电位差，
之后，向上述半导体层与上述栅电极之间提供将上述第一极性的电荷注入到上述浮动电极中的第三电位差。
21.一种非易失性半导体存储装置，其特征在于，具有：
具有沟道和设置在上述沟道两侧的源区域以及漏区域的半导体层；
设置在上述沟道之上的第一绝缘膜；
设置在上述第一绝缘膜之上的浮动电极；
设置在上述浮动电极之上的第二绝缘膜；
设置在上述第二绝缘膜之上的栅电极；以及
通过向上述浮动电极注入电荷来控制数据的存储状态的控制电路，
为了设为向上述浮动电极注入了第一极性的电荷的状态，上述控制电路执行如下的驱动方法：
向上述半导体层与上述栅电极之间提供将上述第一极性的电荷注入到上述浮动电极中的第五电位差，
之后，向上述半导体层与上述栅电极之间提供将与上述第一极性相反极性的第二极性的电荷注入到上述第二绝缘膜中的第六电位差。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5459999B2 (ja) 2008-08-08 2014-04-02 株式会社東芝 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法
JP5808708B2 (ja) 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US11295822B2 (en) * 2020-08-14 2022-04-05 Micron Technology, Inc. Multi-state programming of memory cells

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1720588A (zh) * 2002-10-28 2006-01-11 桑迪士克股份有限公司 每一存储单元电荷存储元件具有双重控制栅极的闪速存储单元阵列
JP2007013077A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc Ｎａｎｄ型フラッシュメモリ素子、その製造方法およびその駆動方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400130B2 (ja) * 1994-08-31 2003-04-28 株式会社東芝 不揮発性半導体記憶装置
US6295229B1 (en) * 1999-07-08 2001-09-25 Motorola Inc. Semiconductor device and method of operating it
JP4586219B2 (ja) * 1999-09-17 2010-11-24 ソニー株式会社 不揮発性半導体記憶装置の消去方法
JP4002712B2 (ja) * 2000-05-15 2007-11-07 スパンション エルエルシー 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
JP2001357680A (ja) * 2000-06-15 2001-12-26 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置のデータ消去方法
US6903977B2 (en) * 2001-09-25 2005-06-07 Sony Corporation Nonvolatile semiconductor memory device and method of producing the same
JP4593159B2 (ja) * 2003-05-28 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4521243B2 (ja) 2004-09-30 2010-08-11 株式会社東芝 不揮発性半導体記憶装置及びそのデータ消去方法
JP4662437B2 (ja) * 2004-11-30 2011-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4734019B2 (ja) 2005-04-26 2011-07-27 株式会社東芝 半導体記憶装置及びその製造方法
JP2007035214A (ja) * 2005-07-29 2007-02-08 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007193862A (ja) 2006-01-17 2007-08-02 Toshiba Corp 不揮発性半導体記憶装置
JP4331189B2 (ja) 2006-09-20 2009-09-16 株式会社東芝 不揮発性半導体メモリ
JP4331215B2 (ja) 2007-02-02 2009-09-16 株式会社東芝 不揮発性半導体メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1720588A (zh) * 2002-10-28 2006-01-11 桑迪士克股份有限公司 每一存储单元电荷存储元件具有双重控制栅极的闪速存储单元阵列
JP2007013077A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc Ｎａｎｄ型フラッシュメモリ素子、その製造方法およびその駆動方法

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US20090244984A1 (en) 2009-10-01
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