KR100997837B1 - 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치 Download PDF

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Abstract

불휘발성 반도체 기억 장치의 구동 방법이 제공된다. 상기 불휘발성 반도체 기억 장치는, 채널과 상기 채널의 양측에 형성된 소스ㆍ드레인 영역을 갖는 반도체층과, 상기 채널 위에 형성된 제1 절연막과, 부유 전극과, 제2 절연막과, 게이트 전극을 갖는다. 상기 구동 방법은, 상기 부유 전극에 제1 극성의 전하가 주입된 상태로 하기 위하여, 상기 반도체층과 상기 게이트 전극 사이에, 상기 제1 극성의 전하를 상기 제2 절연막에 주입하는 제1 전위차를 부여하고, 그 후, 상기 제1 극성과 역극성인 제2 극성의 전하를 상기 제2 절연막에 주입하는 제2 전위차를 부여하고, 그 후, 상기 제1 극성의 전하를 상기 부유 전극에 주입하는 제3 전위차를 부여한다.
반도체 기억 장치, 반도체층, 제1 절연막(터널 절연막), 부유 게이트(부유 전극), 제2 절연막(블록 절연막), 게이트 전극, 소스ㆍ드레인 영역

Description

불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치{METHOD FOR DRIVING A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 출원은 일본특허출원 제2008-089872호(2008년 3월 31일 출원)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 부유 전극을 갖는 트랜지스터형 메모리 셀을 이용한 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치에 관한 것이다.
부유 게이트를 갖는 NAND형 플래시 메모리에서는, 최근의 미세화의 진행에 수반하여, 전하 유지를 담당하는 절연막의 전기적 막 두께를 축소할 필요가 생기고 있다. 전기적 막 두께의 축소에 의해 부유 게이트에 축적되어 있는 전하가 빠져서, 임계값 전압의 유지 특성의 열화를 야기하는 문제가 생긴다. 또한, 절연막의 전기적 막 두께를 축소할 목적으로, 고유전율 재료를 절연막의 일부로서 사용하는 경향이 있다. 고유전율 재료는 결함이 많고, 전하를 포획하는 특성을 갖고 있다. 고유전율 재료에 포획된 전하는, 임계값 전압에 영향을 주기 때문에, 포획된 전하 가 시간의 경과와 함께 이탈해 가면, 임계값 전압의 유지 특성이 열화하게 된다.
이러한 고유전율 재료를 갖는 부유 게이트형 플래시 메모리에 특히 발생하는 문제를 회피하기 위하여, 절연막의 전하 포획 특성에 의거한 전하 주입 방법이 검토되고 있다.
예를 들면, 특허 문헌 1에는, 소거 바이어스를 인가하기 전에, 소거 단위 중에 있는 모든 메모리 셀을 기입하고, 그 후에 소거 바이어스를 인가함으로써, 전하 유지 특성을 향상하여 신뢰성을 향상하는 기술이 개시되어 있다.
또한, 특허 문헌 2에는, 컨트롤 게이트에 반도체 기판보다도 낮은 전압을 인가하여, 산화막 또는 산화막과 반도체 기판의 계면 부근에 포착된 전하를 디트랩함으로써, 리드 마진을 확보하여 동작의 신뢰성을 향상하는 기술이 개시되어 있다.
한편，MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)형 불휘발성 기억 장치에서도, 절연막 내의 전하의 위치를 제어함으로써, 유지 특성을 향상시키거나, 기입ㆍ소거의 고속화가 가능하게 되어 있다.
그러나, 부유 게이트형 플래시 메모리에서는, 절연막 내, 특히 블록 절연막 내의 전하 포획을 제어함에 따른 성능 향상의 검토가 부족하고, 블록 절연막에 주목한 유지 특성의 향상이나 기입ㆍ소거의 고속화에 필요한 구동 방법은 아직 제안되어 있지 않다.
[특허 문헌 1] 미국 특허 출원 공개 제2005/0006698호 명세서
[특허 문헌 2] 특허 공개 제2007-35214호 공보
본 발명은 상기 종래의 기술을 감안하여 이루어진 것으로, 본 발명에 따르면, 데이터 기입 및 데이터 소거를 고속화하고, 데이터 기입 및 데이터 소거 후의 유지 특성이 향상되는 불휘발성 반도체 기억 장치의 구동 방법을 제공한다
본 발명의 일 양태에 따르면, 채널과 상기 채널의 양측에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층과, 상기 채널 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 부유 전극과, 상기 부유 전극 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 게이트 전극을 갖고, 상기 부유 전극에 전하를 주입함으로써 데이터의 기억 상태를 변화시키는 불휘발성 반도체 기억 장치의 구동 방법으로서, 상기 부유 전극에 제1 극성의 전하가 주입된 상태로 하기 위하여, 상기 제1 극성의 전하를 상기 제2 절연막에 주입하는 제1 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고, 그 후, 상기 제1 극성과 역극성인 제2 극성의 전하를 상기 제2 절연막에 주입하는 제2 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고, 그 후, 상기 제1 극성의 전하를 상기 부유 전극에 주입하는 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법이 제공된다.
본 발명의 다른 일 양태에 따르면, 채널과 상기 채널의 양측에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층과, 상기 채널 위에 형성된 제1 절연막과, 상 기 제1 절연막 위에 형성된 부유 전극과, 상기 부유 전극 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 게이트 전극을 갖고, 상기 부유 전극에 전하를 주입함으로써 데이터의 기억 상태를 변화시키는 불휘발성 반도 기억 장치의 구동 방법으로서, 상기 부유 전극에 제1 극성의 전하가 주입된 상태로 하기 위하여, 상기 제1 극성의 전하를 상기 부유 전극에 주입하는 제5 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고, 그 후, 상기 제1 극성과 역극성인 제2 극성의 전하를 상기 제2 절연막에 주입하는 제6 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법이 제공된다.
본 발명의 다른 일 양태에 따르면, 채널과 상기 채널의 양측에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층과, 상기 채널 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 부유 전극과, 상기 부유 전극 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 게이트 전극과, 상기 부유 전극에 전하를 주입함으로써 데이터의 기억 상태를 제어하는 제어 회로를 구비하고, 상기 제어 회로는, 상기 부유 전극에 제1 극성의 전하가 주입된 상태로 하기 위하여, 상기 제1 극성의 전하를 상기 제2 절연막에 주입하는 제1 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고, 그 후, 상기 제1 극성과 역극성인 제2 극성의 전하를 상기 제2 절연막에 주입하는 제2 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고, 그 후, 상기 제1 극성의 전하를 상기 부유 전극에 주입하는 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 구동 방법의 구동 방법을 실행하 는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 다른 일 양태에 따르면, 채널과 상기 채널의 양측에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층과, 상기 채널 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 부유 전극과, 상기 부유 전극 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 게이트 전극과, 상기 부유 전극에 전하를 주입함으로써 데이터의 기억 상태를 제어하는 제어 회로를 구비하고, 상기 제어 회로는, 상기 부유 전극에 제1 극성의 전하가 주입된 상태로 하기 위하여, 상기 제1 극성의 전하를 상기 부유 전극에 주입하는 제5 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고, 그 후, 상기 제1 극성과 역극성인 제2 극성의 전하를 상기 제2 절연막에 주입하는 제6 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 것을 특징으로 하는 구동 방법을 실행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 상세하게 설명한다.
<제1 실시 형태>
도 1은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 모식적 단면도이다.
도 2는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법이 적용되는 불휘발성 반도체 기억 장치의 구조를 예시하는 모식적 단면도이다.
또한, 본원 명세서와 도 2 이후의 각 도면에 대해서는, 기출된 도면에 관하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 붙이고 상세한 설명은 적절히 생략한다.
도 2에 나타낸 바와 같이, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법이 적용되는 불휘발성 반도체 기억 장치(100)는, 부유 게이트형 메모리 셀을 갖고 있다.
불휘발성 반도체 기억 장치(100)는, 반도체층(1) 위에, 아래부터 순서대로, 제1 절연막(터널 절연막)(5A), 부유 게이트(부유 전극)(3), 제2 절연막(블록 절연막)(5B), 게이트 전극(4)이 적층된 구조를 갖는다. 그리고, 게이트 전극(4)을 마스크로 하여 반도체층(1)에 N형의 불순물을 이온 주입 등으로 도입함으로써, 소스 영역 및 드레인 영역 확산층(2)이 형성되어 있다. 즉, 불휘발성 반도체 기억 장치(100)는, 반도체층(1)의 표면부에 이격하여 형성된 소스ㆍ드레인 영역(2)과, 소스ㆍ드레인 영역(2) 사이의 채널 위에 형성된 제1 절연막(5A)과, 제1 절연막(5A) 위에 형성된 부유 전극(3)과, 부유 전극(3) 위에 형성된 제2 절연막(5B)과, 제2 절연막(5B) 위에 형성된 게이트 전극(4)을 구비한다.
부유 전극(3)은, 제1 절연막(5A) 및 제2 절연막(5B)에 둘러싸여 있기 때문에, 부유 전극(3)에 주입된 전하는, 유지된다. 즉, 불휘발성 반도체 기억 장치(100)에서는, 부유 전극(3)에 전하를 주입함으로써 데이터의 기억 상태를 변화시킨다.
반도체층(1)에는, 예를 들면, P형 불순물이 도핑된 반도체층을 이용할 수 있 다. 그리고, 반도체층(1)은, P형 웰이나 P형 반도체층(예를 들면 SOI:Silicon On Insulator층) 혹은 P형의 폴리실리콘층 등을 포함해도 된다.
또한, 불휘발성 반도체 기억 장치(100)는, N채널형의 부유 게이트형 메모리 셀의 예이지만, 본 발명은, N채널형에 한하지 않고, P채널형에도 적용 가능하다. 그 때, 소스ㆍ드레인 영역(2) 및 반도체층(1)의 불순물을 역극성으로 하고, 반도체층(1)과 게이트 전극(4)에 인가하는 전압을 교환하면 되기 때문에, P채널형에 대한 설명은 생략한다.
부유 전극(3)에는, 실리콘(Si), 게르마늄(Ge), GaAs, InP 등의 반도체 재료,또는 Ti, Ta, Au, Al, Mo 등의 금속 재료를 이용할 수 있다. 또한, 부유 전극(3)에, 폴리실리콘층을 이용한 경우, 1매의 층 형태 이외에, 예를 들면, 2층 또는 3층의 형태로 해도 된다. 또한, 부유 전극(3)은, 층 형태뿐만 아니라 나노 크리스탈이어도 된다.
제1 절연막(5A) 및 제2 절연막(5B)으로서는, 산화 실리콘(SiO2), 산질화 실리콘(SiO), 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON), 하프늄(HfO2), 하프늄ㆍ알루미네이트(HfAlO3), 질화 하프늄(HfON), 질화 하프늄ㆍ알루미네이트(HfAlON), 하프늄ㆍ실리케이트(HfSiO), 질화 하프늄ㆍ실리케이트(HfSiON), 산화 란탄(La2O3), 란탄ㆍ알루미네이트(LaAlO3), 등 다양한 재료를 이용할 수 있다.
또한, 제2 절연막(5B)은, 부유 전극(3)과 게이트 전극(4) 사이의 절연막으로 서, 부유 전극(3)과 게이트 전극(4) 사이의 전하의 흐름을 블록하는 기능을 갖는다. 단, 이 블록의 기능은 완전할 필요는 없고, 부유 전극(3)과 게이트 전극(4) 사이의 전하의 흐름을 제한할 수 있으면 된다.
도 3은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법이 적용되는 불휘발성 반도체 기억 장치를 예시하는 열 방향의 모식적 단면도이다.
도 3에 나타낸 바와 같이, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법이 적용되는 불휘발성 반도체 기억 장치(100)에서는, 반도체층(1) 위에 복수의 부유 게이트형 메모리 셀(M1∼Mn)이 배열되어 있다. 각 메모리 셀의 게이트 전극(4)은, 인접하는 NAND 스트링 열과 전기적으로 접촉되어 있고, 워드 라인 WL1∼WLn이라고 칭하고 있다. 워드 라인 WLl∼WLn 사이의 하방의 반도체층(1)의 표면 부분에는 소스ㆍ드레인 영역(2)이 형성되어 있다.
제1 셀렉트 트랜지스터 S1 및 제2 셀렉트 트랜지스터 S2는, 통상의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구성된다. 이들 제1, 제2 셀렉트 트랜지스터 S1, S2의 게이트 전극은, 각각 제1 셀렉트 게이트 SG1 및 제2 셀렉트 게이트 SG2를 구성한다.
이들 부유 게이트형 메모리 셀 M1∼Mn, 및, 제1, 제2 셀렉트 트랜지스터 S1, S2 위에, 층간 절연막(6)(예를 들면 이산화 실리콘)이 두껍게 퇴적된다.
제2 셀렉트 트랜지스터 S2에 근접하고 있는 소스ㆍ드레인 영역(2)에는, 비트 컨택트 BC2를 통하여 비트 라인 BL2가 접속되어 있다. 마찬가지로, 제1 셀렉트 트 랜지스터 S1에 근접하고 있는 소스ㆍ드레인 영역(2)에는, 비트 컨택트 BC1을 통하여 비트 라인 BL1이 접속되어 있다. 비트 컨택트 BC1 및 비트 라인 BL1은 도시하지 않는다.
도 4는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 플로우차트도이다.
도 4에 나타낸 바와 같이, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 우선, 제1 전위차를, 반도체층(1)과 게이트 전극(4) 사이에 부여한다(스텝 S110). 또한, 이 반도체층(1)과 게이트 전극(4)은, 위에서 설명한, 불휘발성 반도체 기억 장치(100)의 반도체층(1)과 게이트 전극(4)이다. 이 제1 전위차에 의해, 제2 절연막(5B)에 제1 극성의 전하를 주입한다.
그리고, 제2 전위차를, 반도체층(1)과 게이트 전극(4) 사이에 부여한다(스텝 S120). 이 제2 전위차에 의해, 제2 절연막(5B)에, 제1 극성의 전하와 역극성인 제2 극성의 전하를 주입한다.
그리고, 제3 전위차를, 반도체층(1)과 게이트 전극(4) 사이에 부여한다(스텝 S130). 이 제3 전위차에 의해, 부유 전극(3)에 제1 극성의 전하를 주입한다.
이에 의해, 제2 절연막(5B) 내의 전하 분포를 전기적으로 제어하고, 기입ㆍ소거를 고속화할 수 있다.
도 5는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 다른 플로우차트도이다.
본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에 서는, 우선, 제2 절연막(5B)에 제1 극성의 전하를 주입한다(스텝 S210).
그리고, 제2 절연막(5B)에, 제1 극성의 전하와 역극성인 제2 극성의 전하를 주입한다(스텝 S220).
그리고, 부유 전극(3)에 제1 극성의 전하를 주입한다(스텝 S230).
이에 의해, 제2 절연막(5B) 내의 전하 분포를 전기적으로 제어하고, 기입ㆍ소거를 고속화할 수 있다.
즉, 제1 극성은, 마이너스이며, 제1 전위차는, 반도체층(1)의 전위보다도 게이트 전극(4)의 전위가 높아지는 전위차이며, 제2 전위차는, 반도체층(1)의 전위보다도 게이트 전극(4)의 전위가 낮아지는 전위차이며, 제3 전위차는, 반도체층(1)의 전위보다도 게이트 전극(4)의 전위가 높아지는 전위차로 할 수 있다.
또한, 제1 극성은, 플러스이며, 제1 전위차는, 반도체층(1)의 전위보다도 게이트 전극(4)의 전위가 낮아지는 전위차이며, 제2 전위차는, 반도체층(1)의 전위보다도 게이트 전극(4)의 전위가 높아지는 전위차이며, 제3 전위차는, 반도체층(1)의 전위보다도 게이트 전극(4)의 전위가 낮아지는 전위차로 할 수 있다.
또한, 전자는, 전위가 낮은 곳으로부터 전위가 높은 곳으로 흐르고, 정공은, 전위가 높은 곳으로부터 전위가 낮은 곳으로 흐른다.
이하, 제1 극성이 마이너스의 극성이며, 제2 극성이 플러스의 극성인 경우, 즉, 상기의 스텝 S230이, 부유 전극(부유 게이트)(3)에 전자를 주입하는 경우에 대하여 설명한다. 여기에서, 이하, 데이터 기입은, 부유 전극(3)에 전자를 주입하는 동작으로, 데이터 소거는, 부유 전극(3)에 정공을 주입하는 동작으로서 설명한다.
도 6은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 그래프도이다.
도 6은, 데이터 기입으로서, 부유 전극(3)에 전자를 주입하는 경우를 예시하고 있다. 도 6의 횡축은 시간을 나타내고, 종축은 반도체층(1)과 게이트 전극(4) 사이의 전위차를 나타내고 있다.
도 6에 나타낸 바와 같이, 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법에서는, 불휘발성 반도체 기억 장치(100)의 반도체층(1)과 게이트 전극(4)에, 사전 기입 PW1의 동작을 위한 제1 전위차를 부여한(스텝 S110, 스텝 S210) 후, 사전 소거 PE1의 동작을 위한 제2 전위차를 부여하고(스텝 S120, 스텝 S220), 그 후, 데이터 기입 DW의 동작을 위한 제3 전위차(스텝 S130, 스텝 S230)를 부여한다. 여기에서, 제1 전위차와 제3 전위차는, 동일한 극성이며, 플러스의 극성으로 한다. 그리고, 제2 전위차는, 마이너스의 극성이다. 즉, 주입하는 전하의 극성과, 그를 위해 부여하는 전위차의 극성은 서로 반대이다.
즉, 제1 극성이, 마이너스의 극성이며, 제1 전위차(사전 기입 PW1)는, 반도체층(1)에 인가하는 전압보다 높은 전압을 게이트 전극(4)에 인가함으로써 부여되고, 제2 전위차(사전 소거 PE1)는, 반도체층(1)에 인가하는 전압보다 낮은 전압을 게이트 전극(4)에 인가함으로써 부여되고, 제3 전위차(데이터 기입 DW)는, 반도체층(1)에 인가하는 전압보다 높은 전압을 게이트 전극(4)에 인가함으로써 부여된다.
또한, 도 6에 나타낸 바와 같이, 상기 사전 기입 PW1의 전에, 통상의 데이터 소거 DE의 동작을 행해도 된다.
이에 의해, 데이터 기입 DW(스텝 S130, 스텝 S230) 전의 불휘발성 반도체 기억 장치(100)의 상태는, 도 1에 나타낸 바와 같이, 제2 절연막(5B) 내의 게이트 전극(4)에 가까운 측의 영역의 결함을 전자로 충만하고, 제2 절연막(5B) 내의 부유 전극(3)에 가까운 영역의 결함을 정공으로 충만한 상태로 된다.
또한, 상기 사전 기입 PW1 및 사전 소거 PE1과의 일련 동작을, 이하 프리셋 P1이라고 칭한다.
도 7은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포의 시간 변화를 예시하는 모식적 단면도이다.
도 7의 (a)는 초기 상태를 나타내고, 도 7의 (b)는 사전 기입 PW1 후의 상태를 나타내고, 도 7의 (c)는 사전 소거 PE1 후의 상태를 나타내고, 도 7의 (d)는 데이터 기입 DW 후의 상태를 나타내고 있다.
그리고, 도 7은, 데이터 기입으로서, 부유 전극(3)에 전자를 주입하는 경우를 예시하고 있다.
도 7의 (a)에 나타낸 바와 같이, 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법의 초기의 상태에서는, 예를 들면, 통상의 데이터 소거 DE가 행해진 후의 상태이며, 제2 절연막(5B)의 결함이 정공으로 충만되어 있다.
그리고, 도 7의 (b)에 나타낸 바와 같이, 사전 기입 PW1의 동작 후에는, 제2 절연막(5B)의 결함이 전자로 충만된다. 즉, 사전 기입 PW1에 의해, 반도체층(1)으로부터 부유 전극(3)에 전자가 주입된다. 부유 전극(3)에 주입된 전자의 일부는, 부유 전극(3)을 통과하여, 제2 절연막(5B)에 주입되고, 제2 절연막(5B) 내의 이산 트랩(결함)은 전자로 충만된다.
그리고, 도 7의 (c)에 나타낸 바와 같이, 그 후 사전 기입 PE1의 동작에 의해, 제2 절연막(5B)의 부유 전극(3)측의 일부의 영역의 결함에는 정공이 포획된다. 즉, 사전 소거 PE1에 의해, 반도체층(1)으로부터 부유 전극(3)에 정공이 주입된다. 부유 전극(3)에 주입된 정공의 일부는, 부유 전극(3)을 통과하여, 제2 절연막(5B)에 주입되고, 전자로 충만된 제2 절연막(5B) 내의 일부의 이산 트랩에 정공이 포획된다. 구체적으로는, 사전 소거 PE1에 의해, 제2 절연막(5B) 내의 부유 전극(3)측의 계면 근방에 정공이 포획된다.
이상의 프리셋 P1(사전 기입 PW1 및 사전 소거 PE1)에 의해, 제2 절연막(5B) 내에는, 도 7의 (c) 및 도 1에 예시한 바와 같은 전하 분포가 형성된다. 즉, 제2 절연막(5B)의 게이트 전극(4)측의 계면 근방에 전자가, 부유 전극(3)측의 계면 근방에 정공이 포획되어 있는 전하 분포가 형성된다.
그리고, 이 상태로 한 후에, 도 7의 (d)에 나타낸 바와 같이, 데이터 기입 DW의 동작을 행하고, 부유 전극(3)에 전자를 주입한다.
또한, 상기에서, 도 7의 (c)에 예시한 바와 같이, 사전 소거 PE1의 동작에서는, 제2 절연막(5B)의 부유 전극(3)측의 영역에만 정공을 주입하고, 제2 절연막(5B)의 전체 영역에는 정공을 주입하지 않는다. 즉, 사전 소거 PE1에 의해, 제2 절연막(5B) 내의 모든 이산 트랩(결함)을, 정공에 의해 완전하게는 충만하지 않는다.
이에 의해, 데이터 기입 DW 전에, 제2 절연막(5B) 내의 게이트 전극(4)에 가 까운 측의 영역의 결함을 전자로 충만시키고, 제2 절연막(5B) 내의 부유 전극(3)에 가까운 영역의 결함을 정공으로 충만시킬 수 있다. 이 상태로 한 후에, 데이터 기입 DW에 의한 전자의 주입을 행하면, 제2 절연막(5B) 내의 결함은, 전자로 대부분 충만되어 있기 때문에, 제2 절연막(5B) 내의 부유 전극(3) 근방의 전자의 결핍을 충만하는 것 이외에는, 제2 절연막(5B)에의 전자의 공급을 행할 필요가 없기 때문에, 순시에 기입이 완료된다. 즉, 데이터 기입 DW의 동작을 실질적으로 고속화할 수 있다.
이 때, 사전 기입 PW1의 후의 사전 소거 PE1을 생략한 경우, 부유 전극(3)은, 전자로 충만되게 되고, 그 후 실시되는 데이터 기입 DW 전의 상태는 데이터 소거의 상태는 아니다. 이에 대하여, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법과 같이, 사전 기입 PW1 후에 사전 소거 PE1을 실행함으로써, 부유 전극(3)은 데이터 소거된 상태로 된다. 이에 의해, 데이터 소거된 상태로부터 데이터 기입 DW를 실행할 수 있으므로, 안정된 동작을 실현할 수 있다.
이와 같이, 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법에서는, 제2 절연막(5B)에 전하가 주입되고, 그 전하의 적어도 일부가 제2 절연막(5B)에 포획되고, 이 결과, 부유 전극(3)에의 전하 주입을 촉진할 수 있다. 즉, 이에 의해, 데이터 기입 DW의 효율을 향상시킬 수 있다.
<제1 비교예>
도 8은, 제1 비교예의 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 그래프도이다.
도 8은, 데이터 기입으로서, 부유 전극(3)에 전자를 주입하는 경우를 예시하고 있다.
도 8에 나타낸 바와 같이, 제1 비교예의 불휘발성 반도체 기억 장치의 구동 방법에서는, 데이터 기입 DW의 동작을 위한 제3 전위차만이 부여된다. 즉, 제1 비교예의 불휘발성 반도체 기억 장치의 구동 방법에서는, 도 4에 예시한 스텝 S110 및 스텝 S120을 갖지 않는다. 즉, 도 5에 예시한 스텝 S210 및 스텝 S220을 갖지 않는다.
또한, 상기의 데이터 기입 DW 전에, 통상의 데이터 소거 DE의 동작이 행해진다.
도 9는, 제1 비교예의 구동 방법을 적용하여 형성되는 불휘발성 반도체 기억 장치의 전하 분포의 시간 변화를 예시하는 모식적 단면도이다.
도 9의 (a)는 초기 상태를 나타내고, 도 9의 (b)는 데이터 기입 DW 후의 상태를 나타내고 있다. 그리고, 도 9는, 데이터 기입으로서, 부유 전극(3)에 전자를 주입하는 경우를 예시하고 있다.
도 9의 (a)에 나타낸 바와 같이, 초기의 상태에서는, 예를 들면, 통상의 데이터 소거 DE가 행해진 후의 상태이며, 제2 절연막(5B)의 결함은 정공으로 충만되어 있다. 그리고, 이 상태에서, 데이터 기입 DW의 동작을 행하면, 도 9의 (b)에 나타낸 바와 같이, 제2 절연막(5B)에 전자를 공급하고, 제2 절연막(5B) 내의 결함을 전자로 충만한 후에, 부유 전극(3)에 전자를 주입하므로, 시간이 걸리게 된다. 즉, 데이터 기입 DW의 동작에 긴 시간을 필요로 한다.
이에 대하여, 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법에서는, 데이터 기입 DW 전에, 제2 절연막(5B) 내의 게이트 전극(4)에 가까운 측의 영역의 결함을 전자로 충만시키고, 제2 절연막(5B) 내의 부유 전극(3)에 가까운 영역의 결함을 정공으로 충만시키고 있으므로, 순시에 기입이 완료되고, 데이터 기입 DW의 동작을 실질적으로 고속화할 수 있다.
또한, 상기 사전 기입 PW1 및 사전 소거 PE1에 이용하는 전압 및 인가 시간은, 메모리 셀의 치수에 의존한다. 메모리 셀의 세대 교대에 대응하여, 이용하는 전압 및 인가 시간을 바꿀 수 있다. 단, 사전 기입 PW1 및 사전 소거 PE1에 이용하는 전압 및 인가 시간의 설정은, 제1 절연막(5A)의 전기적인 손상을 고려할 필요가 있다. 바람직하게는, 제1 절연막(5A)에 인가되는 전계가, 20MV/cm 이하이면 된다. 보다 바람직하게는, 저전압이고, 또한 고속으로 동작시키기 위하여, 제1 절연막(5A)에 인가되는 전계가 15MV/cm 이하이고, 인가 시간이 10초 이하이면 된다.
다음으로, 상기의 전하 분포, 즉, 제2 절연막(5B)의 게이트 전극(4)측의 계면 근방에 전자가 포획되고, 부유 전극(3)측의 계면 근방에 정공이 포획되는 전하 분포가 형성되었을 때의, 전자의 주입에 의한 임계값의 변동에의 효과에 대하여 설명한다.
상기의 전하 분포에서의 메모리 셀의 플랫 밴드 전압을 VFB로 한다. 게이트 전극(4)에 게이트 전압 VG가 인가되었을 때, 제1 절연막(5A)에는,
Figure 112009018914893-pat00001
의 전계가 인가되고, 플랫 밴드 전압 VFB는,
Figure 112009018914893-pat00002
로 나타내어진다. 여기에서, Φs는, 반도체층(1)의 표면 포텐셜이며, T는 메모리 스택 전체의 등가 산화 막 두께(EOT:Equivalent Oxide Thickness)이며, T2는 제2 절연막(5B)의 막 두께이며, ε2란 제2 절연막(5B)의 비유전율이다. 제1 절연막(5A)의 막 두께를 T1로 하고, 제1 절연막(5A)의 비유전율을 ε1로 하고, 절연막(실리콘 산화막)의 비유전율을 εs로 하면，T=εsT1/ε1+εsT2/ε2이다.
그리고, Q(C/cm2)는 부유 전극(3)에 축적한 전하량, ε0은 진공의 유전율, ρ(x)는 제2 절연막(5B) 내의 전하 분포이다. 또한, 도 1에 나타낸 바와 같이, x는 게이트 전극(4)으로부터 부유 전극(3) 방향에의 거리이다.
도 10은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법 및 비교예의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 그래프도이다.
도 10의 (a) 및 도 10의 (b)는, 각각, 본 실시 형태 및 비교예의, 불휘발성 반도체 기억 장치의 제2 절연막(5B) 내의 전하 분포 ρ(x)를 나타내고 있다. 본 도면의 횡축은, 게이트 전극(4)으로부터 부유 전극(3) 방향에의 거리 x를 나타내고, 종축은, 전하량을 나타낸다. 또한, 도면에서의 NH는 정공의 밀도, NE는 전자의 밀도, q는 소전하량이다.
도 10의 (a)에 나타낸 바와 같이, 본 실시 형태에 따른 구동 방법에 의한 전하 분포 ρ(x)는, 제2 절연막(5B)(T2)의 거의 전역이 전자로 충만되어 있지만, 부유 전극(3)의 근방의 영역이 정공으로 충만되어 있는 상태로 되어 있다. 즉, 도 1에 예시한 전하 분포이다.
여기서, 수학식 1에서 나타낸 전계 E에 의해, 반도체층(1)으로부터 부유 전극(3)에 주입되는 전자 전류를 J(E)로 하고, 부유 전극(3)으로부터 제2 절연막(5B)에 주입되는 전자 전류를 J'(E')로 하면, 미소 시간 Δt의 사이에 부유 전극(3)에 주입되는 전하량 Q는, Q=(J(E)-J'(E'))Δt로 된다.
도 10의 (a)에 나타낸 전하 분포의 상태에서, 데이터 기입 DW를 위한 전자를 부유 전극(3)에 주입하면, 그 전자의 일부는, 제2 절연막(5B) 내에도 주입된다.
본 실시 형태에 따른 구동 방법에 의한 전하 분포 E1에서는, 도 10의 (a)에 나타낸 바와 같이, 제2 절연막(5B) 내의 부유 전극(3)의 근방의 영역이 정공으로 충만되어 있으므로, 제2 절연막(5B)에 전자가 주입되면, 제2 절연막(5B)에 주입된 전자와 제2 절연막(5B) 내의 부유 전극(3) 근방의 정공은 순시에 재결합하고, 부유 전극(3)의 근방 영역은 순시에 전자로 충만되고, 제2 절연막(5B)은 모두 전자로 충만된다. 이 때문에, 데이터 기입이 순시에 종료된다. 결과적으로, 기입 속도가 향상된다.
즉, 데이터 기입 DW를 위한 전자를 주입하기 전에 프리셋 P1을 행함으로써, 데이터 기입 DW 전에 제2 절연막(5B) 내의 결함을 전자로 충만시켜 둘 수 있다. 제2 절연막(5B) 내의 결함은 전자로 대부분 충만되어 있기 때문에, 데이터 기입 DW에 의한 전자의 주입에서는, 제2 절연막(5B) 내의 부유 전극(3) 근방의 전자의 결핍을 충만하는 것 이외에는, 제2 절연막(5B)에의 전자의 공급을 행할 필요가 없기 때문에, 순시에 기입이 완료된다.
한편, 도 10의 (b)에 나타낸 바와 같이, 제1 비교예의 구동 방법에서의 제2 절연막(5B)의 전하 분포 E2에서는, 데이터 기입 DW의 동작 전에는, 간단히 소거 동작을 행한 상태이며, 제2 절연막(5B)의 거의 전역이 정공으로 충만되어 있다.
데이터 기입 DW의 동작에서는, 부유 전극(3)에의 전자의 공급 이외에도, 제2 절연막(5B) 내에도 전자가 공급되고, 제2 절연막(5B) 내의 정공을 재결합에 의해 소실시키고, 또한 전자가 충만되어 간다. 부유 전극(3)에 주입되는 전하의 일부가 제2 절연막(5B)에 주입되고, 제2 절연막(5B) 내의 전자를 충만해 가므로, 서서히 기입이 진행된다. 이 때문에, 본 실시 형태에 따른 구동 방법과 같이 프리셋 P1을 실시하는 경우와 비교하여, 기입 속도가 낮다.
도 11은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법과 제1 비교예의 구동 방법에 의한 임계값 전압의 시간 변화를 예시하는 그 래프도이다.
도 11은, 데이터 기입 DW에서의 임계값 전압의 시간 변화를 나타내고 있고, 횡축은 시간, 종축은 부유 전극(3)의 임계값 전압을 나타낸다. 본 도면에서, 기입 곡선 W1은, 본 실시 형태(데이터 기입 DW의 동작 전에 프리셋 P1을 실시)에 대응하고, 기입 곡선 W2는, 제1 비교예(데이터 기입 DW의 동작 전에 간단히 소거 동작을 실시)에 대응한다. 도 11에 나타낸 바와 같이, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에 의해, 프리셋 P1을 행한 경우에는, 제2 절연막(5B) 내의 결함을 전자로 충만시키고 나서 기입 동작으로 이행하기 때문에, 기입 동작이 향상된다.
즉, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 부유 게이트형 메모리 셀에 대하여, 데이터 기입 DW(임계값을 변화시키기 위한 전자 주입) 전에, 사전 기입 PW1의 동작과, 계속해서, 사전 소거 PE1의 동작을 행함으로써, 기입의 속도를 향상시킨다.
특히, P형의 반도체층(1)을 적용하는 경우에는, 복수의 NAND열이 워드 라인 WL1∼WLn을 통하여 접속되어 있기 때문에, 워드 라인을 0V로 유지하여 반도체층(1)에 플러스의 소거 전압을 인가하면 복수의 메모리 셀에 대하여 소거 동작을 행하게 된다. 따라서, 워드 라인으로 연결된 복수의 NAND열에 대하여, 데이터 기입 DW(유지를 전제로 한 기입) 전에, 일괄하여 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 이용하는 것이 바람직하다.
도 12는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구 동 방법이 적용되는 불휘발성 반도체 기억 장치의 임계값 분포를 예시하는 그래프도이다.
도 12의 (a), (b)는, 각각, 2치 및 4치의 메모리 셀의 임계값 분포를 예시하고 있다. 도 12에서, 횡축은 비트 분포, 종축은 임계값 전압을 나타낸다.
도 12의 (a)에 나타낸 바와 같이, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법은, 2치의 경우, "1" 레벨로부터 "0" 레벨로 기입 동작을 행할 때에, 바람직하게 적용된다.
또한, 도 12의 (b)에 나타낸 바와 같이, 4치의 경우, "11", "10", "00", "01"의 4개의 레벨이 있고, 어느 2개의 조합의 레벨 사이의 데이터 기입 DW시에도, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법은, 적용 가능하다. 단, 소거가 일괄하여 행해진다고 하는 경우는, "11" 레벨로부터 "10" 레벨에의 기입시에, 본 실시 형태의 구동 방법은 가장 바람직하게 이용할 수 있다.
또한，NAND형 메모리에서는, 각 메모리 셀의 변동에 의해 생기는 임계값의 분포를 제어하기 위하여, 베리파이 기입(T.Tanaka, Y.Tanaka, H.Nakamura, H.Oodaira, S.Aritome, R.Shirota, and F.Masuoka, "A Quick Intelligent Programming Architecture 3V-Only NAND-EEPROMs", Symp. VLSI Circuit Dig. Tech. Papers, pp.20-21, June(1992))을 행하는 경우가 있다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법은, 베리파이 기입의 전후에 바람직하게 이용할 수 있다.
<제2 실시 형태>
본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법은, 데이터 소거시의 구동 방법이다.
즉, 제1 극성이 플러스의 극성이며, 제2 극성이 마이너스의 극성인 경우, 즉 도 5에 예시한 스텝 S230이, 부유 전극(부유 게이트)(3)에 정공을 주입하는 경우 이다. 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 제1 실시 형태에서 설명한 극성을 반대로 한다. 즉, 도 5 및 도 6에 예시한 동작의 극성을 반대로 하면 된다.
도 13은, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 모식적 단면도이다.
도 13은, 데이터 소거 DE 전의 전하 분포를 예시하고 있다.
도 13에 나타낸 바와 같이, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에 의해, 데이터 소거 DE 전에는, 제2 절연막(5B)의 거의 전역이 정공으로 충만되어 있고, 부유 전극(3)측의 계면 근방의 영역이 전자로 충만되어 있는 전하 분포를 형성한다.
이에 의해, 데이터 소거 DE의 효율이 향상되고, 데이터 소거 DE의 동작을 실질적으로 고속화할 수 있다.
도 14는, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 그래프도이다.
도 14는, 데이터 소거 DE로서, 부유 전극(3)에 정공을 주입하는 경우를 예시하고 있다. 도 14의 횡축은 시간을 나타내고, 종축은 반도체층(1)과 게이트 전 극(4)과의 전위차를 나타내고 있다. 도 14에 나타낸 바와 같이, 데이터 소거 DE를 위하여 부유 전극(3)에 정공을 주입할 때, 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법에서는, 불휘발성 반도체 기억 장치에 대하여, 사전 소거 PE2의 동작을 위한 제1 전위차를 부여한 후, 사전 기입 PW2의 동작을 위한 제2 전위차를 부여하고, 그 후, 데이터 소거 DE의 동작을 위한 제3 전위차를 부여한다. 여기에서, 제1 전위차와 제3 전위차는, 동일한 극성이며, 마이너스의 극성으로 한다. 그리고, 제2 전위차는, 플러스의 극성이다. 즉, 주입하는 전하의 극성과, 그를 위해 부여하는 전위차의 극성은 서로 반대이다.
즉, 제1 극성은, 플러스의 극성이며, 제1 전위차(사전 소거 PE2)는, 반도체층(1)에 인가하는 전압보다 낮은 전압을 게이트 전극(4)에 인가함으로써 부여되고, 제2 전위차(사전 기입 PW2)는, 반도체층(1)에 인가하는 전압보다 높은 전압을 게이트 전극(4)에 인가함으로써 부여되고, 제3 전위차(데이터 소거 DE)는, 반도체층(1)에 인가하는 전압보다 낮은 전압을 게이트 전극(4)에 인가함으로써 부여된다.
즉, 부유 전극(3)에 정공을 주입하는 제2 실시 형태에서는, 상기에서 설명한 전자를 주입하는 제1 실시 형태에 대하여 극성이 반대로 된다.
또한, 상기의 사전 소거 PE2 및 사전 기입 PW2와의 일련 동작을, 이하 프리셋 P2라고 칭한다.
이와 같이, 데이터 소거 DE(임계값 전압 변화시키기 위한 정공의 주입) 전에, 프리셋 P2(사전 소거 PE2의 동작 및 사전 기입 PW2의 동작)를 행함으로써, 도 13에 나타낸 바와 같이, 데이터 소거 DE 전에, 제2 절연막(5B)의 거의 전역이 정공 으로 충만되어 있고, 부유 전극(3)측의 계면 근방의 영역이 전자로 충만되어 있는 전하 분포를 형성할 수 있다.
이에 의해, 제1 실시 형태에서 설명한 효과와 마찬가지로, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에 의해, 데이터 소거 DE의 효율이 향상되고, 데이터 소거 DE의 동작을 실질적으로 고속화할 수 있다.
또한，NAND형 메모리 셀을 채용하는 경우에는, 일괄하여 본 실시 형태의 구동 방법을 이용하면, 소거 동작이 중복된다. 따라서, 사전 소거 PE2를 실질적으로 생략할 수 있다. 한편, 상기에서 설명한 불휘발성 반도체 기억 장치(100)에 대하여, 극성이 반대인 다른 메모리 셀에는, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 바람직하게 적용할 수 있다. 즉, 소스ㆍ드레인 영역(2)과 반도체층(1)의 불순물을 역극성으로 하고, 반도체층(1)과 게이트 전극(4)에 인가하는 전압을 교환함으로써, 본 실시 형태의 구동 방법을 극성이 반대인 다른 메모리 셀에 바람직하게 적용할 수 있다.
또한, 프리셋 P1 또는 프리셋 P2에 이용하는 전압 펄스는, 복수의 전압 펄스의 조합이어도 된다. 즉, 사전 기입 PW1, PW2 및 사전 소거 PE1, PE2는, 각각 복수회 실시해도 된다. 이 때, 적어도, 인가하는 전압의 극성이 모두 동일한 점과, 전압 펄스 인가 후의 임계값이 목적으로 하는 임계값에 도달하고 있는 점을 만족한다.
다음으로, 상기의 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법이 적용되는 NAND열의 동작 방법에 대하여 설명한다.
NAND형 메모리에서는, 워드 라인 WL1∼WLn을 통하여, 인접하는 NAND열에 접속되어 있기 때문에, 복수의 NAND열에 대하여, 일괄하여 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법을 이용하는 것이 적합하다.
도 15는, 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 타임 차트도이다.
도 15에서, SG1 및 SG2는 셀렉트 게이트, WL1, WL2, WL3 및 WLn은 워드 라인, BL1 및 BL2는 비트 라인, SS는 반도체층(1)에 대응하고 있다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 도 15에 예시한 타임 차트에 따라서, 프리셋 P1을 행한다.
즉, 시각 TT2보다 전의 시간 TT1 내에 베리파이 기입이 완료되어 있다. 그 후, 시각 TT2∼시각 TT3 사이의 시간에, 사전 기입 PW1을 행한다. 사전 기입 PW1에서는, 비트 라인 BL2의 전위를 0V로 유지하면서, 셀렉트 게이트 SG2에 5V 정도의 전압을 인가하여, 제2 셀렉트 트랜지스터 S2를 도통 상태로 한다. 또한, 워드 라인 WL1∼WLn에는 기입에 이용되는 전압 VPGM을 인가한다.
다음으로, 시각 T3∼시각 T4 사이의 시간에, 사전 소거 PE1의 동작을 행한다. 사전 소거 PE1의 동작에서는, 워드 라인 WL1∼WLn의 전위를 0V로 유지하면서, 반도체층(1)에 전압 VERS를 인가한다. 데이터 기입 DW(임계값을 변화시키기 위한 전자의 주입)는, 시각 T4 이후에 행한다.
또한 마찬가지로, 데이터 소거 DE일 때에는, 시각 TT2∼시각 TT3의 시간에, 사전 소거 PE2를 행하고, 시각 TT3∼시각 TT4의 시간에, 사전 기입 PW2의 동작을 행하고, 데이터 소거 DE(임계값을 변화시키기 위한 정공의 주입)는, 시각 TT4 이후에 행한다.
그 밖의, NAND형 메모리 셀에 한하지 않고, 전하 포획 특성이 있는 결함을 포함하는 절연막을 가지면, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법이 적용 가능하다. 예를 들면, NOR형 메모리 셀에서도 프리셋 P1 또는 프리셋 P2에 의해 절연막 내의 전하 분포를 제어할 수 있어, 전하의 주입에 의한 임계값 전압의 변화, 즉, 데이터 기입 DW 및 데이터 소거 DE가 고속화한다.
<제3 실시 형태>
다음으로 본 발명의 제3 실시 형태에 대하여 설명한다.
제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 전하를 주입한 후의 유지 특성을 향상시킨다. 본 실시 형태에서는, 임계값을 변화시키기 위한 전하의 주입 후, 계속해서, 사후의 전하의 주입을 행한다. 즉, 본 실시 형태에서는 임계값을 변화시키기 위한 전하의 주입 후에, 주입한 전하의 극성에 따라서 기입 동작, 혹은 소거 동작을 행함으로써, 유지 특성을 향상시킨다.
도 16은, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 플로우차트도이다.
도 16에 나타낸 바와 같이, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 우선, 제5 전위차를, 반도체층(1)과 게이트 전극(4) 사이에 부여한다(스텝 S310). 이 제5 전위차에 의해, 부유 전극(3)에 제1 극성의 전하를 주입한다.
그리고, 제6 전위차를, 반도체층(1)과 게이트 전극(4) 사이에 부여한다(스텝 S320). 이 제6 전위차에 의해, 제1 극성과 역극성인 제2 극성의 전하를 제2 절연막(5B)에 주입한다.
이에 의해, 절연막 내의 전하 분포를 전기적으로 제어함으로써, 데이터의 유지 특성을 향상할 수 있다.
도 17은, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 다른 플로우차트도이다.
즉, 도 6에 나타낸 바와 같이, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 우선, 부유 전극(3)에 제1 극성의 전하를 주입한다(스텝 S410).
그리고, 제2 절연막(5B)에, 제1 극성의 전하와 역극성인 제2 극성의 전하를 주입한다(스텝 S420).
이에 의해, 부유 전극(3)의 임계값 전압의 변화를 억제할 수 있다. 즉, 절연막 내의 전하 분포를 전기적으로 제어함으로써, 데이터의 유지 특성을 향상할 수 있다.
도 18은, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 그래프도이다.
도 18은, 데이터 기입으로서, 부유 전극(3)에 전자를 주입하는 경우를 예시하고 있다. 도 18의 횡축은 시간을 나타내고, 종축은 반도체층(1)과 게이트 전 극(4)과의 전위차를 나타내고 있다.
도 18에 나타낸 바와 같이, 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법에서는, 불휘발성 반도체 기억 장치에 대하여, 데이터 기입 DW의 동작을 위한 제5 전위차를 부여한 후, 사후 소거 AE의 동작을 위한 제6 전위차를 부여한다. 여기에서, 제5 전위차는 플러스의 극성이며, 제6 전위차는, 마이너스의 극성이다.
즉, 제1 극성은, 마이너스의 극성이며, 제5 전위차(데이터 기입 DW)는, 반도체층(1)에 인가하는 전압보다 높은 전압을 게이트 전극(4)에 인가함으로써 부여되고, 제6 전위차(사후 소거 AE)는, 반도체층(1)에 인가하는 전압보다 낮은 전압을 게이트 전극(4)에 인가함으로써 부여된다.
도 19는, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포의 시간 변화를 예시하는 모식적 단면도이다.
도 19의 (a)는 데이터 기입 DW 후의 상태를 나타내고, 도 19의 (b)는 사후 소거 AE 후의 상태를 나타내고 있다. 그리고, 도 19는, 데이터 기입 DW로서, 부유 전극(3)에 전자를 주입하는 경우를 예시하고 있다.
도 19의 (a)에 나타낸 바와 같이, 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법에서는, 데이터 기입 DW의 동작을 행하고, 부유 전극(3)에 전자를 주입한다. 이에 의해, 제2 절연막(5B)에도 전자가 주입되고, 전자는 제2 절연막(5B)의 결함에 포획된다.
그리고, 도 19의 (b)에 나타낸 바와 같이, 사후 소거 AE에 의해, 제2 절연 막(5B)에 정공을 주입하고, 부유 전극(3)의 근방의 영역에 정공을 포획시킨다.
도 20은, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 타임 차트도이다.
도 20은, 도 4에 예시한 NAND열에 대하여, 사후 소거 AE를 행할 때의 타임 차트를 나타내고 있다. 도 20에서, SG1 및 SG2는 셀렉트 게이트, WL1, WL2, WL3 및 WLn은 워드 라인, BL1 및 BL2는 비트 라인, SS는 반도체층(1)에 대응하고 있다.
우선, 도 20에 나타낸 바와 같이, 시각 TT6까지의 시간 TT5 내에 전자의 주입이 완료되어 있다. 예를 들면, 메모리 셀 M1이, 전자의 주입에 의해 도달한 임계값을 VTH,1로 한다.
그 후, 시각 TT6∼시각 TT7의 사이의 시간에, 사후 소거 AE의 동작을 행한다. 구체적으로는, 워드 라인 WL1∼WLn의 전위를 0V로 유지하면서, 반도체층(1)에 사후 소거 AE의 동작을 위한 전압을 인가한다. 사후 소거 AE의 동작에 의해 초래되는 임계값의 변화량을 ΔVTH,1로 한다. 결과적으로, 메모리 셀 M1의 임계값 VTH,2는,
Figure 112009018914893-pat00003
로 된다. 시각 TT7 이후, 다음의 전하 주입이 행해질 때까지, 전하 유지가 행해진다.
사후 소거 AE의 동작에 이용되는 전압의 설정은, 제1 절연막(5A)의 전기적인 손상을 고려할 필요가 있다. 바람직하게는, 제1 절연막(5A)에 인가되는 전계가, 20MV/cm 이하이면 된다. 보다 바람직하게는, 저전압이고, 또한 고속으로 동작시키기 위하여, 제1 절연막(5A)에 인가되는 전계가, 15MV/cm 이하이며, 인가 시간이 10초 이하이면 된다.
도 21은, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 그래프도이다.
도 21은, 데이터 기입 DW 후의 사후 소거 AE의 동작 후의, 불휘발성 반도체 기억 장치의 제2 절연막(5B) 내의 전하 분포 ρ(x)를 나타내고 있다. 본 도면의 횡축은, 게이트 전극(4)으로부터 부유 전극(3) 방향에의 거리 x를 나타내고, 종축은, 전하량을 나타낸다.
도 21에 나타낸 바와 같이, 본 실시 형태에 따른 구동 방법에 의한 전하 분포 ρ(x)(전하 분포 E3)는, 제2 절연막(5B)(T2)의 거의 전역이 전자로 충만되어 있지만, 부유 전극(3) 근방의 영역은 정공으로 충만되어 있는 상태이다. 즉, 도 19의 (b)에 예시한 전하 분포이다.
즉, 사후 소거 AE가 종료된 직후의 제2 절연막(5B) 내의 전하 분포는, 제2 절연막(5B)의 전역에 전자가 밀도 NE(cm-3)로 존재하고, 부유 전극(3)측의 계면 근방의 두께 t2의 영역에, 정공이 밀도 NH(cm-3)로 존재하고 있다. 이 때, 부유 전 극(3)의 임계값 전압은,
Figure 112009018914893-pat00004
로 된다. 여기에서, 전하 유지의 과정에서, 제2 절연막(5B) 내의 부유 전극(3)측의 계면 근방의 정공이, 제2 절연막(5B) 내에 균일하게 분포해 가면, 임계값 전압은,
Figure 112009018914893-pat00005
로 된다. 수학식 4와 수학식 5로부터, 임계값 전압의 변화는,
Figure 112009018914893-pat00006
으로 된다.
그리고, 제2 절연막(5B) 내의 정공이, 부유 전극(3) 계면 근방의 영역에만 분포시켜져 있는 본 실시 형태의 경우에는(T2>t2), 임계값 전압은, 상승한다. 즉, 제2 절연막(5B) 내의 부유 전극(3) 계면 근방의 영역에 존재하는 정공이, 유지 과정에서, 제2 절연막(5B)의 전역에 재분포화하면(정공 재분포화), 임계값 전압이 상승하는 효과가 있다.
한편, 부유 전극(3)의 전하 유지의 과정에서는, 제2 절연막(5B) 내의 전하는, 부유 전극(3)이나 게이트 전극(4)에 방출되어 간다. 또한, 부유 전극(3)에 축적된 전하도, 제1 절연막(5A) 또는 제2 절연막(5B)을 개재하여, 부유 전극(3)이나 게이트 전극(4)에 방출되어 간다. 전하가 방출되면, 임계값 전압은 저하하게 된다. 특히, 전자의 방출이, 임계값 전압의 저하의 주된 원인이다.
도 22는, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에 의한 임계값 전압의 변화를 예시하는 그래프도이다.
도 22의 횡축은 시간을 나타내고, 종축은 임계값 전압을 나타낸다. 그리고, 파선은, 상기의 정공 재분포화에 의한 임계값 전압의 변화를 나타내고, 일점 쇄선은, 상기의 전자 방출에 의한 임계값 전압의 변화를 나타내고, 실선은, 정공 재분포화 및 전자 방출의 양방의 합계의 임계값 전압의 변화를 나타낸다.
도 22에 나타낸 바와 같이, 제2 절연막(5B) 내의 부유 전극(3) 계면 근방의 영역에만 정공을 분포시키고, 이 정공이 재분포화함으로써, 시간의 경과와 함께 임계값 전압은 상승한다. 한편, 부유 전극(3)에 축적된 전자가 방출됨으로써, 시간의 경과와 함께 임계값 전압은 저하한다. 이 정공 재분포화에 의한 임계값 전압의 상승은, 전자 방출에 의한 임계값 전압의 저하와, 반대의 거동이기 때문에, 서로 보상한다. 즉, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 데이터 기입 DW(전자의 주입) 후에, 사후 소거 AE의 동작을 행함으로써, 전하 유지의 과정에서, 제2 절연막(5B) 내의 전하의 재분포를 재촉할 수 있고, 이 전하의 재분포는, 전하의 방출에 의한 임계값 전압의 저하를 보상하여, 결과적으로 임 계값 전압의 변화를 억제하는 효과를 갖는다.
<제2 비교예>
제2 비교예의 불휘발성 반도체 기억 장치의 구동 방법에서는, 도 16에 예시한 스텝 S320을 갖지 않는다. 즉, 도 17에 예시한 스텝 S420을 갖지 않는다. 그리고, 데이터 기입 DW 후에, 도 18에 예시한 사후 소거 AE를 갖지 않는다. 이 때문에, 데이터 기입 DW 후의 전하 분포는, 도 19의 (a)에 예시한 상태이다. 즉, 시각 TT6까지의 시간 TT5 내에, 데이터 기입 DW로서, 충분한 양의 전자의 주입이 행해지고, 제2 절연막(5B) 내의 결함은, 전자로 충만된다. 그리고, 본 실시 형태의 경우와 같이, 제2 절연막(5B)의 부유 전극(3)측의 계면 근방의 영역에 정공이 없다. 이 때문에, 임계값 전압의 저하를 보상하는 수단이 없기 때문에, 유지 기간 동안에 임계값 전압은 저하하게 된다.
도 23은, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법 및 제2 비교예의 구동 방법에 의한 임계값 전압의 시간 변화를 예시하는 그래프도이다.
도 23은, 전하 유지 상태에서의 임계값 전압의 시간 변화를 예시하고 있고, 횡축은 시간, 종축은 임계값 전압을 나타낸다. 도 23에서, 유지 곡선 H1은, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에 대응하고, 유지 곡선 H2는, 제2 비교예의 구동 방법에 대응한다.
도 23에 나타낸 바와 같이, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 데이터 기입 DW(전자의 주입) 후에, 사후 소거 AE의 동작을 행함으로써, 임계값 전압의 유지 특성은, 유지 곡선 H1과 같이 된다. 한편, 제2 비교예의 구동 방법에서는, 데이터 기입(전자의 주입) 후에, 사후 소거 AE의 동작을 생략하고 있어, 유지 곡선 H2와 같이 된다. 즉, 본 실시 형태에 따른 구동 방법에 의해, 임계값 전압의 변화를 늦출 수 있다.
이렇게, 본 실시 형태의 불휘발성 반도체 기억 장치의 구동 방법에서는, 데이터 기입 DW(전자의 주입) 후에, 사후 소거 AE의 동작을 행함으로써, 임계값 전압의 유지 특성이 향상된다.
또한, 사후 소거 AE의 동작에 이용하는 전압 펄스는, 복수의 전압 펄스의 조합이어도 된다. 이 때, 적어도, 인가하는 전압의 극성이 모두 동일한 점과, 전압 펄스 인가 후의 임계값 전압이 목적으로 하는 임계값에 도달하고 있는 점을 만족한다.
<제4 실시 형태>
다음으로 본 발명의 제4 실시 형태에 대하여 설명한다.
상기에서 설명한 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법은, 부유 전극(3)에 데이터 기입 DW를 위한 전하를 주입한 후의 유지 특성을 향상시켰다. 이 때, 주입하는 전하로서 전자의 경우를 예시했지만, 본 발명은 이에 한하지 않고, 정공을 주입하는 경우에도 적용할 수 있다.
제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 정공을 주입한 경우, 즉 데이터 소거한 경우의 유지 특성을 향상시킨다. 이 경우, 제3 실시 형태에서 설명한 극성을 반대로 하면 된다.
즉, 도 18에 예시한 전위차의 극성을 반대로 설정하면 된다. 즉, 데이터 소거 DE(정공의 주입) 후에, 사후 기입 AW의 동작을 행한다.
즉, 제1 극성은, 플러스의 극성이며, 제5 전위차는, 반도체층(1)에 인가하는 전압보다 낮은 전압을 게이트 전극(4)에 인가함으로써 부여되고, 제6 전위차는, 반도체층(1)에 인가하는 전압보다 높은 전압을 게이트 전극(4)에 인가함으로써 부여된다.
도 24는, 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 그래프도이다.
도 24는, 본 실시 형태의 동작 방법을 적용한 경우의, 데이터 소거 DE(부유 전극(3)에의 정공의 주입) 후의 사후 기입 AW 후의, 불휘발성 반도체 기억 장치의 제2 절연막(5B) 내의 전하 분포 ρ(x)를 나타내고 있다. 본 도면의 횡축은, 게이트 전극(4)으로부터 부유 전극(3) 방향에의 거리 x를 나타내고, 종축은, 전하량을 나타낸다.
도 24에 나타낸 바와 같이, 본 실시 형태에 따른 구동 방법에 의해 형성되는 전하 분포 ρ(x)(전하 분포 E4)는, 제2 절연막(5B)(T2)의 거의 전역이 정공으로 충만되어 있지만, 부유 전극(3) 근방의 영역이 전자로 충만되어 있는 상태이다.
이에 의해, 제3 실시 형태에서 설명한 효과와 마찬가지의 효과에 의해, 데이터 소거 후의 유지 특성이 향상된다.
즉, 제2 절연막(5B) 내의 부유 전극(3) 계면 근방의 영역에 존재하는 전자 가, 유지 과정에서, 제2 절연막(5B)의 전역에 재분포화하면(전자 재분포화), 임계값 전압이 저하한다. 한편, 부유 전극(3)의 전하 유지의 과정에서는, 제2 절연막(5B) 내의 정공은, 부유 전극(3)으로부터 게이트 전극(4) 및 반도체층(1)에 방출되고, 임계값 전압은 상승한다. 이들 임계값 전압의 변화는, 서로 반대의 거동이기 때문에, 양자가 서로 보상하여, 결과적으로 데이터 소거 후의 유지 특성이 향상된다.
도 25의 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에 의한 임계값 전압의 변화를 예시하는 그래프도이다.
도 25는 횡축은 시간을 나타내고, 종축은 임계값 전압을 나타낸다. 그리고, 파선은, 상기의 전자 재분포화에 의한 임계값 전압의 변화를 나타내고, 일점 쇄선은, 상기 정공 방출에 의한 임계값 전압의 변화를 나타내고, 실선은, 전자 재분포화 및 정공 방출의 양방의 합계의 임계값 전압의 변화를 나타낸다.
도 25에 나타낸 바와 같이, 제2 절연막(5B) 내의 부유 전극(3) 계면 근방의 영역에 전자를 분포시키고, 이 전자가 재분포화함으로써, 시간의 경과와 함께 임계값 전압은 저하한다. 한편, 부유 전극(3)에 축적된 정공이 방출됨으로써, 시간의 경과화 함께 임계값 전압은 상승한다. 이 전자 재분포화에 의한 임계값 전압의 상승은, 정공 방출에 의한 임계값 전압의 저하와, 반대의 거동이기 때문에, 양자는 서로 보상한다.
즉, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에서는, 데이터 소거 DE(정공의 주입) 후에, 사후 기입 AW의 동작을 행함으로써, 전하 유지의 과정에서 제2 절연막(5B) 내의 전하의 재분포를 재촉할 수 있고, 이 전하의 재분포는, 전하의 방출에 의한 임계값 전압의 변화를 보상하여, 결과적으로 임계값 전압의 변화를 억제하는 효과를 갖는다.
또한，이상 설명한 제1∼제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법은 연속하여 실시해도 된다.
즉, 제1 극성의 전하를 제2 절연막(5B)에 주입하는 제1 전위차를 반도체층(1)과 게이트 전극(4) 사이에 부여하고, 그 후, 제1 극성과 역극성인 제2 극성의 전하를 제2 절연막(5B)에 주입하는 제2 전위차를 반도체층(1)과 게이트 전극(4) 사이에 부여하고, 그 후 제1 극성의 전하를 부유 전극(3)에 주입하는 제3 전위차를 반도체층(1)과 게이트 전극(4) 사이에 부여하고, 그 후, 제2 극성의 전하를 제2 절연막(5B)에 주입하는 제4 전위차를 반도체층(1)과 게이트 전극(4) 사이에 부여한다.
이에 의해, 데이터 기입 및 데이터 소거는 고속화하고, 데이터 기입 및 데이터 소거 후의 유지 특성이 향상된다.
<제5 실시 형태>
다음으로 본 발명의 제5 실시 형태에 대하여 설명한다.
도 26은, 본 발명의 제5 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 블록도이다.
도 26에 나타낸 바와 같이, 본 발명의 제5 실시 형태에 따른 불휘발성 반도체 기억 장치는, 메모리 셀 어레이(11)와, 제어 회로(10)를 구비한다. 메모리 셀 어레이(11) 내의 각 메모리 셀은, 부유 전극(3)을 갖는 트랜지스터형의 메모리 셀이다.
즉, 메모리 셀(11)은, 반도체층(1)의 표면부에 이격하여 형성된 소스ㆍ드레인 영역(2)과, 소스ㆍ드레인 영역(2)의 사이의 채널 위에 형성된 제1 절연막(5A)과, 제1 절연막(5A) 위에 형성된 부유 전극(3)과, 부유 전극(3) 위에 형성된 제2 절연막(5B)과, 제2 절연막(5B) 위에 형성된 게이트 전극(4)을 포함한다.
그리고, 제어 회로(10)는, 상기에서 설명한 각 실시 형태에 따른 구동 방법 중 적어도 어느 하나를 실행한다.
제어 회로(10)는, 기입 전압이나 소거 전압 혹은 판독 전압을 발생시키는 전압 발생 회로(13)와, 전압 발생 회로(13)에서 발생시킨 전압을 메모리 셀 어레이(11)에 접속시키는 전압 제어 회로(12)와, 메모리 셀 어레이(11)에 기입된 정보를 판독하기 위한 판독 회로(14)를 갖고 있다.
상기의 제1∼제4 실시 형태에서 설명한 프리셋 P1, 프리셋 P2, 사후 소거 AE, 사후 기입 AW, 데이터 기입 DW 및 데이터 소거 DE의 각 동작을 실시하는 데에 있어서, 필요로 되는 전압은, 전압 발생 회로(13)로부터 공급된다. 각각의 동작에 필요로 되는 인가 시간은, 전압 제어 회로(12)에 의해 제어된다.
또한, 상기의 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치는, 부유 게이트형의 메모리 셀의 모두에 적용할 수 있다. 예를 들면, 반도체층(1)의 재료는, 실리콘 기판뿐만 아니라, 폴리실리콘 기판, SiGe 기판, Ge 기판, SiGeC 기판이어도 된다. 또한, 반도체층(1)의 형상은, P 형 웰 혹은 P형 반도체층(SOI:Silicon On Insulator)뿐만 아니라, SGOI(Silicon Germanium On Insulator)나 GOI(Germanium On Insulator)이어도 된다.
또한, 절연막에 고유전율 재료를 적용한 부유 게이트형 플래시 메모리는, 고유전율 재료가 전하를 포획하는 특성을 갖는다. 따라서, 상기의 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치는, 절연막에 고유전율 재료를 적용한 부유 게이트형 플래시 메모리에 바람직하게 적용할 수 있다.
또한, 부유 게이트형의 메모리 셀에서, 셀의 구조는, 종형 트랜지스터나 FIN형 트랜지스터의 구조이어도 되고, 메모리 셀 어레이 자체가 세로로 적층된 구조이어도 된다.
또한, 본 발명은, 부유 게이트 전극을 포함하는 메모리 셀을 갖는 메모리 셀 어레이에 적용할 수 있고, NAND형이나 NOR형 외에，AND형(H.Kume, M.Kato, T.Adachi, T.Tanaka, T.Sasaki, T.Okazaki, N.Miyamoto, S.Saeki, Y.Ohji, M.Ushiyama, J.Yagami, T.Morimoto, and T.Nishida, "A 1.28㎛2 contactless memory cell technology for 3V-only 64Mb it EEPR0M", IEDM Tech. Dig., pp.991-993, Dec.(1992)), DINOR형(H.Onoda, Y.Kunori, S.Kobayashi, M.Ohi, A.Fukumoto, N.Ajika, and H.Miyoshi, "A novel cell structure suitable for a 3 Volt operation, sector erase Flash memory", IEDM Tech. Dig., pp.599-602, Dec.(1992)), 스플리트ㆍ게이트형(G.Samachisa, C.Su, Y.Kao, G.Smarandoiu, T.Wong, and C.Hu, "A 128K Flash EEPROM using double polysilic on technology", ISSCC Dig. Tech. Papers, pp.76-77, Feb. (1987)), 스택형(V.N.Kynett, A.Baker, M.Fandrich, G.Hoeketra, O.Jungroth, J.Kreitels, and S.Wells, "An in-system reprogrammable 256K CMOS Flash memory", ISSCC Dig. Tech. Papers, pp.132-133, Feb. (1988)), 3층 폴리실리콘형(F.Masuoka, M.Asano, H.Iwashita, T.Komuro, and S.Tanaka, "A new Flash EEPROM cell using triple polysilicon technology", IEDM Tech. Dig., pp.464-467, Dec. (1984)), 3Tr-NAND(일본 특허 공개 2007-115407호 공보) 등, 다양한 부유 게이트 전극을 포함하는 메모리 셀 어레이에 적용할 수 있다.
또한, 상기의 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치는, 반도체층(1)으로부터의 전하의 주입을 상정하여 기술하고 있지만, 게이트 전극(4)으로부터 전하가 주입되는 게이트 주입형의 메모리 셀에도 적용할 수 있다.
게이트 주입형의 메모리 셀의 경우, 부유 전극(3)에의 전하의 주입에서, 반도체층(1)과 게이트 전극(4)이 하는 역할이 반대이다. 이 때문에, 반도체층(1)에 인가하는 전압과 게이트 전극(4)에 인가하는 전압을 교환함으로써, 제1∼제5 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치를, 게이트 주입형의 메모리 셀에 적용할 수 있다.
이상, 구체예를 참조하면서, 본 발명의 실시 형태에 대하여 설명하였다. 그러나, 본 발명은, 이들 구체예에 한정되는 것은 아니다. 예를 들면, 불휘발성 반 도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치를 구성하는 각 요소의 구체적인 구성에 관해서는, 당업자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하고, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 각 구체예 중 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
그 밖의, 본 발명의 실시 형태로서 전술한 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치를 기초로 하여, 당업자가 적절히 설계 변경하여 실시할 수 있는 모든 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.
그 밖의, 본 발명의 사상의 범주에서, 당업자이면, 각종 변경예 및 수정예에 상도할 수 있는 것이며, 그들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 양해된다.
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 모식적 단면도.
도 2는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법이 적용되는 불휘발성 반도체 기억 장치의 구조를 예시하는 모식적 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법이 적용되는 불휘발성 반도체 기억 장치를 예시하는 열 방향의 모식적 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 플로우차트도.
도 5는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 다른 플로우차트도.
도 6은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 그래프도.
도 7은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포의 시간 변화를 예시하는 모식적 단면도.
도 8은 제1 비교예의 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 그래프도.
도 9는 제1 비교예의 구동 방법을 적용하여 형성되는 불휘발성 반도체 기억 장치의 전하 분포의 시간 변화를 예시하는 모식적 단면도.
도 10은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법 및 비교예의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 그래프도.
도 11은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법과 제1 비교예의 구동 방법에 의한 임계값 전압의 시간 변화를 예시하는 그래프도.
도 12는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법이 적용되는 불휘발성 반도체 기억 장치의 임계값 분포를 예시하는 그래프도.
도 13은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 모식적 단면도.
도 14는 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 그래프도.
도 15는 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 타임 차트도.
도 16은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 플로우차트도.
도 17은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 다른 플로우차트도.
도 18은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 그래프도.
도 19는 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포의 시간 변화를 예시하는 모식적 단면도.
도 20은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 예시하는 타임 차트도.
도 21은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 그래프도.
도 22는 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에 의한 임계값 전압의 변화를 예시하는 그래프도.
도 23은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법 및 제2 비교예의 구동 방법에 의한 임계값 전압의 시간 변화를 예시하는 그래프도.
도 24는 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법을 적용하여 형성되는 전하 분포를 예시하는 그래프도.
도 25는 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 구동 방법에 의한 임계값 전압의 변화를 예시하는 그래프도.
도 26은 본 발명의 제5 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성을 예시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체층
2: 소스ㆍ드레인 영역
3: 부유 게이트(부유 전극)
4: 게이트 전극
5A: 제1 절연막(터널 절연막)
5B: 제2 절연막(블록 절연막)
100: 불휘발성 반도체 기억 장치

Claims (21)

  1. 채널과 상기 채널의 양측에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층과, 상기 채널 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 부유 전극과, 상기 부유 전극 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 게이트 전극을 갖고, 상기 부유 전극에 전하를 주입함으로써 데이터의 기억 상태를 변화시키는 불휘발성 반도체 기억 장치의 구동 방법으로서, 상기 부유 전극에 제1 극성의 전하가 주입된 상태로 하기 위하여,
    상기 제1 극성의 전하를 상기 제2 절연막에 주입하는 제1 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고,
    그 후, 상기 제1 극성과 역극성인 제2 극성의 전하를 상기 제2 절연막에 주입하는 제2 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고,
    그 후, 상기 제1 극성의 전하를 상기 부유 전극에 주입하는 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  2. 제1항에 있어서,
    상기 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여한 후에,
    상기 제2 극성의 전하를 상기 제2 절연막에 주입하는 제4 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  3. 제1항에 있어서,
    상기 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하기 전에, 상기 제2 절연막의 상기 부유 전극에 가까운 측의 영역의 결함이 제2 극성의 전하에 의해 충만되고, 상기 제2 절연막의 남은 영역의 결함이 제1 극성의 전하에 의해 충만되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  4. 제1항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막 중 적어도 어느 하나는, 산화 실리콘, 산질화 실리콘, 산화 알루미늄, 산질화 알루미늄, 하프늄, 하프늄ㆍ알루미네이트, 질화 하프늄, 질화 하프늄ㆍ알루미네이트, 하프늄ㆍ실리케이트, 질화 하프늄ㆍ실리케이트, 산화 란탄 및 란탄ㆍ알루미네이트로 이루어지는 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  5. 제1항에 있어서,
    상기 제1 전위차 및 상기 제2 전위차에 의한 제1 절연막에 인가되는 전계는, 20MV/cm 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  6. 제1항에 있어서,
    상기 제1 전위차 및 상기 제2 전위차에 의한 제1 절연막에 인가되는 전계는, 15MV/cm 이하이며, 상기 전계의 인가 시간은 10초 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  7. 제1항에 있어서,
    상기 제1 전위차의 부여는, 상기 제1 극성의 전하를 상기 제2 절연막에 주입하는 전위차의 복수회의 부여를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  8. 제1항에 있어서,
    상기 제2 전위차의 부여는, 상기 제2 극성의 전하를 상기 제2 절연막에 주입하는 전위차의 복수회의 부여를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  9. 제1항에 있어서,
    상기 제1 극성은, 마이너스이며,
    상기 제1 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위가 높아지는 전위차이며,
    상기 제2 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위가 낮아지는 전위차이며,
    상기 제3 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위가 높아지는 전위차인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  10. 제9항에 있어서,
    상기 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하기 전에, 상기 제2 절연막의 상기 부유 전극에 가까운 측의 영역의 결함이 정공에 의해 충만되고, 상기 제2 절연막의 남은 영역의 결함이 전자에 의해 충만되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  11. 제9항에 있어서,
    상기 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여한 후에,
    플러스의 극성인 상기 제2 극성의 전하를 상기 제2 절연막에 주입하는 제4 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  12. 제1항에 있어서,
    상기 제1 극성은, 플러스이며,
    상기 제1 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위가 낮아지는 전위차이며,
    상기 제2 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위가 높아지는 전위차이며,
    상기 제3 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위가 낮아지는 전위차인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  13. 제12항에 있어서,
    상기 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하기 전에, 상기 제2 절연막의 상기 부유 전극에 가까운 측의 영역의 결함이 전자에 의해 충만되고, 상기 제2 절연막의 남은 영역의 결함이 정공에 의해 충만되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  14. 제12항에 있어서,
    상기 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여한 후에,
    마이너스의 극성인 상기 제2 극성의 전하를 상기 제2 절연막에 주입하는 제4 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  15. 채널과 상기 채널의 양측에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층과, 상기 채널 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 부유 전극과, 상기 부유 전극 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 게이트 전극을 갖고, 상기 부유 전극에 전하를 주입함으로써 데이터의 기억 상태를 변화시키는 불휘발성 반도체 기억 장치의 구동 방법으로서, 상기 부유 전극에 제1 극성의 전하가 주입된 상태로 하기 위하여,
    상기 제1 극성의 전하를 상기 부유 전극에 주입하는 제5 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고,
    그 후, 상기 제1 극성과 역극성인 제2 극성의 전하를 상기 제2 절연막에 주입하는 제6 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  16. 제15항에 있어서,
    상기 제6 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여함으로써, 상기 제2 절연막의 상기 부유 전극측의 영역에, 제2 극성의 전하가 주입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  17. 제15항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막 중 적어도 어느 하나는, 산화 실리콘, 산질화 실리콘, 산화 알루미늄, 산질화 알루미늄, 하프늄, 하프늄ㆍ알루미네이트, 질화 하프늄, 질화 하프늄ㆍ알루미네이트, 하프늄ㆍ실리케이트, 질화 하프늄ㆍ실리케이트, 산화 란탄 및 란탄ㆍ알루미네이트로 이루어지는 군으로부터 선택된 적어도 하나를 함유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  18. 제15항에 있어서,
    상기 제1 극성은, 마이너스이며,
    상기 제5 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위가 높아지는 전위차이며,
    상기 제6 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위 쪽이 낮아지는 전위차인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  19. 제15항에 있어서,
    상기 제1 극성은, 플러스이며,
    상기 제5 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위 쪽이 낮아지는 전위차이며,
    상기 제6 전위차는, 상기 반도체층의 전위보다도 상기 게이트 전극의 전위 쪽이 높아지는 전위차인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
  20. 채널과 상기 채널의 양측에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층과,
    상기 채널 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 형성된 부유 전극과,
    상기 부유 전극 위에 형성된 제2 절연막과,
    상기 제2 절연막 위에 형성된 게이트 전극과,
    상기 부유 전극에 전하를 주입함으로써 데이터의 기억 상태를 제어하는 제어 회로
    를 구비하고,
    상기 제어 회로는, 상기 부유 전극에 제1 극성의 전하가 주입된 상태로 하기 위하여,
    상기 제1 극성의 전하를 상기 제2 절연막에 주입하는 제1 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고,
    그 후, 상기 제1 극성과 역극성인 제2 극성의 전하를 상기 제2 절연막에 주입하는 제2 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고,
    그 후, 상기 제1 극성의 전하를 상기 부유 전극에 주입하는 제3 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 구동 방법을 실행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  21. 채널과 상기 채널의 양측에 형성된 소스 영역 및 드레인 영역을 갖는 반도체층과,
    상기 채널 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 형성된 부유 전극과,
    상기 부유 전극 위에 형성된 제2 절연막과,
    상기 제2 절연막 위에 형성된 게이트 전극과,
    상기 부유 전극에 전하를 주입함으로써 데이터의 기억 상태를 제어하는 제어 회로
    를 구비하고,
    상기 제어 회로는, 상기 부유 전극에 제1 극성의 전하가 주입된 상태로 하기 위하여,
    상기 제1 극성의 전하를 상기 부유 전극에 주입하는 제5 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하고,
    그 후, 상기 제1 극성과 역극성인 제2 극성의 전하를 상기 제2 절연막에 주입하는 제6 전위차를 상기 반도체층과 상기 게이트 전극 사이에 부여하는 것을 특징으로 하는 구동 방법을 실행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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