JP2007193862A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2007193862A JP2007193862A JP2006009032A JP2006009032A JP2007193862A JP 2007193862 A JP2007193862 A JP 2007193862A JP 2006009032 A JP2006009032 A JP 2006009032A JP 2006009032 A JP2006009032 A JP 2006009032A JP 2007193862 A JP2007193862 A JP 2007193862A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- detrapping
- pulse
- memory cell
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000005684 electric field Effects 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 5
- 238000000926 separation method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 3
- -1 hafnium aluminate Chemical class 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910007875 ZrAlO Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052845 zircon Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
【課題】二層ゲート構造を有する不揮発性メモリセルトランジスタの電極間絶縁膜として高誘電率絶縁膜を用いた場合に問題となる電子のデトラップによるセル特性の劣化を抑制し、電荷保持特性を改善する。
【解決手段】シリコン基板1上で素子分離領域4に挟まれた素子領域に第1絶縁膜2および第1導電膜3からなる浮遊ゲートが積層されており、第1導電膜3上に比誘電率が5程度以上の高誘電率を有する第2絶縁膜5および第2導電膜6からなる制御ゲートが積層されたゲート構造を有するメモリセルが複数配列されている。メモリセルにデータが書き込まれた後に、デトラップパルスをメモリセルの制御ゲートに供給して、第2絶縁膜から電荷を引き抜くデトラップパルス供給回路19が設けられている。
【選択図】図1
【解決手段】シリコン基板1上で素子分離領域4に挟まれた素子領域に第1絶縁膜2および第1導電膜3からなる浮遊ゲートが積層されており、第1導電膜3上に比誘電率が5程度以上の高誘電率を有する第2絶縁膜5および第2導電膜6からなる制御ゲートが積層されたゲート構造を有するメモリセルが複数配列されている。メモリセルにデータが書き込まれた後に、デトラップパルスをメモリセルの制御ゲートに供給して、第2絶縁膜から電荷を引き抜くデトラップパルス供給回路19が設けられている。
【選択図】図1
Description
本発明は、積層ゲート構造を有し、データ書き込み後にゲート絶縁膜に電荷がトラップされてデータが保持される不揮発性半導体記憶装置に関する。
次世代の不揮発性半導体記憶装置では、不揮発性メモリセル(以下、セルと称する)相互間の距離が縮小する結果として、隣接するメモリセル間の容量カップリングによる干渉効果が増大する。隣接セル間干渉効果の増大は、セル特性を著しく損なう。したがって、隣接セル間干渉効果の低減が必須である。セル間干渉を低減するためには、セル間の容量を低減すれば良い。その一つの方法は、セルを形成する積層ゲート構造のトランジスタ(セルトランジスタ)の浮遊ゲートの高さを低減し、対向面積を縮小することである。
浮遊ゲートの高さは、セルトランジスタのトンネル絶縁膜と、浮遊ゲートと制御ゲートとの間の絶縁膜(電極間絶縁膜)の容量比を所望の値とするために決まっている。このため、電極間絶縁膜を薄膜化することによる容量増加によって浮遊ゲートの高さを低減することができる。一例として、電極間絶縁膜に高誘電率絶縁膜を使用すれば電極間絶縁膜が薄膜化でき、セル縮小に伴う隣接セル間干渉効果の増大が抑制できる。
しかし、本願発明者らは、高誘電率絶縁膜は電荷のトラップが多く、セルトランジスタに対する書き込み/消去後に電極間絶縁膜中に電荷をトラップし、電荷保持時に再放出してセルトランジスタの閾値を変動させるという問題があることを見出している。
なお、特許文献1には、電荷蓄積可能なゲート絶縁膜に電荷を捕捉する単ゲート型の不揮発性メモリセルトランジスタの書き込み信頼性を向上する技術が開示されている。
特開2001−325793号公報
本発明は、二層ゲート構造を有する不揮発性メモリセルトランジスタの電極間絶縁膜として高誘電率絶縁膜を用いた場合に問題となる電子のデトラップによるセル特性の劣化を抑制し、電荷保持特性を改善し得る不揮発性半導体記憶装置を提供することを目的とする。
本発明の不揮発性半導体記憶装置は、半導体基板上で素子分離領域に挟まれた素子領域に第1絶縁膜および第1導電膜からなる浮遊ゲートが積層されており、かつ、前記第1導電膜上に第2絶縁膜および第2導電膜からなる制御ゲートが積層されたゲート構造を有するメモリセルが配列されて形成されたメモリセルアレイと、前記メモリセルにデータが書き込まれた後に、デトラップパルスを前記メモリセルの制御ゲートに供給して、前記第2絶縁膜から電荷を引き抜くデトラップパルス供給回路とを具備したことを特徴とする。
本発明の不揮発性半導体記憶装置によれば、二層ゲート構造を有する不揮発性メモリセルトランジスタの電極間絶縁膜として高誘電率絶縁膜を用いた場合に問題となる電子のデトラップによるセル特性の劣化を抑制し、電荷保持特性を改善することができる。
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
図1は、本発明の不揮発性半導体記憶装置の一実施形態に係るNAND型フラッシュメモリのブロック図である。11はメモリセルアレイ、12はロウデコーダ、13はカラムデコーダ、14はカラムセレクタ、15はセンスアンプ&ラッチ回路、16は読み出し出力回路、17は書き込み入力回路、18は動作モードに応じて所要の書き込み/消去用の電圧やパルス信号を供給する書き込み/消去制御回路である。
メモリセルアレイ11は、既知のメモリセルアレイと同様の構成を有し、半導体基板上のメモリセルアレイ領域において素子分離領域に挟まれた素子領域に二層ゲート構造を有するセルトランジスタが配列されて形成されている。セルトランジスタは、既知のセルトランジスタと同様の構成を有し、第1絶縁膜および第1導電膜からなる浮遊ゲートが積層されており、かつ、浮遊ゲート上に第2絶縁膜および第2導電膜からなる制御ゲートが積層されている。本例では、第2絶縁膜として比誘電率が5程度以上の高誘電率絶縁膜が用いられる。
そして、本実施形態においては、メモリセルにデータが書き込まれた後に、第2絶縁膜中から電荷を引き抜くために、デトラップパルスを生成して、メモリセルに供給するデトラップパルス供給回路19が設けられている。なお、デトラップパルス供給回路19は、書き込み/消去制御回路18内に形成してもよい。
図2は、図1中のメモリセルアレイ11の一部のパターン平面図である。なお、図1ではビット線は図示を省略している。図3は図2に示したメモリセルアレイの等価回路図である。
図2および図3に示すメモリセルアレイにおいて、各NANDセルユニット20は、直列接続されたセルトランジスタM1〜M8と、これらのセルトランジスタの両端部にそれぞれ配置された選択トランジスタS1、S2とを含んでいる。選択トランジスタS1、S2の各ゲートには、対応して選択ゲート線SG1、SG2が接続されており、メモリセルM1〜M8の各制御ゲートには、対応して制御ゲート線(ワード線)CG1〜CG8が接続されている。また、各NANDセルユニット20の選択トランジスタS1のドレインには対応してビット線BL1,BL2,…が接続され、選択トランジスタS2のソースにはソース線SLが接続されている。ここでは、セルトランジスタが8個直列接続された場合について示しているが、セルトランジスタの数は8個に限定されるものではなく、例えば16個や32個でもよい。
図4は、図2中のA−A線に沿うセルトランジスタの断面図であり、図5は図2中のB−B線に沿う断面図である。図4および図5に示すように、例えばp型のシリコン基板1にセルトランジスタM1〜M8が形成されている。即ち、各セルトランジスタM1〜M8は、シリコン基板1に形成されたソース・ドレイン領域9と、シリコン基板1のソース・ドレイン領域9間のチャネル領域上に形成された第1絶縁膜(トンネル絶縁膜)2と、第1絶縁膜2上に第1導電膜により形成された浮遊ゲート3と、浮遊ゲート3上に形成されシリコン酸化膜よりも高誘電率を有する第2絶縁膜5と、第2絶縁膜5上に例えばポリシリコン膜からなる第2導電膜6を用いて構成された制御ゲートとを備えた二層ゲート構造を有している。この場合、隣接するNANDセルユニット間はトレンチ型の素子分離領域(埋め込み絶縁膜)4により絶縁されており、第2絶縁膜(電極間絶縁膜)5および第2導電膜(制御ゲート)6は、素子分離領域4および浮遊ゲート3の両者が露出した上面でメモリセルアレイ領域のワード線の延長方向と平行な方向に延長して形成されている。なお、7はマスク材であり、セルトランジスタおよび選択トランジスタ等は層間絶縁膜8で覆われており、層間絶縁膜8上にはビット線(図示せず)が形成される。
第2絶縁膜(電極間絶縁膜)5として高誘電率絶縁膜を用いると、耐圧が高くなり、書き込み時に高電界を印加した場合でもリーク電流を減らすことができる。ここで、シリコン酸化膜よりも高誘電率を有する第2絶縁膜に関して詳細に述べる。第2絶縁膜5は、シリコン酸化膜の比誘電率(3.8〜4.0)よりも大きく、電極間絶縁膜として用いられているONO膜で得られている誘電率5.0〜5.5程度よりも誘電率が大きい絶縁膜、例えば、成分としてハフニウムHf、アルミニウムのいずれかを含むものが望ましい。具体例として、比誘電率が7程度であるシリコン窒化物(Si3 N4 )膜、比誘電率が8程度以上であるアルミニウム酸化物(Al2 O3 )膜、比誘電率が22程度であるハフニウム酸化物(HfO2 )膜もしくはジルコニウム酸化物(ZrO2 )膜、比誘電率が25程度であるランタン酸化物(La2 O3 )膜などが望ましい。また、ハフニウム・シリケート(HfSiO)膜、ハフニウム・アルミネート(HfAlO)膜、ランタン・アルミネート(LaAlO)膜、もしくはジルコン・アルミネート(ZrAlO)膜のような三元系の化合物からなる絶縁膜でも良い。
また、第2絶縁膜5としては、シリコン酸化物、シリコン窒化物、ハフニウム酸化物のいずれか2種類以上の複数の膜が積層形成された構造でもよい。例えば、HfSiO膜をシリコン窒化膜で挟み込んだ構造や、シリコン酸化膜で挟み込んだ構造、さらにその上下にシリコン窒化膜層を形成した構造などでもよい。
図6は、図1中のメモリセルアレイ11のセルトランジスタへの書き込み時に、書き込みパルスおよびデトラップパルスを順次印加する場合の一例を示す波形図である。書き込み時には、セルトランジスタの制御ゲート6に正の電圧を印加し、シリコン基板1から第1絶縁膜(トンネル絶縁膜)2を介して浮遊ゲート3中に電子を注入する。この場合、第1絶縁膜(トンネル絶縁膜)2に加わる電界は最大で25MV/cm程度以下であり、印加時間は1μ秒から10m秒の範囲である。データ書き込み時、第2絶縁膜(電極間絶縁膜)5にも高電界が加わるので、浮遊ゲート3に注入された電子の一部は第2絶縁膜5に注入され、さらにその一部は制御ゲート6側に抜けていってしまう。この際、第2絶縁膜5中には電荷トラップが存在しているので、注入電子の一部は第2絶縁膜5中にトラップされる。
図7は、二層ゲート構造を有するセルトランジスタの電極間絶縁膜としてONO膜を用いた場合の電荷保持特性(破線表示)と、高誘電率絶縁膜を用いた場合の電荷保持特性(実線表示)の一例を示す。図7に示すように、高誘電率絶縁膜を用いた場合には、書き込み時に高誘電率絶縁膜中にトラップされた電子がデトラップすることに起因して、セルトランジスタの閾値変動ΔVthが短時間で発生し、電荷保持特性が早く劣化する。
図8は、半導体基板上に高誘電率絶縁膜を形成した絶縁ゲート型(MIS)キャパシタのゲート電圧(Gate Voltage)対容量(C)特性(CVカーブ)の測定結果を示している。ここで、Aは初期状態(Initial)のCVカーブ、Bは書き込み相当の電界ストレスを印加した後(After stress)のCVカーブ、Dはさらに例えば10分間放置した後(After 10min.)に測定したCVカーブである。書き込み相当の電界ストレスを印加したことにより、高誘電率絶縁膜中に電子がトラップ(Trap)されることに起因して、CVカーブがAからBへ正電圧方向にシフトしている。書き込み終了後、即ち、書き込み電界を除去した後、電荷保持を行う段階において、10分間放置すると、前記したように高誘電率絶縁膜中にトラップされている電子が時間とともに浮遊ゲート側もしくは制御ゲート側に抜けていってしまい、CVカーブがBからDへ負電圧方向にシフトする。この電子抜けによるセルトランジスタの閾値変動ΔVthは大きく、不揮発性半導体記憶装置の特性上許容できない。
そこで、本実施形態では、図1に示すようにデトラップパルス供給回路19を設け、図6に示すように、書き込み電界除去後に、第2絶縁膜(電極間絶縁膜)5中からトラップ電子を強制的に抜くために、デトラップパルス供給回路19で生成されたデトラップパルスを制御ゲートに供給するデトラップ(Detrap)ステップを追加している。デトラップパルスは、第2絶縁膜(電極間絶縁膜)5に加わる電界の絶対値が0〜25MV/cm、供給時間が0.1μ秒から10m秒の範囲となるように、セルの制御ゲートに印加される。デトラップパルスの供給によって第2絶縁膜(電極間絶縁膜)5に加わる電界が正の場合は、電子を制御ゲート側に抜くことに相当し、負の場合は電子を浮遊ゲート側に抜くことに相当する。図6では、デトラップパルスの供給によって、第2絶縁膜5に負の電界が加わる場合を例示しているが、第2絶縁膜5に正の電界が加わるように制御ゲートにデトラップパルスを印加してもよい。
図8中のCVカーブCは、図6に示したようにデトラップパルスを供給した後のCVカーブの測定結果を示す。即ち、本実施形態では、書き込み電界ストレスによるVfbのシフト(CVカーブA→B)の後にデトラップパルスを供給することによって、第2絶縁膜(電極間絶縁膜)5中の電子が抜けて、Vfbのシフト(CVカーブB→C)が起こる。これにより、Vfbのシフト値(B→C)を、デトラップパルスを供給しない場合のシフト値(B→D)よりも低減できる。
なお、デトラップパルスを供給する際には、データの書き込み/消去が起きないように、浮遊ゲート中の電子を大量に抜く、ホールを大量に注入する、等の状態が極力生じないように、注意して電界および供給時間を設定する必要があり、先に述べたように、第2絶縁膜(電極間絶縁膜)5に加わる電界の絶対値が0〜25MV/cm、供給時間が0.1μ秒から10m秒の範囲となるように選択される。
上記したように本実施形態は、二層ゲート構造を有するセルトランジスタに対する書き込み後に、セルトランジスタに対して短パルスを供給することにより、書き込み時にセルトランジスタの電極間絶縁膜にトラップされた電子を引き抜いておくものである。これにより、セルトランジスタの電極間絶縁膜として高誘電率絶縁膜を用いた場合に問題となる電子のデトラップによるセル特性の劣化が抑制でき、電荷保持特性が改善できる。
上記したような効果は、電極間絶縁膜として高誘電率絶縁膜を使用した場合に特に有効であるが、電極間絶縁膜としてONO膜を用いた場合でも、デトラップによる不揮発性半導体記憶装置の特性劣化が顕著な場合には、本実施形態と同様に有効である。
図9は、本実施形態のメモリセルに対してベリファイ書き込みを行う場合の書き込み動作の一例を示すフローチャートである。あるワード線WL(n)に接続されているメモリセルに書き込む場合、ワード線に書き込み電圧Vppを印加してメモリセルに書き込みを行う。次に、メモリセルからベリファイ(Verify)読み出しを行う。この結果、メモリセルの閾値が所望値に達していることを確認した場合には、その後、デトラップパルスを供給してデトラップストレスをメモリセルに加える。次に、メモリセルから読み出しを行い、所望の閾値に書き込めているか確認する。書き込みが行われている場合は書き込みを終了し、次のワード線に移動(n=n+1)してベリファイ書き込みを行う。メモリセルの閾値が所望値に達していない場合には、書き込み電圧を昇圧(Vpp=Vpp+ΔVpp)して再び書き込みを行い、デトラップパルスの供給後に所望値に達するまで繰り返し書き込みを行う。
なお、本発明は、上記実施形態のNAND型フラッシュメモリに限らず、その他の不揮発性半導体記憶装置に一般的に適用可能である。
1…シリコン基板、2…第1絶縁膜、3…浮遊ゲート、4…素子分離領域、5…第2絶縁膜、6…第2導電膜、7…マスク材、8…層間絶縁膜、9…ソース・ドレイン領域、11…メモリセルアレイ、12…ロウデコーダ、13…カラムデコーダ、14…カラムセレクタ、15…センスアンプ&ラッチ回路、16…読み出し出力回路、17…書き込み入力回路、18…書き込み/消去制御回路、19…デトラップパルス供給回路、20…NANDセルユニット。
Claims (5)
- 半導体基板上で素子分離領域に挟まれた素子領域に第1絶縁膜および第1導電膜からなる浮遊ゲートが積層されており、かつ、前記第1導電膜上に第2絶縁膜および第2導電膜からなる制御ゲートが積層されたゲート構造を有するメモリセルが配列されて形成されたメモリセルアレイと、
前記メモリセルにデータが書き込まれた後に、デトラップパルスを前記メモリセルの制御ゲートに供給して、前記第2絶縁膜から電荷を引き抜くデトラップパルス供給回路と
を具備したことを特徴とする不揮発性半導体記憶装置。 - 前記デトラップパルス供給回路は、デトラップパルスを0.1μ秒から10m秒の範囲で前記制御ゲートに供給することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記デトラップパルス供給回路は、前記第2絶縁膜に加わる電界の絶対値が0〜25MV/cmの範囲となるように、デトラップパルスを前記制御ゲートに供給することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記デトラップパルス供給回路は、前記メモリセルへのデータの書き込みをベリファイ書き込みで行う際のベリファイ書き込み終了後に、前記デトラップパルスを前記制御ゲートに供給することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記デトラップパルス供給回路は、前記第2絶縁膜にトラップされている電子を前記制御ゲートおよび浮遊ゲートのいずれか一方から抜く極性で前記デトラップパルスを前記制御ゲートに供給することを特徴とする請求項4記載の不揮発性半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006009032A JP2007193862A (ja) | 2006-01-17 | 2006-01-17 | 不揮発性半導体記憶装置 |
KR1020070004661A KR100802858B1 (ko) | 2006-01-17 | 2007-01-16 | 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법 |
US11/653,278 US20070183208A1 (en) | 2006-01-17 | 2007-01-16 | Nonvolatile semiconductor memory device and data writing method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006009032A JP2007193862A (ja) | 2006-01-17 | 2006-01-17 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007193862A true JP2007193862A (ja) | 2007-08-02 |
Family
ID=38333878
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006009032A Pending JP2007193862A (ja) | 2006-01-17 | 2006-01-17 | 不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20070183208A1 (ja) |
JP (1) | JP2007193862A (ja) |
KR (1) | KR100802858B1 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010045074A (ja) * | 2008-08-08 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法 |
US7843740B2 (en) | 2008-03-31 | 2010-11-30 | Kabushiki Kaisha Toshiba | Method for driving a nonvolatile semiconductor memory device |
JP2012003832A (ja) * | 2010-05-20 | 2012-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
JP2014175020A (ja) * | 2013-03-06 | 2014-09-22 | Toshiba Corp | 半導体記憶装置 |
JP2014225314A (ja) * | 2013-05-14 | 2014-12-04 | 株式会社東芝 | 記憶装置及び記憶装置の制御方法 |
JP2016139452A (ja) * | 2015-01-23 | 2016-08-04 | 株式会社半導体エネルギー研究所 | 半導体装置の動作方法 |
US9589660B1 (en) | 2015-09-14 | 2017-03-07 | Kabushiki Kaisha Toshiba | Semiconductor pillars charged in read operation |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100885782B1 (ko) * | 2007-03-14 | 2009-02-26 | 주식회사 하이닉스반도체 | 차지 트랩형 불휘발성 메모리 장치 및 그 프로그램 방법 |
JP2009266356A (ja) * | 2008-04-30 | 2009-11-12 | Toshiba Corp | Nand型フラッシュメモリ |
US8254175B2 (en) * | 2008-12-16 | 2012-08-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2011146111A (ja) * | 2010-01-18 | 2011-07-28 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
KR101666942B1 (ko) * | 2010-08-18 | 2016-10-18 | 삼성전자주식회사 | 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들 |
KR20120121170A (ko) * | 2011-04-26 | 2012-11-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 동작 방법 |
KR20150015578A (ko) * | 2013-07-30 | 2015-02-11 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법 |
KR20150109120A (ko) * | 2014-03-19 | 2015-10-01 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
US9165659B1 (en) | 2014-05-08 | 2015-10-20 | Sandisk Technologies Inc. | Efficient reprogramming method for tightening a threshold voltage distribution in a memory device |
EP3510179A4 (en) * | 2016-09-12 | 2020-06-10 | Oreltech Ltd. | FORMATION OF AN ACTIVE METAL COMPONENT IN HYBRID MATERIALS |
KR102683413B1 (ko) | 2017-02-02 | 2024-07-10 | 삼성전자주식회사 | 비휘발성 메모리 장치, 비휘발성 메모리 장치의 소프트 이레이즈 방법 및 프로그램 방법 |
US10217794B2 (en) | 2017-05-24 | 2019-02-26 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with vertical capacitors and methods for producing the same |
WO2021035562A1 (en) * | 2019-08-28 | 2021-03-04 | Yangtze Memory Technologies Co., Ltd. | Method of programming in flash memory devices |
KR20230113995A (ko) * | 2022-01-24 | 2023-08-01 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09320287A (ja) | 1996-05-24 | 1997-12-12 | Nec Corp | 不揮発性半導体記憶装置 |
KR100347548B1 (ko) * | 1999-12-27 | 2002-08-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 소거 방법 |
EP1312120A1 (en) * | 2000-08-14 | 2003-05-21 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
AU2003201760A1 (en) * | 2002-04-04 | 2003-10-20 | Kabushiki Kaisha Toshiba | Phase-change memory device |
AU2003237515A1 (en) * | 2002-06-19 | 2004-01-06 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled nand |
JP4593159B2 (ja) * | 2003-05-28 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100546691B1 (ko) * | 2004-04-23 | 2006-01-26 | 동부아남반도체 주식회사 | 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법 |
JP2007035214A (ja) | 2005-07-29 | 2007-02-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
US7446369B2 (en) * | 2005-08-04 | 2008-11-04 | Spansion, Llc | SONOS memory cell having high-K dielectric |
US7772635B2 (en) * | 2005-10-27 | 2010-08-10 | Micron Technology, Inc. | Non-volatile memory device with tensile strained silicon layer |
-
2006
- 2006-01-17 JP JP2006009032A patent/JP2007193862A/ja active Pending
-
2007
- 2007-01-16 US US11/653,278 patent/US20070183208A1/en not_active Abandoned
- 2007-01-16 KR KR1020070004661A patent/KR100802858B1/ko not_active IP Right Cessation
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE44950E1 (en) | 2008-03-31 | 2014-06-17 | Kabushiki Kaisha Toshiba | Method for driving a nonvolatile semiconductor memory device |
US7843740B2 (en) | 2008-03-31 | 2010-11-30 | Kabushiki Kaisha Toshiba | Method for driving a nonvolatile semiconductor memory device |
US9246014B2 (en) | 2008-08-08 | 2016-01-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
US8294195B2 (en) | 2008-08-08 | 2012-10-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
US8704290B2 (en) | 2008-08-08 | 2014-04-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
US8058681B2 (en) | 2008-08-08 | 2011-11-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
US9620653B2 (en) | 2008-08-08 | 2017-04-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
US8987809B2 (en) | 2008-08-08 | 2015-03-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
US9012978B2 (en) | 2008-08-08 | 2015-04-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
JP2010045074A (ja) * | 2008-08-08 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法 |
US9252290B2 (en) | 2008-08-08 | 2016-02-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
JP2016181701A (ja) * | 2010-05-20 | 2016-10-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2012003832A (ja) * | 2010-05-20 | 2012-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
JP2015079965A (ja) * | 2010-05-20 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2014175020A (ja) * | 2013-03-06 | 2014-09-22 | Toshiba Corp | 半導体記憶装置 |
US9324406B2 (en) | 2013-03-06 | 2016-04-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2014225314A (ja) * | 2013-05-14 | 2014-12-04 | 株式会社東芝 | 記憶装置及び記憶装置の制御方法 |
JP2016139452A (ja) * | 2015-01-23 | 2016-08-04 | 株式会社半導体エネルギー研究所 | 半導体装置の動作方法 |
US9589660B1 (en) | 2015-09-14 | 2017-03-07 | Kabushiki Kaisha Toshiba | Semiconductor pillars charged in read operation |
Also Published As
Publication number | Publication date |
---|---|
KR100802858B1 (ko) | 2008-02-12 |
US20070183208A1 (en) | 2007-08-09 |
KR20070076503A (ko) | 2007-07-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007193862A (ja) | 不揮発性半導体記憶装置 | |
TWI655782B (zh) | 於垂直記憶體中之浮動閘極記憶體單元 | |
KR101267130B1 (ko) | 반도체 기억 장치의 동작 방법 | |
JP5459999B2 (ja) | 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法 | |
KR101054469B1 (ko) | 밴드갭이 조절된 sonos 소자를 채용한 서브-게이트and 아키택쳐의 구조 및 방법 | |
US20080258205A1 (en) | Non-volatile semiconductor memory device | |
JP2007299975A (ja) | 半導体装置およびその製造方法 | |
KR20020082668A (ko) | 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 | |
US7209389B2 (en) | Trap read only non-volatile memory (TROM) | |
JP2006191049A (ja) | 不揮発性記憶素子、その製造方法及び動作方法 | |
TWI738542B (zh) | 具隔離井區之記憶胞及其相關非揮發性記憶體 | |
JP5361335B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2006339599A (ja) | 半導体装置およびその製造方法 | |
JP5238208B2 (ja) | 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置 | |
KR100706071B1 (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
JP2008219027A (ja) | フラッシュメモリセル | |
US20060261402A1 (en) | Air tunnel floating gate memory cell and method for making the same | |
JP4670187B2 (ja) | 不揮発性半導体メモリ装置 | |
US9324431B1 (en) | Floating gate memory device with interpoly charge trapping structure | |
KR20070046348A (ko) | 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법 | |
US20240194264A1 (en) | Memory cells and memory array structures and methods of their fabrication | |
US7733694B2 (en) | Nonvolatile semiconductor memory having a floating gate electrode formed within a trench | |
TWI590253B (zh) | 非揮發性記憶體 | |
TWI555180B (zh) | 非揮發性記憶體 | |
US20160218111A1 (en) | Memory device and method for fabricating the same |