JP2014225314A - 記憶装置及び記憶装置の制御方法 - Google Patents

記憶装置及び記憶装置の制御方法 Download PDF

Info

Publication number
JP2014225314A
JP2014225314A JP2014029940A JP2014029940A JP2014225314A JP 2014225314 A JP2014225314 A JP 2014225314A JP 2014029940 A JP2014029940 A JP 2014029940A JP 2014029940 A JP2014029940 A JP 2014029940A JP 2014225314 A JP2014225314 A JP 2014225314A
Authority
JP
Japan
Prior art keywords
potential
voltage
selection
word line
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014029940A
Other languages
English (en)
Other versions
JP6184886B2 (ja
Inventor
賢一 室岡
Kenichi Murooka
賢一 室岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JP2014225314A publication Critical patent/JP2014225314A/ja
Application granted granted Critical
Publication of JP6184886B2 publication Critical patent/JP6184886B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Semiconductor Memories (AREA)

Abstract

【課題】高集積化の可能な三次元記憶装置において、選択トランジスタの閾値シフトを抑え、高性能化を図ることができる記憶装置を提供する。【解決手段】第一の導電線と第三の導電線の一端との間に接続される半導体層６と、複数の第二の導電線と第三の導電線との間にそれぞれ接続される複数のメモリセルＭＣと、半導体層６をチャネルとして使用し、選択ゲート電極を有する選択素子ＳＳと、メモリセルＭＣの少なくとも１つに書き込み／消去を行い、書き込み／消去後に、選択素子ＳＳのしきい値電圧変動を調整する回復動作を実行する制御回路とを備える。【選択図】図１

Description

本発明の実施形態は、記憶装置及び記憶装置の制御方法に関するものである。
近年、抵抗変化材料でメモリセルが形成される、ＲｅＲＡＭ（Resistive RAM）と呼ばれるメモリが提案されている。ＲｅＲＡＭのメモリセルは、従来のトレンドを上回る高集積化が可能であると、期待されている。
国際公開番号ＷＯ２００９／１１９５３３
高集積化の可能な三次元記憶装置において、選択トランジスタの閾値シフトを抑え、高性能化を図ることができる記憶装置及びその制御方法を提供する。
一実施態様の記憶装置は、第一の方向に延びる第一の導電線と、前記第一の方向と交差する第二の方向に延びる複数の第二の導電線と、前記第一及び第二の方向と交差する第三の方向に延びる第三の導電線と、前記複数の第二の導電線と前記第三の導電線との間にそれぞれ接続される複数の抵抗変化素子と、前記第三の導電線の一端と前記第一の導電線との間に接続される半導体層と、前記半導体層をチャネルとして使用し、選択ゲート電極を有する選択ＦＥＴと、前記複数の抵抗変化素子のうちの少なくとも１つのセット／リセット動作を実行し、前記セット／リセット動作後に、前記第一の導電線を第一の電位にし、前記選択ゲート電極を第二の電位にし、１つの第三の導電線に抵抗変化素子を介して接続される前記複数の第二の導電線の全てを第三の電位にし、前記第一の電位と前記第三の電位の少なくとも一方を前記第二の電位よりも高くすることにより、前記選択ＦＥＴのしきい値電圧変動を調整する回復動作を実行する制御回路とを具備することを特徴とする。
メモリセルアレイの斜視図の一例。 メモリセルアレイの部分断面図の一例。 メモリセルアレイの平面図の一例。 記憶装置のブロック図の一例。 メモリセルアレイの回路図の一例。 記憶装置の外観図の一例。 記憶装置の動作時のバイアス関係を示す図の一例。 メモリセルアレイの断面図の一例。 第一の実施例に係わるフローチャートの一例。 セット動作と回復動作の波形図の一例。 リセット動作と回復動作の波形図の一例。 第二の実施例に係わるフローチャートの一例。 セット動作と回復動作の波形図の一例。 リセット動作と回復動作の波形図の一例。 第三の実施例に係わるフローチャートの一例。 セット動作と回復動作の波形図の一例。 リセット動作と回復動作の波形図の一例。 第四の実施例に係わるフローチャートの一例。 セット動作のバイアス例を示す図の一例。 セット後の回復動作のバイアス例を示す図の一例。 リセット動作のバイアス例を示す図の一例。 リセット後の回復動作のバイアス例を示す図の一例。 セット／リセット後の回復動作のバイアス例を示す図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 製造方法を示す斜視図の一例。 処理ループの階層の例を示す図の一例。 セット動作と回復動作の波形図の一例。 リセット動作と回復動作の波形図の一例。
以下、図面を参照しながら実施例を説明する。
１． メモリセルアレイ
図１は、メモリセルアレイの一例を示している。
メモリセルアレイ内には、複数の大域列線１、行線２、及び、列線３が設けられている。複数の大域列線１は、それぞれが第一の方向に沿って互いに平行に形成され、例えば、メモリセルアレイの最下層に配置されている。複数の行線２は、それぞれ第一の方向に直交する第二の方向に沿って互いに平行に形成され、大域列線１よりも第一及び第二の方向と交差する第三の方向において高い位置に設けられている。この複数の行線２の層（図１のfirst layer, second layer, third layer …）は、第三の方向（大域列線１が配列される面の法線方向）に、複数、設けられている。
列線３は、隣接する行線２間に、第三の方向に沿って延び、第一及び第二の方向に複数個配置される。列線３の一端（下端）は、いずれかの大域列線１に電気的に接続される。より具体的には、第一の方向と第二の方向で形成される二次元平面内において、第一の方向に沿って同一列に配列された列線３は、同一の大域列線１に電気的に接続される。
各行線２と列線３との間に、可変抵抗素子を含むメモリセルＭＣが形成されている。本例では、列線３の側面（行線２と相対する面）の全面に抵抗変化材４が形成されている。列線３と行線２の間に配置された抵抗変化材４の部分がそれぞれメモリセルＭＣとして機能する。
なお、本例における抵抗変化材４は、ビット線３の側面の対向する２つの組のうち、第一の方向で対向する２つの側面（行線２に対向する２つの側面）に設けられ、第二の方向で対向する２つの側面（行線２に対向しない２つの側面）には設けられない。
大域列線１と、それに対応する列線との間には選択素子（シートセレクタ）ＳＳが設けられている。選択素子ＳＳは、例えば、ＦＥＴ（Field Effect Transistor）である。ここで、このＦＥＴを「選択ＦＥＴ」と称する場合がある。この場合、選択素子ＳＳは、大域列線１上に形成されたソース領域５と、ソース領域５上に形成された半導体層（チャネル領域）６と、半導体層６上に形成されたドレイン領域７とを備えている。半導体層６は、例えば、シリコン層である。
また、隣接する半導体層６間に、第二の方向に沿った選択ゲート線（選択ＦＥＴの選択ゲート電極）８が形成されている。選択ゲート線８は、行線２と平行に配列されている。更に、選択ゲート線８と半導体層６との間には、ゲート絶縁層９が形成されている。
なお、以下では大域列線１、行線２、及び列線３を、通常のＭＯＳ型メモリデバイスと同様に、それぞれグローバルビット線ＧＢＬ、ワード線ＷＬ、及びビット線ＢＬと称する場合がある。
図２は、メモリセルアレイの部分断面図とその等価回路の一例を示している。
同図は、図１の第一の方向と第三の方向とで形成される面内の部分断面である。図示するように、１本のグローバルビット線ＧＢＬ上には、選択素子ＳＳを形成するためのソース領域５、チャネル領域６、及び、ドレイン領域７が順次積層されている。この積層構造の側面には、ゲート絶縁層９が形成されている。
第二の方向で隣接するチャネル領域６間には、選択ゲート線８（ＳＳＧ）が設けられている。このソース領域５、チャネル領域６、ドレイン領域７、ゲート絶縁層９、及び選択ゲート線８（ＳＳＧ）により、選択素子ＳＳとなる選択ＦＥＴ（例えば、ＭＯＳトランジスタ）が形成されている。
即ち、選択素子ＳＳは、ソース領域５、チャネル領域６、及びドレイン領域の１つの組に対して、それぞれ異なる選択ゲート線ＳＳＧに接続された２つのゲートを備えている。言い換えれば、１本のビット線ＢＬにつき、２つの選択ＦＥＴが設けられ、これらは、ソース領域５、チャネル領域６、及び、ドレイン領域７を共有し、ゲートが互いに異なる選択ゲート線ＳＳＧに接続されている。また、異なるビット線ＢＬに関連付けられ、且つ、第一の方向で隣接する複数の選択素子ＳＳは、互いにゲート（選択ゲート線ＳＳＧ）を共有している。
各選択素子ＳＳのドレイン領域７上には、柱状のビット線ＢＬが形成されている。ビット線ＢＬの側面には、メモリセルＭＣとして機能する抵抗変化材４が形成されている。更に、第一の方向で隣接するビット線ＢＬ間の領域には、ワード線ＷＬが形成されている。抵抗変化材４は、ビット線ＢＬ及びワード線ＷＬに接するように、例えばＨｆＯを材料に用いて形成される。
このＨｆＯに代表される抵抗変化材４は、低抵抗状態（ＬＲＳ：low resistance state）と高抵抗状態（ＨＲＳ：high resistance state）の少なくとも２つの抵抗値間を遷移する素材である。高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。
特に、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移が、異なる極性の電圧の印加により行われるものは、バイポーラ動作素子と呼ばれている。このような動作をする抵抗変化材４は、ＨｆＯ以外にも、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｒＯ３、及び、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
以上により、ワード線１とビット線２との間に設けられた抵抗変化材４とを含むメモリセルＭＣが、メモリセルアレイ内に、例えば、三次元マトリクス状に配置されている。本構造では、ワード線ＷＬ及びビット線ＢＬは、単なるラインアンドスペースのパターンである。ワード線ＷＬとビット線ＢＬとは、互いに交差する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。
従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は２Ｆ２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。
図３は、メモリセルアレイの平面図の一例を示している。
同図は、図１の第一の方向と第二の方向とで形成される面内のレイアウトであり、特に、ワード線ＷＬの平面パターンを説明するための図である。
即ち、図３は、図１の複数のlayerのうちの、いずれか１つのlayer内におけるワード線ＷＬのパターンを示す。図３において、斜線を付した領域は、ワード線ＷＬのレイアウトを表している。
図示するように、１つのlayerにおけるワード線ＷＬは、１本おきに共通に接続されている。言い換えれば、メモリセルアレイのワード線ＷＬは、２組の櫛形構造ＷＬcomb_a、ＷＬcomb_bを有し、ワード線ＷＬの第二の方向に沿った直線領域は、交互に櫛形構造ＷＬcomb_a、ＷＬcomb_bのいずれかに属している。
更に、本構成は、次のように言い換えることもできる。
複数のワード線ＷＬを、図３の紙面の右側から順にＷＬ０、ＷＬ１、ＷＬ２、…ＷＬ７と符号付けした場合、奇数ワード線ＷＬ１、ＷＬ３、…ＷＬ７に対しては、電気的に同一の電圧が印加される（あるいは、これらは共通に接続される）。他方、偶数ワード線ＷＬ０、ＷＬ２、…ＷＬ６に対しても、電気的に同一の電圧が印加される（あるいは、これらは共通に接続される）。そして、奇数ワード線と偶数ワード線との間では、異なる電圧が印加可能とされる（あるいは、奇数ワード線と偶数ワード線は、分離される）。
以下では、奇数ワード線の組をワード線櫛ＷＬcomb_aと呼び、偶数ワード線の組をワード線櫛ＷＬcomb_bと呼ぶ。また、両者を区別しない場合には、単に、ワード線櫛ＷＬcombと呼ぶ。
なお、図３では、８本のワード線、５本のグローバルビット線ＧＢＬ、４５本のビット線ＢＬを含む場合を示しているが、これは例示に過ぎず、これら導電線の数は、適宜、変更可能である。
２． 記憶装置の全体構成
図４は、記憶装置の全体構成を示すブロック図の一例である。
記憶装置２０は、メモリセルアレイ２１、ＷＬデコーダ２２、ＧＢＬデコーダ２３、セレクタデコーダ２４、コントローラ２５、及び、電源２６を備えている。
メモリセルアレイ２１は、図１及び図２で説明した構成を有している。図５は、メモリセルアレイ２１の等価回路である。図５に示すように、メモリセルアレイ２１中には、可変抵抗素子（図１及び図２の抵抗変化材４）を備えるメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣにおいて、可変抵抗素子の一端は、いずれかのビット線ＢＬ（ＢＬ０、ＢＬ１、…）に接続され、他端は、いずれかのワード線櫛ＷＬcomb（ＷＬcomb_a、ＷＬcomb_b）に接続されている。
なお、図５においては、ワード線櫛ＷＬcomb_a、ＷＬcomb_bをそれぞれＷＬcomb_ai、ＷＬcomb_biと表記しているが、このｉは、当該ワード線櫛が形成されるlayerの番号（何層目かを示し、１層目ならi=1、２層目ならi=2、以下、同様）を表している。
各ビット線ＢＬは、対応する選択素子ＳＳ（ＳＳ０、ＳＳ１、ＳＳ２、…）を介して、対応するグローバルビット線ＧＢＬに接続される。更に、隣接する選択素子ＳＳのゲートは、共通の選択ゲート線ＳＳＧj（ｊは自然数）に接続されている。選択素子ＳＳは、ソースとドレインを共通にする２つの並列接続された選択ＦＥＴ ＴＲ１、ＴＲ２の集合とみなすことができる。
ある選択素子ＳＳを構成する２つの選択ＦＥＴのうちの１つ（例えば、ＴＲ１）のゲートは、それに隣接する選択素子ＳＳを構成する２つの選択ＦＥＴのうちの１つ（例えば、ＴＲ２）のゲートと共有化されている。
また、ある選択素子ＳＳを構成する２つの選択ＦＥＴのうちの他の１つ（例えば、ＴＲ２）のゲートは、それに隣接する選択素子ＳＳを構成する２つの選択ＦＥＴのうちの他の１つ（例えば、ＴＲ１）のゲートと共有化されている。
但し、最も端部に位置する選択素子ＳＳは、トランジスタＴＲ１及びトランジスタＴＲ２のいずれか一方のみで構成される。
図１の三次元積層型メモリセルアレイは、図５の構成を複数有している。
即ち、図５は、図１において、第一の方向と第三の方向で形成される二次元平面内に含まれるメモリセル配列ＭＳの一例を示したものに相当する。このメモリセル配列ＭＳは、第二の方向に沿って複数配置されている。このとき、複数のメモリセル配列ＭＳ間では、ワード線櫛ＷＬcomb_ai同士、ＷＬcomb_bi同士、及び、選択ゲート線ＳＳＧj同士は、共通に接続される。反対に、ビット線ＢＬ及びグローバルビット線ＧＢＬは、メモリセル配列ＭＳ間で分離されている。
図４に戻って説明を続ける。ＷＬデコーダ２２は、ワード線選択部及びワード線ドライバを含む。ワード線選択部は、コントローラ２５から受信したＷＬアドレスに基づいてワード線ＷＬを選択する。ワード線ドライバは、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び、消去に必要な電圧を印加することができる。
ＧＢＬデコーダ２３は、グローバルビット線選択部及びグローバルビット線ドライバを含む。グローバルビット線選択部は、コントローラ２５から受信したカラムアドレスに基づいてグローバルビット線ＧＢＬを選択する。グローバルビット線ドライバは、選択グローバルビット線及び非選択グローバルビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加することができる。
セレクタデコーダ２４は、セレクタ選択部及び選択ゲート線ドライバを含む。セレクタ選択部は、コントローラ２５から受信したシートアドレスに基づいて、選択ゲート線ＳＳＧを選択する。選択ゲート線ドライバは、選択した選択ゲート線及び非選択の選択ゲート線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加することができる。
なお、「シート」とは、いずれかの選択ゲート線８によって選択されるメモリセルの集合を表す。即ち、図１において、第二の方向と第三の方向とで形成される平面内にあるメモリセルの集合がシートである。
コントローラ２５は、記憶装置２０全体の動作を制御する。また、ロウアドレスをＷＬデコーダ２２に送信し、カラムアドレス（ＧＢＬアドレス）をＧＢＬデコーダ２３に送信し、セレクタアドレスをセレクタデコーダ２４に送信することができる。
また、コントローラ２５は、データの書き込み時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するように、ＷＬデコーダ２２、ＧＢＬデコーダ２３、及び、セレクタデコーダ２４に命令することができる。
コントローラ２５は、データの読み出し時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗値を、当該メモリセルＭＣの記憶状態として検出するため、必要な電圧を印加するようにＷＬデコーダ２２、ＧＢＬデコーダ２３、及び、セレクタデコーダ２４に命令することができる。
更に、コントローラ２５は、センスアンプを備え、グローバルビット線ＧＢＬに読み出されたデータを、このセンスアンプにより、センス（増幅）することができる。
電源２６は、データの読み出し、書き込み、及び、消去に必要な所定の電圧セットを生成する。電源２６で生成された電圧は、ワード線ＷＬ及びビット線ＢＬに与えられる。
例えば、データの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差を発生させ、可変抵抗素子の抵抗状態を遷移させる。また、データの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差を発生させ、ビット線又はワード線に流れる電流を検出することができる。
図６は、記憶装置の外観の一例を示している。
半導体基板（例えば、シリコン基板）３１上には、通常用いられるプロセスによる配線層を含むＣＭＯＳ回路３２が形成される。ＣＭＯＳ回路３２上に、複数のメモリセル部３４を含む層３３が形成されている。図６の個々のメモリセル部３４は、図１のメモリセルアレイに対応し、例えば、２０ｎｍのデザインルールで配線が形成されている。また、図４のデコーダ２２〜２４及びコントローラ２５を含む、通常のメモリにおいて、周辺回路と呼ばれている部分は、図６のＣＭＯＳ回路３２に含まれている。
なお、ＣＭＯＳ回路３２は、メモリセル部３４との接続部を除き、メモリセル部３４よりも緩い、例えば、１００ｎｍデザインルールで設計／製作することができる。層３３は、ＣＭＯＳ回路３２との電気的接続部を、各メモリセル部３４の周囲に有する。これらメモリセル部３４と接続部とを単位としたブロックは、マトリックス状に配置されている。
さらに、層３３にはスルーホールが形成され、このスルーホールを介してＣＭＯＳ回路３２の入出力部と電気的な結合を有する端子を含む、本装置の入出力部３５は、例えば、層３３の端部に形成することができる。
一方、メモリセル部３４とＣＭＯＳ回路３２が、基板面に対して垂直方向に結合するため、チップ面積の増大を伴わずに、動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。
なお、装置の入出力部３５に配線引き出しパッドを形成し、パッケージ工程においてリードフレームにボンディングすることもできる。
３． 動作
上述の記憶装置の動作を説明する。
図７は、記憶装置の動作時のバイアス関係の一例を示している。図８は、メモリセルアレイの断面図の一例であり、図１における第一の方向と第三の方向で形成される面を示している。
以下の説明において、グローバルビット線ＧＢＬのうち、選択されたものをＧＢＬ_sと符号付けし、非選択のものをＧＢＬ_uと符号付けする。また、ワードＷＬのうち、選択されたものをＷＬ_sと符号付けし、非選択のものをＷＬ_uと符号付けする。更に、選択ゲート線ＳＳＧのうち、選択メモリセルＭＣが接続されたビット線ＢＬに対応する２本の選択素子ＳＳが選択され、これをＳＳＧ_s及びＳＳＧ_nと符号付けする。その他の選択ゲート線ＳＳＧは非選択とされ、これをＳＳＧ_uと符号付けする。
図３６は、メモリセルアレイのブロック構成の例を示している。図３６の右図に示すように、メモリセルアレイは複数のブロックを有している。図３６の例では、Ｎ個のブロックが第１の方向に配置され、Ｍ個のブロックが第２方向に配置されている。またグローバルビット線ＧＢＬは第２の方向に配置されている。ここで１つのブロックは図３６の中央図に示すような構成になっている。ここで、ブロックの選択は、二次元のデコードにより行うことができる。すなわち、第２の方向に並んだブロックのワード線ＷＬドライバの制御線はグローバルワード線ＧＷＬで共通に選択することができ、第１の方向に並んだブロックのワード線ＷＬドライバのソース線は、共通のソース線で選択することができる。
１つのブロックは、例えば、ｋ本のグローバルビット線ＧＢＬを有し、ｐ層のワード線層を有している。また、１つのブロックには２つのワード線櫛ＷＬcombを有している。ここで、１つのブロック、１つのワード線層、１つのグローバルビット線ＧＢＬにつきｎ／２本のワード線が接続されている。すなわち、１つのブロック、１つのワード線層、１つのグローバルビット線ＧＢＬつきｎ個のメモリセルＭＣが接続され、それぞれのメモリセルＭＣを選択するためにｎ個のシートセレクタ（選択素子）ＳＳが形成されている。ここで、１つのワード線櫛内に属する選択素子ＳＳを順次選択していく選択ループをシートセレクタループと定義する。例えば、ＷＬcomb_aに属するシートセレクタは選択素子ＳＳ０〜ＳＳｎ−１である。同様にＷＬcomb_bに属するシートセレクタは選択素子ＳＳｎ−１、ＳＳ０〜ＳＳｎ−２になる。すなわち、ワード線ＷＬcomb_aを選択し、選択素子ＳＳをＳＳ０〜ＳＳｎ−１と順に選択した場合、メモリセルc2、c3、c6、c7、・・・c2n-2、c2n-1のメモリセルが選択されることになる。また、ワード線ＷＬcomb_bを選択し、選択素子ＳＳをＳＳｎ−１、ＳＳ０〜ＳＳｎ−２と順に選択した場合、メモリセルc0、c1、c4、c5、・・・c2n-4、c2n-3のメモリセルが選択されることになる。
３．１ リセット動作
次に、メモリセルに情報を記憶する書き込み動作を説明する。
書き込み動作時には、ＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_sに書き込み電圧Ｖw（＞０Ｖ）を印加し、非選択グローバルビット線ＧＢＬ_uにＶwf、例えば、書き込み電圧の半分（Ｖw／２）を印加する。
また、ＷＬデコーダ２２は、選択ワード線ＷＬ_sに０Ｖを印加し、非選択ワード線ＷＬ_uにＶwf、例えば、（Ｖw／２）を印加する。
更に、セレクタデコーダ２４は、２本の選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に書き込みゲート電圧Ｖg_w（＞０Ｖ）を印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。
この結果、選択ビット線ＢＬに接続された選択素子ＳＳでは、２本の選択ゲート線ＳＳＧ_s及びＳＳＧ_nによってチャネルが形成され、ＧＢＬ_sから選択メモリセルＭＣに対して書き込み電圧Ｖwが転送される。他方、ＷＬ_sからは選択メモリセルＭＣに対して０Ｖが転送される。
このように、メモリセルＭＣの可変抵抗素子の両端にＶwの電位差が与えられることで、メモリセルＭＣの抵抗状態が高抵抗状態になる。その結果、メモリセルにデータが書き込まれることになる。
３．２ セット動作
次に、メモリセルに保持された情報の消去動作について、引き続き、図７及び図８を用いて説明する。
消去動作時には、素子がバイポーラ動作することを考慮して、ＷＬデコーダ２２は、選択ワード線ＷＬ_sに対して、Ｖes＋Ｖof、例えば、消去電圧Ｖe（＝Ｖes）にオフセット電圧Vof（＝１Ｖ）を加えた電圧（Ｖe＋１）を印加し、非選択ワード線ＷＬ_uには、Ｖef＋Ｖof、例えば、消去電圧Ｖeの半分（＝Ｖef ）にオフセット電圧Ｖof を加えた電圧（(Ｖe／２)＋１）を印加する。
また、ＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_sにオフセット電圧１Ｖを印加し、非選択グローバルビット線ＧＢＬ_uには、Ｖef＋Ｖof、例えば、（(Ｖe／２)＋１）を印加する。
更に、セレクタデコーダ２４は、選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に消去ゲート電圧Ｖg_eを印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。
この結果、書き込み時で説明したのと同じように電圧Ｖeが選択メモリセルＭＣに転送される。そして可変抵抗素子の両端にＶeの電位差が与えられることで、メモリセルＭＣの抵抗状態が低抵抗状態となる。その結果、メモリセルＭＣのデータが消去される。
ここで、グローバルビット線とワード線に約１ＶのオフセットＶofが入れてある理由は、後述する選択素子の特性上、選択グローバルビット線ＧＢＬ_sの電位を非選択の選択ゲート線ＳＳＧ_uよりも１Ｖ程度低高い値に設定することにより、非選択メモリセルへのリーク電流を大幅に削減することが可能であり、回路の所要面積が比較的大きくなる負電圧回路を回避して所定の電位差を設けるためには、グローバルビット線とワード線の電圧全体をかさ上げする手法が有効なためである。
３．３ 読み出し動作
次に、メモリセルからの情報の読み出し動作について、引き続き、図７及び図８を用いて説明する。
読み出し動作時には、ＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_s及び非選択グローバルビット線ＧＢＬ_uに対して、読み出し電圧Ｖrにオフセット電圧Ｖoを加えた電圧（Ｖr＋Ｖo）を印加する。
また、ＷＬデコーダ２２は、選択ワード線ＷＬ_sに対してオフセット電圧Ｖoを印加し、非選択ワード線ＷＬ_uに（Ｖr＋Ｖo）を印加する。
更に、セレクタデコーダ２４は、選択ゲート線ＳＳＧ_s及びＳＳＧ_nの一方に読み出しゲート電圧Ｖg_rを、他方に０Ｖを印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。
この結果、書き込み時で説明したのと同じように電圧Ｖrが選択されたビット線ＢＬを介して選択メモリセルＭＣに転送される。ここで、選択メモリセルＭＣの抵抗状態（ＨＲＳかＬＲＳ）により選択メモリセルＭＣに流れる電流が異なる。例えば、この電流値を選択されたグローバルビット線ＧＢＬ_sに接続されたセンスアンプで検知することにより、選択メモリセルＭＣに記憶されたデータを判別する。
なお、通常、選択ワード線ＷＬ_sは、１つのメモリセルアレイにつき１本のみ選択するが、選択グローバルビット線ＧＢＬ_sは、複数本を同時に選択することができる。これにより、同時に、書き込み・消去・読み出しを行うことのできるビット数が増えるので、バンド幅を向上させることが可能となる。
４． 選択素子の経時変化
選択素子ＳＳの経時変化について説明する。
選択素子ＳＳは、ＦＥＴ構造となっており、チャネル幅がＦの極めて狭い領域をチャネルとして利用している。このため、セル駆動に必要な電流を確保するためには、比較的大きなソース・ドレイン間電圧となるバイアス条件を用いる必要があり、いわゆるホットキャリアの生成確率が比較的高い状況となる。
同時に、選択素子ＳＳは、いわゆるＳＯＩ素子と同様に、ホットキャリアが基板に逃げることの無い構造である。また、ゲート酸化膜が通常の平面型ＭＯＳＦＥＴと比較すると欠陥密度の高い膜となる場合が多い。このため、ホットキャリアがゲート酸化膜にトラップされやすく、ＯＮ電流減少またはＯＦＦ電流増加等の長期的特性変動が顕著となる可能性がある。
そこで、以下では、この長期的特性変動による信頼性低下の発生を回避することを目的とし、選択素子ＳＳの回復処理を設けることにより、前記現象の解消を図る。以下、本実施形態に関して説明する。具体的には、ゲート電圧が高い条件において取り込まれ易いキャリアと、ゲート電圧が低い条件において取り込まれ易いキャリアの極性が反転することを利用して、ゲート酸化膜中のトラップされたキャリアを中和、またはデトラップする。
例えば、以下の実施例の記憶装置の共通の特徴は、第一の方向に延びる第一の導電線と、第一の方向と交差する第二の方向に延びる第二の導電線と、第一及び第二の方向に交差する第三の方向に延びる複数の第三の導電線と、第二の導電線及び複数の第三の導電線間にそれぞれ接続される複数の抵抗変化素子と、第三の導電線の一端及び第一の導電線間に接続される半導体層と、半導体層をチャネルとして使用し、選択ゲート電極を有する選択ＦＥＴと、複数の抵抗変化素子のうちの少なくとも１つの書き込み／消去を実行し、書き込み／消去後に、第一の導電線を第一の電位にし、選択ゲート電極を第二の電位にし、1つの第三の導電線に抵抗変化素子を介して接続される複数の第二の導電線の全てを第三の電位にし、第一の電位と第三の電位の少なくとも一方を第二の電位よりも高くすることにより、選択ＦＥＴの閾値変動を調整する回復動作を実行する制御回路と、を備える点にある。
また、例えば、第一及び第三の電位は、互いに異なり、回復動作は、選択ＦＥＴに電流（例えば、パンチスルー電流）を流すことにより実行される。ここで、電流の向きは、書き込み／消去時に選択ＦＥＴに流れる電流の向きと同じである。
また、例えば、第一及び第三の電位は、互いに等しく、回復動作は、選択ＦＥＴのゲート絶縁層に電界を印加することにより実行してもよい。
さらに、第一の電位は、書き込み／消去時の第一の導電線の電位に等しく、第二の電位は、書き込み／消去時の選択ゲート電極の電位よりも小さく、第三の電位は、書き込み／消去時の、複数の第二の導電線のうち選択された導電線及び非選択の複数の導電線の各々の電位とはそれぞれ異なるのが、それぞれ望ましい。
なお、第二の電位は、例えば、接地電位である。
また、第一及び第三の電位の電位差は、例えば、書き込み／消去時の、第一の導電線の電位と複数の第二の導電線のうち非選択の複数の導電線の各々の電位との電位差よりも大きい。制御回路は、第一の導電線に接続される電流検出回路の出力値に基づいて回復動作の条件を変更するように構成されるのが望ましい。
４．１ 第一の実施例
図９は、第一の実施例に係わる選択素子の回復動作を示すフローチャートの一例である。図１０は、図９のループでＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示し、図１１は、図９のループでＲＥＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示している。
制御回路２５は、全てのグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬに非選択電圧（例えば、３．０Ｖ）を印加し、スタンバイ状態にする。次に、制御回路２５は、ワード線グループを選択するＧＷＬアドレスを設定する。制御回路２５は、例えば、選択グローバルワード線を選択グローバルワード線電圧（例えば、６．５Ｖ）に設定する（ステップＳＴ１）。なお、選択グローバルワード線以外は非選択電圧を維持する。
次に、制御回路２５は、選択グローバルビット線となるＧＢＬアドレスを設定する。制御回路２５は、例えば、選択グローバルビット線を選択グローバルビット線電圧（例えば、０．８Ｖ）に設定する（ステップＳＴ２）。複数の選択グローバルビット線を同時に選択して並列動作を行うことで高速化を図ることも可能である。
次に、制御回路２５は、選択ワード線となるＷＬアドレスを設定する。制御回路２５は、例えば、選択ワード線を選択ワード線電圧（４．０Ｖ）に設定すると共に、選択ワード線以外の非選択ワード線を非選択電圧（非選択ワード線電圧）として例えば、３．０Ｖに設定する（ステップＳＴ３）。
次に、制御回路２５は、選択するビット線のアドレスに従い、選択素子ＳＳのゲート電圧を設定する（ステップＳＴ４）。本例では、選択素子ＳＳ０が選択され、制御回路２５は、選択素子ＳＳ０の両方のゲート電極ＳＳＧ_０、ＳＳＧ_１に、例えば、選択電圧３．０Ｖを印加する。また、制御回路２５は、選択しない選択素子ＳＳのゲート電極には０Ｖを印加する。なお、選択素子ＳＳ０とゲート電極を共有する選択素子ＳＳ１の一方のゲート電極は３．０Ｖが印加されているので、制御回路２５は他方のゲート電極のみ０Ｖを印加する。
また、制御回路２５は、選択素子ＳＳのゲート電極にＳＥＴ／ＲＥＳＥＴ時間に相当するパルス長の電圧を印加することで、選択セルのＳＥＴ／ＲＥＳＥＴを行う（ステップＳＴ５）。さらに、制御回路２５は、ステップＳＴ４〜ＳＴ６を、シートセレクタループ内で繰り返し、選択ワード線内のＳＥＴ／ＲＥＳＥＴを完了させる（ステップＳＴ６）。
その結果、図３６の左図のメモリセルc2、c3・・・c2n-1が順に選択されることになり、１つのシートセレクタループ内の動作が完了する。なお、ゲート電極ＳＳＧ_０等はステップＳＴ４〜ＳＴ６の間、選択電圧を維持している必要はなく、ＳＥＴ／ＲＥＳＥＴ動作に応じて与えられる電圧が変動しても良い。
以上のステップにより選択素子ＳＳの特性変動（例えば、閾値シフト）が発生する可能性があるため、選択素子ＳＳの回復動作を行う。
まず、制御回路２５は、選択ワード線グループ（ＧＷＬアドレス）のシートセレクタを非選択電圧に設定したまま、グループ内の全てのワード線を、ＳＥＴ処理中の場合にはＳＥＴ回復電圧に、ＲＥＳＥＴ処理中の場合にはＲＥＳＥＴ回復電圧に設定し、所定時間の補償パルス（例えば、４．１Ｖ）を印加する（ステップＳＴ７）。
Ｓｅｔパルス印加から補償パルス印加の間において、配線遅延時間の長い、グローバルワード線とグローバルビット線の電位を保ったままとすることができるので、処理時間を短くすることが可能である。
これら一連の処理を、他方のシートセレクタループ、ＷＬ層のループ、ページ範囲のグローバルビット線のループで繰り返す（ステップＳＴ８、９）。また、最後にページ内のデータが所望のデータと一致していることを確認した後に、ＳＥＴ／ＲＥＳＥＴ動作を完了させる（ステップＳＴ１０〜ＳＴ１１）。例えば、読み出しデータが書き込み予定データと一致していないときは、不一致のデータに関して、再度、制御回路２５はステップＳＴ２〜ＳＴ１０のループを繰り返す。
なお、本実施例では、ファイルメモリとして、ページ単位のデータのＳＥＴ／ＲＥＳＥＴを説明したが、セグメント単位、ビット単位などの他のデータ単位でも構わない。
より具体的な電圧の設定値と、選択素子ＳＳの特性変動を回復する原理について、図１９乃至図２３の解説図を用いて説明する。
図１９は、ＳＥＴ動作時のバイアス例を示している。また、図２０は、ＳＥＴ後の回復動作のバイアス例を示している。
まず、図１９に示すように、選択セル（Selected cell）をＳＥＴする場合、例えば、選択グローバルビット線の電圧を０．８Ｖとし、非選択グローバルビット線の電圧を３Ｖとし、選択ワード線の電圧を４Ｖとし、非選択ワード線の電圧を３Ｖとし、シートセレクタゲート電圧を３Ｖとすることにより、選択セルに所定のＳＥＴ時間長のパルスを印加する。
このときの選択素子の状態を模式図として拡大して示すと、図１９の右図のようになる。但し、この模式図では、便宜上、図１９の左図の電圧の全てを０．８Ｖ下げることにより、ソース電圧が０Ｖとなるようにしている。
この場合、選択素子のドレイン電圧が比較的大きい１．２Ｖとなるため、ドレイン端の電界によりインパクトイオン化によるホットキャリアが発生し（Note(1)）、これにより発生した電子は、電圧の大きなゲート電極に引き寄せられるため、ドレイン近傍のゲート酸化膜内に取り込まれ易くなる（Note(2)）。このため、長期間の使用により電子がゲート酸化膜内に蓄積されると、ＯＮ電流の減少が顕著となる等の現象が発生する。
なお、ホールは、ドレイン端の電界により、選択素子のソース側に移動した後に、粒界面等で消滅する（Note(3)）。
そこで、図２０に示すように、ＳＥＴ後の回復動作では、例えば、選択グローバルビット線の電圧を０．８Ｖとし、非選択グローバルビット線の電圧を３Ｖとし、シートセレクタゲート電圧を０Ｖとし、ワード線グループの全ワード線の電圧を４．１Ｖに設定することにより、所定時間のパルスを印加する。これにより選択グローバルビット線上の、選択ワード線櫛に属するビット線に接続された選択素子の全てに同時に回復処理を施すことができる。
このときの選択素子の状態を模式図として拡大して示すと、図２０の右図のようになる。但し、この模式図では、便宜上、図２０の左図の電圧の全てを０．８Ｖ下げることにより、ソース電圧が０Ｖとなるようにしている。
この場合、選択素子のゲート電圧が低いが、ドレイン電圧が２．６Ｖと大きくなっているため、インパクトイオン化により、選択素子に十分なパンチスルー電流が流れる。結果として、ドレイン端においてホットキャリアが発生する（Note(1)）。
しかし、回復動作では、ＳＥＴ動作と異なり、選択素子のゲート電圧が低いため、電子ではなく、ホールがゲート電界によりゲートに引き寄せられる。このため、ホールがドレイン近傍のゲート酸化膜に取り込まれ易い。従って、ＳＥＴ動作で蓄積される電子と、回復動作で蓄積されるホールが中和（対消滅）するように、回復処理のパルス時間を調整することで、信頼性低下を回避することが可能となる。
なお、この回復処理において、特定のワード線のみでなく、ワード線グループの全ワード線の電位を４．１Ｖに設定したのは、回復処理の際に流れる電流を並列セルで分散させることにより、メモリセルへの誤書き込み・誤消去を防止すると共に、セル及びワード線における電圧降下を小さくすることで、選択素子（ＦＥＴ）のソース・ドレイン間電圧を高くし、低ゲート電圧でも十分なパンチスルー電流が得られるようにするためである（Note(2)）。
図２１は、ＲＥＳＥＴ動作時のバイアス例を示している。また、図２２は、ＲＥＳＥＴ後の回復動作のバイアス例を示している。
本例では、抵抗変化素子がバイポーラ動作することに対応して、ＳＥＴの場合と電流方向が反転するＲＥＳＥＴ動作の例を説明する。
まず、図２１に示すように、選択セルをＲＥＳＥＴする場合、例えば、選択グローバルビット線の電圧を３．４Ｖとし、非選択グローバルビット線の電圧を１Ｖとし、選択ワード線の電圧を０Ｖとし、非選択ワード線の電圧を１Ｖとし、シートセレクタゲート電圧を４．５Ｖとすることにより、所定のＲＥＳＥＴ時間長のパルスを印加する。
このときの選択素子の状態を模式図として拡大して示すと、図２１の右図のようになる。但し、この模式図では、便宜上、図２１の左図の電圧の全てを２．０Ｖ下げることにより、ソース電圧が０Ｖとなるようにしている。
この場合、ＲＥＳＥＴ動作の方がＳＥＴ動作よりも抵抗変化材の必要とする電流が大きいため、ドレイン電圧は、ＳＥＴ時よりもやや大きい１．４Ｖとなっている。従って、ＳＥＴ時と同様に、ドレイン端の電界でインパクトイオン化によるホットキャリアが発生し（Note(1)）、これにより発生した電子は、電圧の大きなゲートに引き寄せられるため、ドレイン近傍のゲート酸化膜内に取り込まれ易くなる（Note(2)）。このため、長期間の使用により電子がゲート酸化膜内に蓄積されると、ＯＮ電流の減少が顕著となる等の現象が発生する。
なお、ホールは、ドレイン端の電界により、選択素子のソース側に移動した後に、粒界面等で消滅する（Note(3)）。
そこで、図２２に示すように、ＲＥＳＥＴ後の回復動作では、例えば、選択グローバルビット線の電圧を３．４Ｖとし、非選択グローバルビット線の電圧を１Ｖとし、シートセレクタゲート電圧を０Ｖとし、ワード線グループの全ワード線の電圧を０．１Ｖに設定することにより、所定時間のパルスを印加する。これにより選択グローバルビット線上の、選択ワード線櫛に属するビット線に接続された選択素子の全てに同時に回復処理を施すことができる。
このときの選択素子の状態を模式図として拡大して示すと、図２２の右図のようになる。但し、この模式図では、便宜上、図２２の左図の電圧の全てを０．８Ｖ下げることにより、ソース電圧が０Ｖとなるようにしている。
この場合、選択素子のゲート電圧が低いが、ドレイン電圧が２．６Ｖと大きくなっているため、インパクトイオン化により、選択素子に十分なパンチスルー電流が流れる。結果として、ドレイン端においてホットキャリアが発生する（Note(1)）。
しかし、回復動作では、ＲＥＳＥＴ動作と異なり、選択素子のゲート電圧が低いため、電子ではなく、ホールがゲート電界によりゲートに引き寄せられる。このため、ホールがドレイン近傍のゲート酸化膜に取り込まれ易い。従って、ＲＥＳＥＴ動作で蓄積される電子と、回復動作で蓄積されるホールが中和（対消滅）するように、回復処理のパルス時間を調整することで、信頼性低下を回避することが可能となる。
なお、この回復動作において、特定のワード線のみでなく、ワード線グループの全ワード線の電位を０．１Ｖに設定したのは、回復動作の際に流れる電流を並列セルで分散させることにより、メモリセルへの誤書き込み・誤消去を防止すると共に、セル及びワード線における電圧降下を小さくすることで、選択素子（ＦＥＴ）のソース・ドレイン間電圧を高くし、低ゲート電圧でも十分なパンチスルー電流が得られるようにするためである（Note(2)）。
ここで、ホットキャリアの蓄積されやすい場所が、図１９及び図２０のＳＥＴ動作のときは、選択素子（ＦＥＴ）のビット線側のゲート酸化膜の端部となる。一方、図２１及び図２２のＲＥＳＥＴ動作のときは、選択素子（ＦＥＴ）のグローバルビット線側のゲート酸化膜の端部となる。これに対応して、ＳＥＴ動作の場合とＲＥＳＥＴの場合とで、異なる回復処理が用いられていることが、本例の特徴の一つとなっている。
図２３は、ＳＥＴ／ＲＥＳＥＴ後の回復動作の別のバイアス例を示している。
図１９乃至図２２の例は、インパクトイオン化により生成されるホールにより、ゲート酸化膜に蓄積された電子（閾値シフトの原因）の中和を行うという点、即ち、回復動作において選択素子にパンチスルー電流を流し、且つ、パンチスルー電流の向きとＳＥＴ／ＲＥＳＥＴ時に選択素子に流す電流の向きとが同じである点に特徴を有する。
これに対し本例では、高電界により選択素子のゲート酸化膜内にトラップされた電子を引き抜く回復動作を説明する。
同図に示すように、ＳＥＴ／ＲＥＳＥＴ後の回復動作では、例えば、選択グローバルビット線の電圧を６．０Ｖとし、非選択グローバルビット線の電圧を４Ｖとし、シートセレクタゲート電圧を０Ｖとし、ワード線グループの全ワード線の電圧を６．０Ｖに設定する。これにより選択グローバルビット線上の、選択ワード線櫛に属するビット線に接続された選択素子の全てに同時に回復処理を施すことができる。
このときの選択素子の状態を模式図として拡大して示すと、図２３の右図のようになる。但し、この模式図では、便宜上、図２３の左図の電圧の全てを６．０Ｖ下げることにより、ソース／ドレイン電圧が０Ｖとなるようにしている。
この場合、選択素子のゲート電圧がマイナスであるが、ソース／ドレイン電圧が０Ｖであるため、ゲート酸化膜中の電子は、強いゲート電界によりソース／ドレインに排出される。従って、ＳＥＴ／ＲＥＳＥＴ動作で蓄積される電子と、回復動作で排出される電子がほぼ同量となるように、回復処理の時間を調整することで、信頼性低下を回避することが可能となる。
なお、この回復処理において、特定のワード線のみでなく、ワード線グループの全ワード線の電位を６．０Ｖに設定したのは、セル及びワード線における電圧降下を小さくすることで、選択素子（ＦＥＴ）のソース・ドレイン間電圧を等しくするためである。
５．２ 第二の実施例
図１２は、第二の実施例に係わる選択素子の回復動作を示すフローチャートの一例である。図１３は、図１２のループでＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示し、図１４は、図１２のループでＲＥＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示している。
本例は、回復処理（閾値シフトの中和）のための補償パルスの印加と、ＳＥＴ／ＲＥＳＥＴパルスの印加とを、第一の実施例と逆にした点に特徴を有する。
制御回路２５は、全てのグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬに非選択電圧（例えば、３．０Ｖ）を印加し、スタンバイ状態にする。次に、制御回路２５は、ワード線グループを選択するＧＷＬアドレスを設定する。制御回路２５は、例えば、選択グローバルワード線に選択グローバルワード線電圧（例えば、６．５Ｖ）に設定する（ステップＳＴ１）。なお、選択グローバルワード線以外は非選択電圧を維持する。
次に、制御回路２５は、選択グローバルビット線となるＧＢＬアドレスを設定する。制御回路２５は、例えば、選択グローバルビット線に選択グローバルビット線電圧（例えば、０．８Ｖ）に設定する（ステップＳＴ２）。複数の選択グローバルビット線を同時に選択して並列動作を行うことで高速化を図ることも可能である。
次に、制御回路２５は、ＳＥＴ／ＲＥＳＥＴ動作により発生する選択素子ＳＳの特性変動（例えば、閾値シフトの回復動作）を行う。
まず、制御回路２５は、選択ワード線グループ（ＧＷＬアドレス）のシートセレクタゲートを非選択電圧に設定したまま、グループ内の全てのワード線を、ＳＥＴ処理中の場合にはＳＥＴ回復電圧に、ＲＥＳＥＴ処理中の場合にはＲＥＳＥＴ回復電圧に設定し、所定時間の補償パルス（例えば、４．１Ｖ）を印加する（ステップＳＴ３）。
補償パルス印加とＳｅｔパルス印加の間において、配線遅延時間の長いグローバルワード線とグローバルビット線の電位を保ったままにすることができるので、処理時間を短くすることが可能である。
次に、制御回路２５は、選択ワード線となるＷＬアドレスを設定する。制御回路２５は、例えば、選択ワード線に選択ワード線電圧（４．０Ｖ）に設定すると共に、選択ワード線以外の非選択ワード線に非選択電圧（非選択ワード線電圧）として例えば、３．０Ｖに設定する（ステップＳＴ４）。
次に、制御回路２５は、選択するビット線のアドレスに従い、選択素子ＳＳのゲート電圧を設定する（ステップＳＴ５）。本例では、選択素子ＳＳ０が選択され、制御回路２５は、選択素子ＳＳ０の両方のゲート電極ＳＳＧ_０、ＳＳＧ_１に、例えば、選択電圧３．０Ｖを印加する。また、制御回路２５は、選択しない選択素子ＳＳのゲート電極には０Ｖを印加する。なお、選択素子ＳＳ０とゲート電極を共有する選択素子ＳＳ１の一方のゲート電極は３．０Ｖが印加されているので、制御回路２５は他方のゲート電極のみ０Ｖを印加する。
また、制御回路２５は、選択素子ＳＳのゲート電極にＳＥＴ／ＲＥＳＥＴ時間に相当するパルス長の電圧を印加することで、選択セルのＳＥＴ／ＲＥＳＥＴを行う（ステップＳＴ６）。さらに、制御回路２５は、ステップＳＴ５〜ＳＴ７を、シートセレクタループ内で繰り返し、選択ワード線内のＳＥＴ／ＲＥＳＥＴを完了させる（ステップＳＴ７）。
その結果、図３６の左図のメモリセルc2、c3・・・c2n-１が順に選択されることになり、１つのシートセレクタループ内の動作が完了する。なお、ゲート電極ＳＳＧ_０等はステップＳＴ５〜ＳＴ７の間選択電圧を維持している必要はなく、ＳＥＴ／ＲＥＳＥＴ動作に応じて変動しても良い。
これら一連の処理を、他方のシートセレクタループ、ＷＬ層のループ、ページ範囲のグローバルビット線のループで繰り返す（ステップＳＴ８、９）。また、最後にページ内のデータが所望のデータと一致していることを確認した後に、ＳＥＴ／ＲＥＳＥＴ動作を完了させる（ステップＳＴ１０〜ＳＴ１１）。例えば、読み出しデータが書き込み予定データと一致していないときは、不一致のデータに関して、再度、制御回路２５はステップＳＴ２〜ＳＴ１０のループを繰り返す。
なお、本実施例では、ファイルメモリとして、ページ単位のデータのＳＥＴ／ＲＥＳＥＴを説明したが、セグメント単位、ビット単位などの他のデータ単位でも構わない。
より具体的な電圧の設定値と、選択素子ＳＳの特性変動を回復する原理については、既に、図１９乃至図２３の解説図を用いて第一の実施例で説明したので、ここでの説明を省略する。第二の実施例では、セット／リセット動作の前に選択素子ＳＳの回復動作を行う。その結果、選択素子ＳＳの特性を回復させてからセット／リセット動作を行うため、正確にセット／リセット動作を行うことができる。
５．３ 第三の実施例
図１５は、第三の実施例に係わる選択素子の回復動作を示すフローチャートの一例である。図１６は、図１５のループでＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示し、図１７は、図１５のループでＲＥＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示している。
本例は、回復処理を行うための補償パルスの印加を、ワード線グループ内のＳＥＴ／ＲＥＳＥＴが完了したか否かを確認するループの外側に配置する点に特徴を有する。これは、選択ＦＥＴの特性変化が発生しにくい、若しくは、選択ＦＥＴの特性が変化してもＳＥＴ／ＲＥＳＥＴ動作の書き込みマージンが大きいため、回復処理を頻繁に行う必要の無い場合に有効である。その結果、回復処理の時間を削減することで、ＳＥＴ／ＲＥＳＥＴの所要時間を削減することが可能となる。
制御回路２５は、全てのグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬに非選択電圧（例えば、３．０Ｖ）を印加し、スタンバイ状態にする。次に、制御回路２５は、ワード線グループを選択するＧＷＬアドレスを設定する。制御回路２５は、例えば、選択グローバルワード線を選択グローバルワード線電圧（例えば、６．５Ｖ）に設定する（ステップＳＴ１）。なお、選択グローバルワード線以外は非選択電圧を維持する。
次に、制御回路２５は、選択グローバルビット線となるＧＢＬアドレスを設定する。制御回路２５は、例えば、選択グローバルビット線を選択グローバルビット線電圧（例えば、０．８Ｖ）に設定する（ステップＳＴ２）。複数のグローバルビット線を同時に選択して並列動作を行うことで高速化を図ることも可能である。
次に、制御回路２５は、選択ワード線となるＷＬアドレスを設定する。制御回路２５は、例えば、選択ワード線を選択ワード線電圧（４．０Ｖ）に設定すると共に、選択ワード線以外の非選択ワード線を非選択電圧（非選択ワード線電圧）として例えば、３．０Ｖに設定する（ステップＳＴ３）。
次に、制御回路２５は、選択するビット線のアドレスに従い、選択素子ＳＳのゲート電圧を設定する（ステップＳＴ４）。本例では、選択素子ＳＳ０が選択され、制御回路２５は、選択素子ＳＳ０の両方のゲート電極ＳＳＧ_０、ＳＳＧ_１に、例えば、選択電圧３．０Ｖを印加する。また、制御回路２５は、選択しない選択素子ＳＳのゲート電極には０Ｖを印加する。なお、選択素子ＳＳ０とゲート電極を共有する選択素子ＳＳ１の一方のゲート電極は３．０Ｖが印加されているので、制御回路２５は他方のゲート電極のみ０Ｖを印加する。
また、制御回路２５は、選択素子ＳＳのゲート電極にＳＥＴ／ＲＥＳＥＴ時間に相当するパルス長の電圧を印加することで、選択セルのＳＥＴ／ＲＥＳＥＴを行う（ステップＳＴ５）。さらに、制御回路２５は、ステップＳＴ４〜ＳＴ６を、シートセレクタループ内で繰り返し、選択ワード線内のＳＥＴ／ＲＥＳＥＴを完了させる（ステップＳＴ６）。
その結果、図３６の左図のメモリセルc2、c3・・・c2n-1が順に選択されることになり、１つのシートセレクタループ内の動作が完了する。なお、ゲート電極ＳＳＧ_０等はステップＳＴ４〜ＳＴ６の間選択電圧を維持している必要はなく、ＳＥＴ／ＲＥＳＥＴ動作に応じて変動しても良い。
これら一連の処理を、他方のシートセレクタループ、ＷＬ層のループで繰り返す（ステップＳＴ７）。
以上のステップにより選択素子ＳＳの特性変動（例えば、閾値シフト）が発生する場合があるため、選択素子ＳＳの回復動作を行う。
まず、制御回路２５は、選択ワード線グループ（ＧＷＬアドレス）のシートセレクタを非選択電圧に設定したまま、グループ内の全てのワード線を、ＳＥＴ処理中の場合にはＳＥＴ回復電圧に、ＲＥＳＥＴ処理中の場合にはＲＥＳＥＴ回復電圧に設定し、所定時間の補償パルス（例えば、４．１Ｖ）を印加する（ステップＳＴ８）。
Ｓｅｔパルス印加から補償パルス印加の間において、配線遅延時間の長い、グローバルワード線とグローバルビット線の電位を保ったままとすることができるので、処理時間を短くすることが可能である。
また、これら一連の処理を、ページ範囲内のグローバルビット線のループで繰り返し（ステップＳＴ９）、最後にページ内のデータが所望のデータと一致していることを確認（ステップＳＴ１０）した後に、ＳＥＴ／ＲＥＳＥＴ動作を完了させる（ステップＳＴ１１）。また、読み出しデータが書き込み予定データと一致していないときは、不一致のデータに関して、再度、制御回路２５はステップＳＴ２〜ＳＴ１０のループを繰り返す。
なお、本実施例では、ファイルメモリとして、ページ単位のデータのＳＥＴ／ＲＥＳＥＴを説明したが、セグメント単位、ビット単位などの他のデータ単位でも構わない。
より具体的な電圧の設定値と、選択素子ＳＳの特性変動を回復する原理については、既に、図１９乃至図２３の解説図を用いて第一の実施例で説明したので、ここでの説明を省略する。
本実施例では、選択素子ＳＳの特性変動（例えば、閾値シフト）の調整を、ワード線グループ内のＳＥＴ／ＲＥＳＥＴ動作が完了した後に、グループ内の全てのワード線ＷＬに対して一括して行っている。その結果、処理時間を短くすることが可能である。
５．４ 第四の実施例
図１８は、第四の実施例に係わる選択素子の回復動作を示すフローチャートの一例である。図３７は、図１８のループでＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示す。図３８は、図１８のループでＲＥＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示す。
本例は、回復処理を行うための補償パルスの印加のループを、グローバルビット線のループ（ＳＥＴ／ＲＥＳＥＴのループ）とは独立に設けた点に特徴を有する。
制御回路２５は、全てのグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬに非選択電圧（例えば、３．０Ｖ）を印加し、スタンバイ状態にする。次に、制御回路２５は、ワード線グループを選択するＧＷＬアドレスを設定する。制御回路２５は、例えば、選択グローバルワード線を選択グローバルワード線電圧（例えば、６．５Ｖ）に設定する（ステップＳＴ１）。なお、選択グローバルワード線以外は非選択電圧を維持する。
次に、制御回路２５は、選択グローバルビット線となるＧＢＬアドレスを設定する。制御回路２５は、例えば、選択グローバルビット線を選択グローバルビット線電圧（例えば、０．８Ｖ）に設定する（ステップＳＴ２）。複数の選択グローバルビット線を同時に選択して並列動作を行うことで高速化を図ることも可能である。
次に、制御回路２５は、選択ワード線となるＷＬアドレスを設定する。制御回路２５は、例えば、選択ワード線を選択ワード線電圧（４．０Ｖ）に設定すると共に、選択ワード線以外の非選択ワード線を非選択電圧（非選択ワード線電圧）として例えば、３．０Ｖに設定する（ステップＳＴ３）。
次に、制御回路２５は、選択するビット線のアドレスに従い、選択素子ＳＳのゲート電圧を設定する（ステップＳＴ４）。本例では、選択素子ＳＳ０が選択され、制御回路２５は、選択素子ＳＳ０の両方のゲート電極ＳＳＧ_０、ＳＳＧ_１に、例えば、選択電圧３．０Ｖを印加する。また、制御回路２５は、選択しない選択素子ＳＳのゲート電極には０Ｖを印加する。なお、選択素子ＳＳ０とゲート電極を共有する選択素子ＳＳ１の一方のゲート電極は３．０Ｖが印加されているので、制御回路２５は他方のゲート電極のみ０Ｖを印加する。
また、制御回路２５は、選択素子ＳＳのゲート電極にＳＥＴ／ＲＥＳＥＴ時間に相当するパルス長を有する電圧を印加することで、選択セルのＳＥＴ／ＲＥＳＥＴを行う（ステップＳＴ５）。さらに、制御回路２５は、ステップＳＴ４〜ＳＴ６を、シートセレクループ内で繰り返し、選択ワード線内のＳＥＴ／ＲＥＳＥＴを完了させる（ステップＳＴ６）。
その結果、図３６の左図のメモリセルc2、c3・・・c2n-１が順に選択されることになり、１つのシートセレクタループ内の動作が完了する。なお、ゲート電極ＳＳＧ_０等はステップＳＴ４〜ＳＴ６の間選択電圧を維持している必要はなく、ＳＥＴ／ＲＥＳＥＴ動作に応じて変動しても良い。
これら一連の処理を、他方のシートセレクタループ、ＷＬ層のループ、ページ範囲のグローバルビット線のループで繰り返す（ステップＳＴ７、ＳＴ８）。
以上のステップに後に選択素子ＳＳの特性変動（例えば、閾値シフト）が発生する場合があるため、選択素子ＳＳの回復動作を行う。
まず、制御回路２５は、選択ワード線グループ（ＧＷＬアドレス）のシートセレクタを非選択電圧に設定したまま、グループ内の全てのワード線を、ＳＥＴ処理中の場合にはＳＥＴ回復電圧に、ＲＥＳＥＴ処理中の場合にはＲＥＳＥＴ回復電圧に設定し、所定時間の補償パルス（例えば、４．１Ｖ）を印加する（ステップＳＴ９）。
また、ページ内データの確認のための読み出し動作（ステップＳＴ１１）の前に、例えば、グローバルビット線に接続される電流検出回路を用いて、グローバルビット線に流れる電流をモニターすることで、回復処理が完了しているか否かを確認する（ステップＳＴ１０−１）。そして、回復処理（閾値シフトの中和）が不足しているときは、補償パルスの印加を再び行い、選択ＦＥＴの特性変動の回復を完全にする。そして、これら一連の処理を、ページ範囲のグローバルビット線のループで繰り返す（ステップＳＴ１０−２）。
また、最後にページ内のデータが所望のデータと一致していることを確認した後に、ＳＥＴ／ＲＥＳＥＴ動作を完了させる（ステップＳＴ１１〜ＳＴ１２）。例えば、読み出しデータが書き込み予定データと一致していないときは、不一致のデータに関して、再度、制御回路２５はステップＳＴ２〜ＳＴ１１のループを繰り返す。
より具体的な電圧の設定値と、選択素子ＳＳの特性変動を中和する回復原理については、既に、図１９乃至図２３の解説図を用いて第一の実施例で説明したので、ここでの説明を省略する。
本実施例では、選択素子ＳＳの特性変動（例えば、閾値シフト）の調整を、選択素子ＳＳの特性変動が最も顕著に現れる読み出し処理（ページ内データ確認、ステップＳＴ１１）の直前に行うので（最後の補償パルス印加後、読み出し処理までの間に、ＳＥＴ／ＲＥＳＥＴパルスの印加が無い）、特性変動の影響をより小さくすることが可能となる。
６． 製造方法
次に、上述の実施例に係わる記憶装置の製造方法を説明する。
図２４乃至図３５は、記憶装置の製造方法の各工程を示している。
まず、例えば、シリコン基板上に、ＲｅＲＡＭの動作を制御する通常のＣＭＯＳ回路が形成され、次に、ＣＭＯＳ回路を被覆するようにして、層間絶縁層がシリコン基板上に形成される。以下の製造方法は、この層間絶縁層よりも上の構造に関する。
まず、図２４に示すように、層間絶縁層上に、グローバルビット線膜４０が形成される。グローバルビット線膜は、図１で説明したグローバルビット線ＧＢＬに対応する。一例として、グローバルビット線膜４０は、タングステン（Ｗ）と、バリアメタルとしてのＴｉＮ膜とを材料に用いて形成される。
引き続き、グローバルビット線膜４０上に、ｎ＋型シリコン層４２、ｐ−型シリコン層４３、及び、ｎ＋型シリコン層４４が順次形成される。シリコン層４２〜４４は、図１で説明したソース領域５、チャネル領域６、及び、ドレイン領域７にそれぞれ相当する。
シリコン層４２、４４は、例えば、約１×１０２０ｃｍ−３の不純物濃度を有し、その膜厚は、例えば、約４０ｎｍである。シリコン層４３は、例えば、約１×１０１８ｃｍ−３の不純物濃度を有し、その膜厚は、例えば、約１２０ｎｍである。その後、例えば、約７５０℃、６０秒の条件でアニールを行い、シリコン層４２〜４４を結晶化させる。
次に、図２５に示すように、シリコン層４２〜４４及びグローバルビット線膜４０は、フォトリソグラフィ技術とＲＩＥ技術によりパターニングされる。これにより、第一の方向に延びるストライプ形状のグローバルビット線４０（ＧＢＬ）が形成される。なお、グローバルビット線ＧＢＬの線幅及び隣接間隔は、例えば、２０ｎｍ程度であり、膜厚は、例えば、１５０ｎｍ程度であり、シート抵抗は、例えば、１．５オーム程度である。
次に、図２６に示すように、全面に層間絶縁層５８が形成される。その後、層間絶縁層５８は、ＣＭＰ法等により研磨され、シリコン層４４の上面が露出される。本工程により、図２５の工程で生じた溝部が、層間絶縁層５８によって埋め込まれる。また、シリコン層４２〜４４及び層間絶縁層５８は、フォトリソグラフィ技術及びＲＩＥ技術を用いて第二の方向に延びるストライプ形状にパターニングされる。
本工程の結果、シリコン層４２〜４４は、選択素子ＳＳ毎に分離される。なお、このパターニング工程は、例えば、線幅が約１６ｎｍ、隣接間隔が約２４ｎｍの条件で行われる（ハーフピッチは２０ｎｍ）。本工程によって形成された溝４５の底部には、グローバルビット線４０及び層間絶縁層５８が露出される。
次に、図２７に示すように、全面に絶縁層４６（例えばシリコン酸化膜）が形成される。引き続き、絶縁層４６がエッチバックされることにより、絶縁層４６が溝４５底部にのみ残存される。残存された絶縁層４６の膜厚は、例えば、約３０ｎｍである。よって、溝４５内部には、シリコン層４２の一部、及び、シリコン層４３、４４の側面が露出される。
次に、図２８に示すように、全面に絶縁層４７が形成される。絶縁層４７は、図１で説明したゲート絶縁層９に相当する。引き続き、シリコン層４４の上面、及び、絶縁層４６上の絶縁層４７が除去されることで、絶縁層４７は、溝４５の側面にのみ残存される。
次に、図２９に示すように、溝４５内部は、導電膜４８により埋め込まれる。導電膜４８は、例えば、ｎ＋型の多結晶シリコン層であり、図１で説明した選択ゲート線ＳＳＧに相当する。その後、導電膜４８の上面がエッチバックされて、導電膜４８の膜厚は、例えば、約１４０ｎｍにされる。
本工程により、導電膜４８の底面は、シリコン層４２、４３の界面よりも低く、導電膜４８の上面は、シリコン層４３、４４の界面よりも高くされる。
次に、図３０に示すように、全面に絶縁層４９（例えばシリコン酸化膜）が形成される。その後、絶縁層４９は、例えば、ＣＭＰ法により研磨され、溝４５内にのみ残存される。この結果、シリコン層４４の上面が露出される。
次に、図３１に示すように、シリコン層４４及び絶縁層４９、５８上に、例えば、２０ｎｍの膜厚の絶縁層５１（例えばシリコン酸化膜）が形成される。その後、絶縁層５１上に１６層のワード線膜５２が形成される。ワード線膜５２は、図１で説明したワード線ＷＬに相当する。
また、ワード線膜５２は、例えば、ＴｉＮを材料に用いて形成され、その膜厚は、例えば、約１０ｎｍである。また、積層されるワード線膜５２の間には、例えば、膜厚７ｎｍの絶縁層５３（例えばシリコン酸化膜）が形成される。引き続き、最上層（本例では１６層目）のワード線膜５２上に、例えば、膜厚１３ｎｍの絶縁層５４（例えばシリコン酸化膜）が形成される。
次に、図３２に示すように、絶縁層５４、５３、５１及びワード線膜５２は、フォトリソグラフィ技術とＲＩＥ技術により、第二の方向に沿ったストライプ形状にパターニングされる。本パターニング工程は、例えば、線幅が約１５ｎｍ、隣接間隔が約２５ｎｍの条件（ハーフピッチは２０ｎｍ）で行われる。
また、本工程は、下層の絶縁層４９上に絶縁層５４、５３、５１及びワード線膜５２が残存するようにして行われる。本工程の結果、ワード線ＷＬが形成されると共に、パターニングにより生じた溝５５底部に、シリコン層４４及び絶縁層５８、４７の上面が露出される。
次に、図３３に示すように、溝５５の底面及び側面、並びに、絶縁層５４の上面上に、抵抗変化材５６が形成される。抵抗変化材５６は、図１で説明した抵抗変化材４に相当する。抵抗変化材は、例えば、約４ｎｍの膜厚で形成され、溝５５内部を埋め込まないようにして形成される。その後、エッチバックを行うことで、溝５５底部及び絶縁層５４の上面上の抵抗変化材５６が除去される。その結果、溝５５の底部には、シリコン層４４及び絶縁層５８、４７の上面が再び露出される。
次に、図３４に示すように、全面にビット線膜５７を形成し、ＣＭＰ法により研磨することで、ビット線膜５７を溝５５内部にのみ残存させる。ビット線膜５７は、図１で説明したビット線ＢＬに相当し、例えば、ｎ＋型多結晶シリコンを材料に用いて形成される。
次に、図３５に示すように、ビット線膜５７は、フォトリソグラフィ技術とＲＩＥ技術を用いてピラー状にパターニングされる。
本パターニング工程は、例えば、線幅及び隣接間隔が共に約２０ｎｍの条件で行われる。また、本工程は、下層のシリコン層４４上にビット線膜５７が残存するようにして行われる。本工程の結果、ビット線ＢＬが完成する。
その後は、隣接するビット線ＢＬ間の溝に層間絶縁層が埋め込まれて、メモリセル領域Ｒ１が完成する。引き続き、通常の半導体装置と同様にパッシベーション工程が行われ、更に入出力部となる配線接続部が形成される。最後に、検査やダイシング等のいわゆる後工程を行うことで、上述の記憶装置が完成する。
７． 結論
本実施例によれば、製造が容易で、高集積化の可能な三次元記憶装置において、選択トランジスタの閾値シフトを抑え、高性能化を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…大域列線、２…行線、３…列線、４…抵抗変化材、５…ソース領域、６…半導体層、７…ドレイン領域、８…選択ゲート線、９…ゲート絶縁層、２０…記憶装置、２１…メモリセルアレイ、２２…ＷＬデコーダ、２３…ＧＢＬデコーダ、２４…セレクタデコーダ、２５…コントローラ、２６…電源、３１…半導体基板、３２…ＣＭＯＳ回路、３３…メモリセル部を含む層、３４…メモリセル部、３５…入出力部、４０…グローバルビット線膜、４２…ｎ＋型シリコン層、４３…ｐ−型シリコン層、４４…ｎ＋型シリコン層、４５…溝、４６…絶縁層、４７…絶縁層、４８…導電膜、４９…絶縁層、５１…絶縁層、５２…ワード線膜、５３…絶縁層、５４…絶縁層、５５…溝、５６…抵抗変化材、５７…ビット線膜、５８…層間絶縁層。

Claims (10)

  1. 第一の方向に延びる第一の導電線と、
    前記第一の方向と交差する第二の方向に延びる複数の第二の導電線と、
    前記第一及び第二の方向と交差する第三の方向に延びる第三の導電線と、
    前記複数の第二の導電線と前記第三の導電線との間にそれぞれ接続される複数の抵抗変化素子と、
    前記第三の導電線の一端と前記第一の導電線との間に接続される半導体層と、
    前記半導体層をチャネルとして使用し、選択ゲート電極を有する選択ＦＥＴと、
    前記複数の抵抗変化素子のうちの少なくとも１つのセット／リセット動作を実行し、前記セット／リセット動作後に、前記第一の導電線を第一の電位にし、前記選択ゲート電極を第二の電位にし、１つの第三の導電線に抵抗変化素子を介して接続される前記複数の第二の導電線の全てを第三の電位にし、前記第一の電位と前記第三の電位の少なくとも一方を前記第二の電位よりも高くすることにより、前記選択ＦＥＴのしきい値電圧変動を調整する回復動作を実行する制御回路と、
    を具備することを特徴とする記憶装置。
  2. 前記第一及び第三の電位は互いに異なることを特徴とする請求項１に記載の記憶装置。
  3. 前記回復動作時に前記選択ＦＥＴに流れる電流の向きは、前記セット／リセット動作時に前記選択ＦＥＴに流れる電流の向きと同じであることを特徴とする請求項２に記載の記憶装置。
  4. 前記第一及び第三の電位は互いに等しいことを特徴とする請求項１に記載の記憶装置。
  5. 前記第一及び第三の電位の電位差は、前記セット／リセット動作時の、前記第一の導電線の電位と前記複数の第二の導電線のうち非選択の複数の導電線の各々の電位との電位差よりも大きいことを特徴とする請求項１乃至３のいずれかに記載の記憶装置。
  6. 前記第一の電位は、前記セット／リセット動作時の前記第一の導電線の電位に等しいことを特徴とする請求項１乃至５のいずれかに記載の記憶装置。
  7. 前記第二の電位は、前記セット／リセット動作時の前記選択ゲート電極の電位よりも小さいことを特徴とする請求項１乃至６のいずれかに記載の記憶装置。
  8. 前記第二の電位は接地電位であることを特徴とする請求項７に記載の記憶装置。
  9. 前記第三の電位は、前記セット／リセット動作時の、前記複数の第二の導電線のうち選択された導電線及び非選択の複数の導電線の各々の電位とはそれぞれ異なることを特徴とする請求項１乃至８のいずれかに記載の記憶装置。
  10. 前記第一の導電線に接続される電流検出回路をさらに具備し、
    前記制御回路は、前記電流検出回路の出力値に基づいて前記回復動作の条件を変更することを特徴とする請求項１乃至９のいずれかに記載の記憶装置。
JP2014029940A 2013-05-14 2014-02-19 記憶装置 Active JP6184886B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361823026P 2013-05-14 2013-05-14
US61/823,026 2013-05-14
US14/025,146 US8971093B2 (en) 2013-05-14 2013-09-12 Memory device and method of controlling memory device
US14/025,146 2013-09-12

Publications (2)

Publication Number Publication Date
JP2014225314A true JP2014225314A (ja) 2014-12-04
JP6184886B2 JP6184886B2 (ja) 2017-08-23

Family

ID=51895663

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014029940A Active JP6184886B2 (ja) 2013-05-14 2014-02-19 記憶装置

Country Status (2)

Country Link
US (2) US8971093B2 (ja)
JP (1) JP6184886B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016126815A (ja) * 2014-12-31 2016-07-11 株式会社東芝 不揮発性半導体記憶装置及びその制御方法
JP2016167332A (ja) * 2015-03-10 2016-09-15 株式会社東芝 記憶装置
US9653681B2 (en) 2015-03-12 2017-05-16 Kabushiki Kaisha Toshiba Semiconductor memory device
US10832771B2 (en) 2019-03-14 2020-11-10 Toshiba Memory Corporation Semiconductor memory device
WO2021096288A1 (ko) * 2019-11-15 2021-05-20 김준성 칼코겐 화합물을 포함하는 메모리 셀을 위한 조성물, 구조, 제조 방법 및 작동 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8891277B2 (en) 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
US9673389B2 (en) 2012-01-24 2017-06-06 Kabushiki Kaisha Toshiba Memory device
US8963115B2 (en) 2013-04-12 2015-02-24 Kabushiki Kaisha Toshiba Memory device and method of manufacturing memory device
US8971093B2 (en) * 2013-05-14 2015-03-03 Kabushiki Kaisha Toshiba Memory device and method of controlling memory device
US9129677B2 (en) 2013-11-26 2015-09-08 Kabushiki Kaisha Toshiba Memory device and method of controlling memory device
US20150213884A1 (en) * 2014-01-30 2015-07-30 University Of Dayton Partitioned resistive memory array
US9455257B2 (en) 2014-09-04 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9349446B2 (en) 2014-09-04 2016-05-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling the same
JP2016063026A (ja) * 2014-09-17 2016-04-25 株式会社東芝 再構成可能な回路
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
JP6373466B1 (ja) * 2017-09-19 2018-08-15 株式会社東芝 不揮発性記憶装置
CN108962309B (zh) * 2018-06-29 2021-12-28 西安交通大学 一种高能量利用率低功耗的堆叠sram阵列结构
JP2020047824A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 抵抗変化型メモリ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007193862A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 不揮発性半導体記憶装置
JP2007318138A (ja) * 2006-05-22 2007-12-06 Samsung Electronics Co Ltd 不揮発性記憶装置の動作方法
US20090207652A1 (en) * 2008-02-19 2009-08-20 Renesas Technology Corp. Semiconductor device including resistance storage element
US20120147644A1 (en) * 2010-12-14 2012-06-14 Scheuerlein Roy E Continuous mesh three dimensional non-volatile storage with vertical select devices
US20130148400A1 (en) * 2011-12-07 2013-06-13 Kenichi Murooka Memory device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4335659B2 (ja) 2003-12-19 2009-09-30 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
KR100624463B1 (ko) 2005-03-12 2006-09-19 삼성전자주식회사 노어 구조의 하이브리드 멀티비트 비휘발성 메모리 소자 및그 동작 방법
US8300448B2 (en) 2008-03-25 2012-10-30 Nec Corporation Semiconductor storage device, memory cell array, and a fabrication method and drive method of a semiconductor storage device
JP2010170591A (ja) 2009-01-20 2010-08-05 Toshiba Corp 不揮発性半導体記憶装置及びその駆動方法
JP5204825B2 (ja) * 2010-09-17 2013-06-05 シャープ株式会社 半導体記憶装置
US8824183B2 (en) 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
US9673389B2 (en) 2012-01-24 2017-06-06 Kabushiki Kaisha Toshiba Memory device
US8963115B2 (en) 2013-04-12 2015-02-24 Kabushiki Kaisha Toshiba Memory device and method of manufacturing memory device
US8971093B2 (en) * 2013-05-14 2015-03-03 Kabushiki Kaisha Toshiba Memory device and method of controlling memory device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007193862A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 不揮発性半導体記憶装置
US20070183208A1 (en) * 2006-01-17 2007-08-09 Masayuki Tanaka Nonvolatile semiconductor memory device and data writing method therefor
JP2007318138A (ja) * 2006-05-22 2007-12-06 Samsung Electronics Co Ltd 不揮発性記憶装置の動作方法
US20090207652A1 (en) * 2008-02-19 2009-08-20 Renesas Technology Corp. Semiconductor device including resistance storage element
JP2009199634A (ja) * 2008-02-19 2009-09-03 Renesas Technology Corp 半導体装置
US20120147644A1 (en) * 2010-12-14 2012-06-14 Scheuerlein Roy E Continuous mesh three dimensional non-volatile storage with vertical select devices
US20130148400A1 (en) * 2011-12-07 2013-06-13 Kenichi Murooka Memory device
JP2013120618A (ja) * 2011-12-07 2013-06-17 Toshiba Corp 記憶装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016126815A (ja) * 2014-12-31 2016-07-11 株式会社東芝 不揮発性半導体記憶装置及びその制御方法
JP2016167332A (ja) * 2015-03-10 2016-09-15 株式会社東芝 記憶装置
US9653681B2 (en) 2015-03-12 2017-05-16 Kabushiki Kaisha Toshiba Semiconductor memory device
US10014467B2 (en) 2015-03-12 2018-07-03 Toshiba Memory Corporation Semiconductor memory device
US10832771B2 (en) 2019-03-14 2020-11-10 Toshiba Memory Corporation Semiconductor memory device
WO2021096288A1 (ko) * 2019-11-15 2021-05-20 김준성 칼코겐 화합물을 포함하는 메모리 셀을 위한 조성물, 구조, 제조 방법 및 작동 방법

Also Published As

Publication number Publication date
US20140340956A1 (en) 2014-11-20
JP6184886B2 (ja) 2017-08-23
US8971093B2 (en) 2015-03-03
US20150162082A1 (en) 2015-06-11
US9472283B2 (en) 2016-10-18

Similar Documents

Publication Publication Date Title
JP6184886B2 (ja) 記憶装置
US9673257B1 (en) Vertical thin film transistors with surround gates
US8963115B2 (en) Memory device and method of manufacturing memory device
US9136468B2 (en) Nonvolatile semiconductor memory device
TWI591633B (zh) 記憶體裝置
US9768180B1 (en) Methods and apparatus for three-dimensional nonvolatile memory
US9343144B2 (en) Memory device and method of controlling memory device
JP2007513455A (ja) 複数の直列選択デバイスを組込んだｎａｎｄメモリアレイおよびその動作方法
US10114590B1 (en) Methods for three-dimensional nonvolatile memory that include multi-portion word lines
US10115820B2 (en) Vertical transistors with sidewall gate air gaps and methods therefor
TWI425625B (zh) Nonvolatile memory elements and nonvolatile memory devices
US9673304B1 (en) Methods and apparatus for vertical bit line structures in three-dimensional nonvolatile memory
US10438663B2 (en) Semiconductor device
US9825096B2 (en) Resistance change memory, method of manufacturing resistance change memory, and FET
US10541273B2 (en) Vertical thin film transistors with isolation
JP2020136396A (ja) 半導体記憶装置
US9741768B1 (en) Controlling memory cell size in three dimensional nonvolatile memory
US20180166559A1 (en) Methods and apparatus for three-dimensional nonvolatile memory
JP2020047824A (ja) 抵抗変化型メモリ
US9754999B1 (en) Vertical thin film transistors with surround gates
JP2010086628A (ja) 不揮発性半導体記憶装置
JP6069137B2 (ja) 不揮発性半導体記憶装置
JP5023177B2 (ja) 半導体記憶装置
JP5700602B1 (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160308

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170206

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170627

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170726

R150 Certificate of patent or registration of utility model

Ref document number: 6184886

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350