JP2016063026A - 再構成可能な回路 - Google Patents

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Kosuke Tatsumura
光介 辰村
聖翔 小田
Masato Oda
聖翔 小田
光一郎 財津
Koichiro Zaitsu
光一郎 財津
安田　心一
Shinichi Yasuda
心一 安田
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Abstract

【課題】より小さいfootprintで実装できる再構成可能な回路を提供する。【解決手段】再構成可能なロジック回路は、複数の第1配線GHL11〜GHL14と、複数の第2配線GVL11〜GVL14と、複数の第3配線HL111〜HL114と、複数の第4配線VL111〜VL114と、複数の第3配線4及び複数の第4配線の交差領域に設けられる複数の抵抗変化素子と、複数の第1配線及び複数の第3配線間に設けられる複数のセレクタHS111〜HS114と、複数の第2配線及び複数の第4配線間に設けられる複数の複数のセレクタVS111〜VS114と、を備える。【選択図】図１

Description

実施形態は、再構成可能な回路（reconfigurable circuit）に関する。
フィールドプログラマブルゲートアレイ（Field Programmable Gate Array: FPGA）に代表されるプログラマブルロジックデバイス（Programmable logic device: PLD）は、チップ製造後に回路構成を書き換えることができる半導体集積回路である。アイランドスタイル(Island-style)のPLDは、計算単位構造(Computational Unit)の2次元的な繰り返し構造からなる。計算単位構造は、プログラマブル配線資源(Programmable wiring resources)とプログラマブル論理資源(Programmable logic resources)から構成される。
プログラマブル配線資源は、複数の配線群と、それらと直交する複数の配線群、配線群同士の相互接続関係を切り替えるスイッチ、その相互接続関係を記録するメモリ、から構成されるプログラマブルクロスバ(Programmable crossbar)を含む。プログラマブルクロスバは、Programmable Interconnect、若しくは、Programmable Switch Matrixと呼ばれることもある。
プログラマブルクロスバを、複数の配線群と、それらと直交する複数の配線群、両配線群の交差領域に設けられた複数の抵抗変化素子で構成する技術が知られている。抵抗変化素子は、例えば、2端子の不揮発抵抗変化素子であり、これら端子間に所定の電圧を印加することにより低抵抗状態と高抵抗状態を切り替えることができる。
ある計算単位構造内のプログラマブルクロスバは、同じ計算単位構造内のプログラマブル論理資源や他の計算単位構造と接続されるだけでなく、プログラム制御回路(programming control circuits)とも接続される。プログラム制御回路は、プログラム電圧制御回路とプログラム配線から構成される。プログラム制御回路は、複数の計算単位構造によって共有されるため、プログラム配線と各々の計算単位構造内のプログラマブルクロスバは、セレクタ(selector)を介して接続する必要がある。セレクタは、プログラム動作中は、プログラム制御回路と選択されたプログラマブルクロスバとを接続し、PLD動作中は、プログラマブルクロスバをプログラム制御回路から分離する。
セレクタを、３端子のMOSFET(metal-oxide-semiconductor field-effect-transistor)で構成する技術が知られている。このMOSFETは、プログラミングトランジスタ(programming transistor)と呼ばれることもある。プログラミングトランジスタは、2端子の不揮発抵抗変化素子のプログラム電圧パルスを転送するのに十分な耐圧もしくは電流駆動力を有する必要があり、しばし、そのfootprintは大きくなる。
PLDのロジック密度(logic density)を増大させる技術が求められている。2端子の不揮発抵抗変化素子を用いるプログラマブルクロスバを導入することで、ロジック密度を増大させることができる。さらに、ロジック密度を増大させるためには、より小さいfootprintで実装できるセレクタを有するプログラマブルクロスバ、そのプログラム動作方法、および、PLD動作方法が求められている。
特開２００５−１０１５３５号公報
M. Tada, T. Sakamoto, N. Banno, M. Aono, H. Hada, N. Kasai, "Nonvolatile Crossbar Switch Using TiOx/TaSiOy Solid Electrolyte", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 57, NO. 8, AUGUST 2010, p.1987
実施形態は、より小さいfootprintで実装できる再構成可能な回路を提案する。
実施形態によれば、再構成可能な回路は、複数の第1配線を有する第1配線群と、前記複数の第1配線に交差する複数の第2配線を有する第2配線群と、前記複数の第1配線のそれぞれに印加する電圧を制御する第1制御部と、前記複数の第2配線のそれぞれに印加する電圧を制御する第2制御部と、複数の第3配線を有する第3配線群と、前記複数の第3配線に交差する複数の第4配線を有する第4配線群と、複数の第5配線を有する第5配線群と、前記複数の第5配線に交差する複数の第6配線を有する第6配線群と、前記複数の第3配線と前記複数の第4配線との交差領域または前記複数の第5配線と前記複数の第6配線との交差領域に設けられる複数の抵抗変化素子であって、各抵抗変化素子は、前記複数の第3配線のうちの1つまたは前記複数の第5配線のうちの1つに接続される第1端子、および、前記複数の第4配線のうちの1つまたは前記複数の第6配線のうちの1つに接続される第2端子を有し、かつ、前記第1端子および前記第2端子間に印加される電圧によって低抵抗状態および高抵抗状態のうちの一方から他方へ遷移可能である、複数の抵抗変化素子と、前記複数の第1配線と前記複数の第3配線との間または前記複数の第1配線と前記複数の第5配線との間に設けられる複数の非線形抵抗素子であって、各非線形抵抗素子は、前記複数の第1配線のうちの1つに接続される第1端子、および、前記複数の第3配線のうちの1つまたは前記複数の第5配線のうちの1つに接続される第2端子を有する、複数の非線形抵抗素子と、前記複数の第2配線と前記複数の第4配線との間または前記複数の第2配線と前記複数の第6配線との間に設けられ、かつ、ソース、ドレイン、および、ゲートを備える複数のトランジスタであって、各トランジスタは、前記複数の第2配線のうちの1つに前記ソースおよび前記ドレインの一方が接続され、前記複数の第4配線のうちの1つまたは前記複数の第6配線のうちの1つに前記ソースおよび前記ドレインの他方が接続される、複数のトランジスタと、を備える。
再構成可能な回路の第１の例を示す図。 再構成可能な回路の第２の例を示す図。 プログラマブルクロスバの構成例を示す図。 図3の等価回路を示す図。 2端子抵抗変化素子の例を示す図。 図5の素子がユニポーラ型であるときのIV特性を示す図。 図5の素子がバイポーラ型であるときのIV特性を示す図。 プログラマブルクロスバの構成例を示す図。 図8の等価回路を示す図。 図8のX-X線に沿う断面図。 2端子抵抗変化素子の例を示す図。 図11の抵抗変化素子のIV特性を示す図。 計算単位構造の構成例を示す図。 プログラマブルクロスバの構成例を示す図。 2端子抵抗変化素子の例を示す図。 図15の素子がユニポーラ型であるときの等価回路を示す図。 図15の素子がバイポーラ型であるときの等価回路を示す図。 図15の素子がユニポーラ型であるときのIV特性を示す図。 図15の素子がバイポーラ型であるときのIV特性を示す図。 図15の素子がバイポーラ型であるときのIV特性を示す図。 再構成可能な回路の適応例を示す図。 図21の回路のセット/リセット動作を示す図。 図21の回路のPLD動作を示す図。 再構成可能な回路の適応例を示す図。 図24の回路のセット/リセット動作を示す図。 図24の回路のPLD動作を示す図。 再構成可能な回路の適応例を示す図。 図27の回路のセット/リセット動作を示す図。 図27の回路のPLD動作を示す図。 再構成可能な回路の適応例を示す図。 図30の回路のセット/リセット動作を示す図。 図30の回路のPLD動作を示す図。
以下、図面を参照しながら実施形態を説明する。
図1は、2端子セレクタを有するプログラマブルクロスバの配列およびプログラム制御回路を含むPLDの構成例を示す。
例えば、2×2配列の計算単位構造(computational unit) 11,12,21,22は、それぞれプログラマブルクロスバ(programmable crossbar)を含む。各プログラマブルクロスバは、例えば、4×4のサイズである。例えば、プログラマブルクロスバ11は、4つの水平線HL111,HL112,HL113,HL114からなる水平線群と、4つの垂直線VL111,VL112,VL113,VL114からなる垂直線群と、を含む。水平線群と垂直線群の交差領域には、2端子の不揮発抵抗変化素子が設けられる。
プログラム制御回路は、水平線群制御回路HL_Controlとグローバル水平線群GHLij、ならびに、垂直線群制御回路VL_Controlとグローバル垂直線群GVLijから構成される。但し、iは、1または2、jは、1、2、3、4のうちの1つである。プログラム制御回路は、2×2配列の計算単位構造で共有される。例えば、プログラマブルクロスバ11とプログラマブルクロスバ12は、4つのグローバル水平線GHL11,GHL12,GHL13,GHL14に接続される。また、プログラマブルクロスバ11とプログラマブルクロスバ21は、4つのグローバル垂直線GVL11,GVL12,GVL13,GVL14に接続される。
各グローバル水平線と各プログラマブルクロスバ、もしくは、各グローバル垂直線と各プログラマブルクロスバは、2端子のセレクタを介して接続される。
プログラマブルクロスバ11の4つの水平線HL111,HL112,HL113,HL114は、それぞれ4つのグローバル水平線GHL11,GHL12,GHL13,GHL14と、2端子のセレクタHS111,HS112,HS113,HS114を介して接続される。プログラマブルクロスバ12の4つの水平線HL121,HL122,HL123,HL124は、それぞれ4つのグローバル水平線GHL11,GHL12,GHL13,GHL14と、2端子のセレクタHS121,HS122,HS123,HS124を介して接続される。
同様に、プログラマブルクロスバ11の4つの垂直線VL111,VL112,VL113,VL114は、それぞれ4つのグローバル垂直線GVL11,GVL12,GVL13,GVL14と、2端子のセレクタVS111,VS112,VS113,VS114を介して接続される。プログラマブルクロスバ21の4つの垂直線VL211,VL212,VL213,VL214は、それぞれ4つのグローバル垂直線GVL11,GVL12,GVL13,GVL14と、2端子のセレクタVS211,VS212,VS213,VS214を介して接続される。
各プログラマブルクロスバは、同じ計算単位構造内のプログラマブル論理資源や他の計算単位構造と相互に接続されるが、図１では省略されている。
図2は、2端子セレクタを有するプログラマブルクロスバの配列およびプログラム制御回路を含むPLDの構成の変形例を示す。
図１の例との差異は、グローバル垂直線GVLijと各プログラマブルクロスバは、3端子のプログラムトランジスタを介して接続される点である。例えば、プログラマブルクロスバ11の4つの垂直線VL111,VL112,VL113,VL114は、それぞれ4つのグローバル垂直線GVL11,GVL12,GVL13,GVL14と、3端子のプログラムトランジスタVS111,VS112,VS113,VS114を介して接続される。
垂直線群制御回路VL_Controlは、ブロック垂直線BVL1,BVL2を制御する。同一列の計算単位構造は、1つのブロック垂直線に接続される。 例えば、プログラマブルクロスバ11の3端子のプログラムトランジスタVS111,VS112,VS113,VS114のゲート端子(制御端子)は、ブロック垂直線BV1に接続される。また、プログラマブルクロスバ21の3端子のプログラムトランジスタVS211,VS212,VS213,VS214のゲート端子(制御端子)は、ブロック垂直線BV1に接続される。
また、プログラマブルクロスバ12の3端子のプログラムトランジスタVS121,VS122,VS123,VS124のゲート端子(制御端子)は、ブロック垂直線BV2に接続される。また、プログラマブルクロスバ22の3端子のプログラムトランジスタVS221,VS222,VS223,VS224のゲート端子(制御端子)は、ブロック垂直線BV2に接続される。
図3は、配線層間に2端子抵抗変化素子を有するプログラマブルクロスバの構成例を示す。図4は、図3のプログラマブルクロスバの等価回路である。
この例のプログラマブルクロスバは、4×4のサイズであり、4つの水平線HL1,HL2,HL3,HL4からなる水平線群と、4つの垂直線VL1,VL2,VL3,VL4からなる垂直線群を含む。水平線群と垂直線群の交差領域には、2端子の不揮発抵抗変化素子が設けられる。例えば、1つの水平線HL1と、4つの垂直線VL1,VL2,VL3,VL4の交差領域には、2端子の不揮発抵抗変化素子RS11,RS12,RS13,RS14が設けられる。4×4サイズのプログラマブルクロスバは、計16個の2端子抵抗変化素子を含む。
図5は、2端子の不揮発抵抗変化素子の例を示す。図6は、図5の不揮発抵抗変化素子がユニポーラ型であるときのIV特性(電流-電圧)特性を示す。図7は、図5の不揮発抵抗変化素子がバイポーラ型であるときのIV特性(電流-電圧)特性を示す。
2端子の不揮発抵抗変化素子の2つの端子をN1およびN2としたとき、N2を基準としたN1の電圧をV12とし、このときにN1からN2へ流れる電流をI12とする。
2端子の不揮発抵抗変化素子は、はじめ高抵抗状態(HRS: High Resistance State)にあるとする。HRSでは、N1およびN2間の抵抗が高いため、2端子の不揮発抵抗変化素子は信号を遮断する。HRSにある2端子の不揮発抵抗変化素子は、Vset以上の電圧パルスが印加されると、低抵抗状態(LRS: Low Resistance State)へ変化する。これをセット動作と呼ぶ。セット動作時には、プログラム制御回路により最大電流量Icompを制限する。これは、LRSの不揮発抵抗変化素子の抵抗値RLRSを所望の値にするため、および、その抵抗値RLRSのバラツキを抑制するためである。
LRSでは、N1およびN2間の抵抗が低いため、2端子の不揮発抵抗変化素子は、信号を伝達する。LRSにある2端子の不揮発抵抗変化素子は、Vrst以上の電圧パルスが印加されると、高抵抗状態(HRS)へ変化する。これをリセット動作と呼ぶ。
なお、図6に示すユニポーラ型の不揮発抵抗変化素子では、セット動作とリセット動作とが同じ極性の電圧パルスによって実行可能であるのに対して、図7に示すバイポーラ型の不揮発抵抗変化素子では、セット動作とリセット動作とが異なる極性の電圧パルスによって実行される。
図8は、シリコン上の抵抗変化素子を有するプログラマブルクロスバの構成例を示す。図9は、図8のプログラマブルクロスバの等価回路である。図10は、図8のX-X’線に沿う断面図である。
抵抗変化素子は、MOSFETの3端子の内、ゲートGを端子N１、短絡されたソースSとドレインDを端子N2とした2端子の抵抗変化素子である。そのMOSFETは、シリコン上のウェル領域に形成され、そのウェル領域は、MOSFETのボティ端子Bに対応する。ボティ端子Bは、隣接する複数のMOSFETにより共有される。この例のプログラマブルクロスバは、4×4のサイズであり、4つの水平線HL1,HL2,HL3,HL4からなる水平線群と、4つの垂直線VL1,VL2,VL3,VL4からなる垂直線群と、を含む。水平線群と垂直線群の交差領域に、抵抗変化素子が設けられる。
例えば、1つの水平線HL1と、4つの垂直線VL1,VL2,VL3,VL4の交差領域には、抵抗変化素子RS11,RS12,RS13,RS14が設けられる。4×4サイズのプログラマブルクロスバは、計16個のシリコン上の抵抗変化素子を含む。なお、Xは、1つの抵抗変化素子が配置される領域を示す。
図8および図10に示すように、例えば、水平線群は、ゲートポリシリコンのラインアンドスペースパタンからなり、垂直線群は、メタル１配線のラインアンドスペースパタンからなる。但し、メタル配線１とは、シリコン上に最初に形成されるメタル配線のことを意味する。
メタル１配線のラインアンドスペースパタンと並行し、かつ、メタル１配線と同じピッチ間隔で、シリコンアクティブエリアAAのラインアンドスペースパタンが設けられる。メタル１配線とシリコンアクティブエリアAAのラインは、ビアコンタクトVIによって接続される。
図10は、シリコンB上の抵抗変化素子の断面構造を示す。ゲートGとしてのゲートポリシリコンは、抵抗変化素子の端子N1であり、同時に水平線HL1を構成する。ソースSとドレインDのビアコンタクトVIは、垂直線VL1としてのメタル1配線に接続され、短絡される。短絡されたソースSとドレインDが抵抗変化素子の端子N2となる。MOSFETのボディ端子Bとしてのシリコン（ウェル領域）は、接地電位(GND)に接続される。
図11は、図10の不揮発抵抗変化素子の例を示す。図12は、図11の不揮発抵抗変化素子のIV特性(電流-電圧)特性を示す。
ゲートGを端子N1とし、短絡されたソースSとドレインDを端子N2としたとき、N2を基準としたN1の電圧をV12とし、このときにN1からN2へ流れる電流をI12とする。
初期状態において、端子N1および端子N2間は、ゲート絶縁膜（例えば、oxide）により電気的に分離され、高抵抗状態HRSにある。HRSでは、N1およびN2間の抵抗が高いため、2端子の抵抗変化素子は、信号を遮断する。これに対し、N1およびN2間に破壊電圧以上の電圧パルスVsetが印加されたとき、ゲート絶縁膜の端部において絶縁破壊が起こる。その結果、端子N1および端子N2間は、低抵抗状態LRSへ変化する。これをセット動作と呼ぶ。セット動作時には、プログラム制御回路により最大電流量Icompを制限する。これは、低抵抗状態LRSの抵抗値RLRSを所望の値にするため、および、その抵抗値RLRSのバラツキを抑制するためである。
図13は、計算単位構造の構成例を示す。
計算単位構造1は、プログラマブルクロスバ2と、プログラマブルロジック3と、を備える。プログラマブルロジック3は、k入力ルックアップテーブルLUTと、順序回路を構成するためのフリップフロップFFと、2入力1出力のマルチプレクサMUXと、を備える。K入力LUTは、k入力1出力の任意の真理値表を実装できる。MUXは、LUTの出力とFFの出力のうちの1つを選んで出力する。
プログラマブルクロスバ2は、m×nのサイズであり、m本の水平線HL1〜HLmと、n本の垂直線VL1〜VLnと、を備える。また、水平線HL1〜HLmは、それぞれ、プログラマブルクロスバ2の出力端子OUT1〜OUTmに接続される。本例では、水平線HL1〜HLmは、カットオフトランジスタHC1〜HCmと出力インバータOUT_Inv1〜OUT_Invmを経由して、出力端子OUT1〜OUTmに接続される。水平線HL1〜HLmは、それぞれ、グローバル水平線GHL１〜GHLmにも、2端子のセレクタHS1〜HSmを介して接続される。
垂直線VL1〜VLnは、それぞれ、プログラマブルクロスバ2の入力端子IN1〜INnに接続される。本例では、垂直線VL1〜VLnは、カットオフトランジスタVC1〜VCnと入力インバータIN_Inv1〜IN_Invnを経由して、入力端子IN1〜INnに接続される。垂直線VL1〜VLnは、それぞれ、グローバル垂直線GVL１〜GVLnにも、2端子のセレクタVS1〜VSnを介して接続される。
カットオフトランジスタHC1〜HCm, VC1〜VCnは、セット/リセット動作中において、セット/リセットパルスによって出力/入力インバータが破壊されるのを防ぐために設けられる。すなわち、セット/リセット動作中には、カットオフトランジスタHC1〜HCm, VC1〜VCnをオフ状態にすることで、出力/入力インバータへセット/リセットパルスが印加されることを防止することができる。
また代わりに、セット/リセット動作中には、カットオフトランジスタHC1〜HCm, VC1〜VCnのゲートに、セット/リセット電圧以下のパルス電圧を印加することにより、出力/入力インバータに印加される電圧を低減させることができる。なお、PLD動作中には、カットオフトランジスタHC1〜HCm, VC1〜VCnをオン状態とすることにより、内部信号を通過させることができる。
ある計算単位構造のプログラマブルクロスバ2の入力端子IN1〜INnは、別のプログラマブルクロスバ2の出力端子、もしくは、その計算単位構造内のプログラマブルロジック3の出力端子に接続される。一方、ある計算単位構造のプログラマブルクロスバ2の出力端子OUT1〜OUTmは、別のプログラマブルクロスバ2の入力端子、もしくは、その計算単位構造内のプログラマブルロジック3の入力端子に接続される。
本実施例の特徴の一つは、複数のプログラマブルクロスバ2の間の配線、ならびに、プログラマブルクロスバ2およびプログラマブルロジック3の間の配線が単方向配線であることと、プログラマブルクロスバ2において、水平線HL1〜HLmは、出力端子OUT1〜OUTmのみに接続され、垂直線VL1〜VLnは、入力端子IN1〜INnのみに接続されること、にある。本明細書においては、この制約を単方向制約(unidirectional rule)と呼ぶ。
図14は、単方向制約を満たすプログラマブルクロスバの構成例を示す。
この例では、各計算単位構造は、東西南北4つの方向の隣接計算単位構造とのみ接続される。2つの計算単位構造間の配線数は、入力線と出力線が各4本の計8本である。隣接計算単位構造の出力線は、中心の計算単位構造間の垂直線VLsに接続された入力端子に接続される。一方、中心の計算単位構造間の水平線HLsに接続された出力端子は、隣接計算単位構造の入力線に接続される。
単方向制約を満たす計算単位構造においては、水平線HLsうちの1つに接続される複数の抵抗変化素子のうち、低抵抗状態となる抵抗変化素子が多くても1つという特徴がある。
プログラマブルロジック間の相互接続関係を考えた場合、1つの入力信号が複数の出力端子から出力されることがあるが、複数の入力信号が一つの出力端子からされることは無い。プログラマブルクロスバのｊ番目の入力端子INjとi番目の出力端子OUTiとを接続する場合は、i番目の水平線HLiに接続される抵抗変化素子RSi1〜RSinのうち、j番目のRSijのみを低抵抗状態にし、残りの(n-1)個の抵抗変化素子は、高抵抗状態にする。j番目以外の入力端子を、さらにi番目の出力端子に接続することは無い。
PLDを再構成するにあって、今度はk番目の入力端子INkとi番目の出力端子OUTiとを接続する場合は、まずRSijを高抵抗状態にした後(入力jを出力iから切断した後に)、RSikを低抵抗状態にする(入力kを出力iへ接続する)。
水平線HLsのうちの1つに接続される複数の抵抗変化素子のうち、低抵抗状態となる抵抗変化素子が多くても1つという特徴は、セット/リセット時に1つの計算単位構造の内部において回り込み電流パスが存在しないことを意味している。このため、回路構成およびセット/リセット手続を簡素化し、全体の回路面積を小型化することができる。
非線形抵抗とは、オームの法則(R=V/I)に従わない抵抗と定義され、その抵抗値が印加電圧に依存して変化することを特徴とする。印加電圧の極性によって抵抗値が異なる整流性非線形抵抗は、ユニポーラ型2端子セレクタとして使用することができる。印加電圧が低いときに高抵抗となり、印加電圧が高いときに低抵抗となるバイポーラ型非線形抵抗は、バイポーラ型2端子セレクタとして使用することができる。
図15は、2端子セレクタとして使用することのできる非線形抵抗の例を示す。
2端子の非線形抵抗の2つの端子をN1とN2とし、N2を基準としたN1の電圧をV12とし、このときにN1からN2へ流れる電流をI12とする。
図16は、図15の2端子セレクタがユニポーラ型であるときの等価回路を示し、図17は、図15の2端子セレクタがバイポーラ型であるときの等価回路を示す。また、図18は、図15および図16のユニポーラ型の整流性非線形抵抗のIV特性を示す。図19は、図15および図17のバイポーラ型の閾値スイッチ型非線形抵抗のIV特性を示す。図20は、図15および図17のバイポーラ型の両極性非線形抵抗のIV特性を示す。
図18の整流性非線形抵抗は、正の電圧V12を印加したときの抵抗値が、負の電圧V12を印加したときの抵抗値よりも小さい。正の電圧V12を順方向電圧印加と呼ぶ。なお、この整流性非線形抵抗は、正の電圧V12が1Vだけ増加したときに、抵抗値が10倍以上減少するような抵抗変化率(>1decade/V)を示すのが望ましい。
このような整流性非線形抵抗は、半導体PN接合、酸化物半導体PN接合、仕事関数の異なる2種の酸化物のヘテロ接合、金属/絶縁体型ショットキー接続、金属/固体電解質(solid electrolyte)界面、などよって実現することができる。
図19の閾値スイッチ型非線形抵抗は、閾値電圧Vthよりも大きい電圧を印加したときの抵抗値が、閾値電圧Vthよりも小さい電圧を印加したときの抵抗値よりも少なくとも10倍以上小さいことを特徴とする。
図20の両極性非線形抵抗は、正の電圧V12が1Vだけ増加したときに、抵抗値が10倍以上減少するような抵抗変化率を示し、かつ、負の電圧V12が1Vだけ減少したときに、抵抗値が10倍以上減少するような抵抗変化率を示すことを特徴とする。
このような閾値スイッチ型非線形抵抗や両極性非線形抵抗は、Metal-insulator-Metal(MIM)型積層構造、VO2のような金属/絶縁体転移(Metal-insulator transition)材料を金属で挟んだ構造、金属/固体電解質(solid electrolyte)/金属構造など、によって実現することができる。
図21〜図32を用い、PLDの構成例、そのプログラム動作方法、および、PLD動作方法を説明する。ここでは、図1および図2と同様に、計算構造単位が2×2のサイズであるときの抵抗変化素子に対するプログラム動作およびPLD動作を説明する。また、セット/リセット動作の対象となる選択抵抗変化素子（RS-set）は、計算単位構造11内の水平線HL112および垂直線VL112間に配置される抵抗変化素子であるものとする。
水平線HL112は、セレクタHS112を介して、グローバル水平線GHL12に接続される。垂直線VL112は、セレクタVS112を介して、グローバル垂直線GVL12に接続される。選択抵抗変化素子RS-selと同じ行、異なる列に存在する非選択の抵抗変化素子およびセレクタ、もしくは、異なる行、同じ列に存在する非選択の抵抗変化素子およびセレクタは、それぞれ、半選択状態にあると呼ぶ。
また、計算構造単位11に隣接する計算構造単位12内において、水平線HL122および垂直線VL122間に配置される抵抗変化素子は、既に低抵抗状態LRSにあるものとする。同様に、計算構造単位11に隣接する計算構造単位21内において、水平線HL212および垂直線VL212間に配置される抵抗変化素子も、既に低抵抗状態LRSにあるものとする。
図21乃至図23は、図1のPLDの構成例にユニポーラ型の2端子セレクタおよびユニポーラ型の2端子抵抗変化素子を適応した構成例、そのプログラム動作方法、および、PLD動作方法を示す。
セット動作においては、選択グローバル水平線GHL12にVset(例えば、3V)を印加し、それ以外の非選択グローバル水平線にVset/2を印加する。また、選択グローバル垂直線VHL12にGNDを印加し、それ以外の非選択グローバル垂直線にVset/2を印加する。
この場合、選択抵抗変化素子RS-selには、Vsetに近い大きな電圧が印加されるため、選択抵抗変化素子RS-selは、低抵抗状態LRSとなる。選択抵抗変化素子RS-selに接続されるセレクタHS112, VS112は、順方向電圧が印加された状態となるため、選択抵抗変化素子RS-selのセット動作を妨げることがない。
一方、半選択状態にある抵抗変化素子は、それに印加される電圧がVset/2未満となるため、低抵抗状態LRSに変化することがない。
また、半選択状態にあるセレクタは、順方向電圧が印加された状態となるが、その電圧がVset/2未満の小さい値となるため、高抵抗状態となる。半選択状態にあるセレクタHS122, VS122は、低抵抗状態LRSである半選択状態の抵抗変化素子RS1222を経由して大きな電流を流れることを防ぐ。このため、選択抵抗変化素子RS-selに印加されるべきセット電圧Vsetが低下するのを防ぐことができる。
リセット動作においては、選択グローバル水平線GHL12にVrst(例えば、2V)を印加し、それ以外の非選択グローバル水平線にVrst/2を印加する。また、選択グローバル垂直線GVL12にGNDを印加し、それ以外の非選択グローバル垂直線にVrst/2を印加する。
選択抵抗変化素子RS-selにはVrstに近い大きな電圧が印加されるため、選択抵抗変化素子RS-selは、高抵抗状態HRSとなる。選択抵抗変化素子RS-selに接続されるセレクタHS112, VS112は、順方向電圧が印加された状態となるため、選択抵抗変化素子RS-selのリセット動作を妨げることがない。
一方、半選択状態にある抵抗変化素子は、それに印加される電圧がVrst/2未満となるため、高抵抗状態HRSに変化することがない。また、半選択状態にあるセレクタは、順方向電圧が印加された状態となるが、その電圧がVrst/2未満の小さい値となるため、高抵抗状態となる。半選択状態にあるセレクタHS122, VS122は、低抵抗状態LRSである半選択状態の抵抗変化素子RS1222を経由して大きな電流を流れることを防ぐ。このため、選択抵抗変化素子RS-selに印加されるべきリセット電圧Vrstが低下するのを防ぐことができる。
PLD動作においては、すべてのグローバル水平線GHLにGNDを印加し、すべてのグローバル垂直線GVLにPLDの動作電圧Vcc(例えば、1V)を印加する。
PLD動作中に、プログラマブルクロスバの水平線HLと垂直線VLに印加される電圧は、最小でVss(例えば、0V)、最大でVccである。従って、すべてのセレクタ(HSおよびVS)は、逆方向電圧が印加された状態となる。従って、プログラマブルクロスバと、グローバル水平線および垂直線とは、電気的に分離される。
図24乃至図26は、図1のPLDの構成例にバイポーラ型の2端子セレクタおよびバイポーラ型の2端子抵抗変化素子を適応した構成例、そのプログラム動作方法、および、PLD動作方法を示す。
セット動作においては、選択グローバル水平線GHL12にVset(例えば、3V)を印加し、それ以外の非選択グローバル水平線にVset/2を印加する。また、選択グローバル垂直線VHL12にGNDを印加し、それ以外の非選択グローバル垂直線にVset/2を印加する。
この場合、選択抵抗変化素子RS-selには、Vsetに近い大きな正の電圧が印加されるため、選択抵抗変化素子RS-selは、低抵抗状態LRSとなる。選択抵抗変化素子RS-selに接続されるセレクタHS112, VS112には、過渡的に大きな電圧が印加されるが、その都度、低抵抗状態LRSとなるため、選択抵抗変化素子RS-selのセット動作を妨げることがない。
一方、半選択状態にある抵抗変化素子は、それに印加される電圧がVset/2未満となるため、低抵抗状態LRSに変化することがない。また、半選択状態にあるセレクタは、それに印加される電圧がVset/2未満となるため、高抵抗状態となる。半選択状態にあるセレクタHS122, VS122は、低抵抗状態LRSである半選択状態の非選択素子RS1222を経由して大きな電流を流れることを防ぐ。このため、選択抵抗変化素子RS-selに印加されるべきセット電圧Vsetが低下するのを防ぐことができる。
リセット動作においては、選択グローバル水平線GHL12にGNDを印加し、それ以外の非選択グローバル水平線にVrst(例えば、2V)の1/2を印加する。また、選択グローバル垂直線GVL12にVrstを印加し、それ以外の非選択グローバル垂直線にVrst/2を印加する。
選択抵抗変化素子RS-selにはVrstに近い大きな負の電圧が印加されるため、選択抵抗変化素子RS-selは、高抵抗状態HRSとなる。選択抵抗変化素子RS-selに接続されるセレクタHS112, VS112には、過渡的に大きな電圧が印加されるが、その都度、低抵抗状態となるため、選択抵抗変化素子RS-selのリセット動作を妨げることがない。
一方、半選択状態にある抵抗変化素子は、それに印加される電圧がVrst/2未満となるため、高抵抗状態HRSに変化することがない。また、半選択状態にあるセレクタは、それに印加される電圧がVrst/2未満の小さい値となるため、高抵抗状態となる。半選択状態にあるセレクタHS212, VS212は、低抵抗状態LRSである半選択状態の抵抗変化素子RS1222を経由して大きな電流を流れることを防ぐ。このため、選択抵抗変化素子RS-selに印加さるべきリセット電圧Vrstが低下するのを防ぐことができる。
PLD動作においては、すべてのグローバル水平線GHLとすべてのグローバル垂直線GVLにPLDの動作電圧Vccの1/2(例えば、0.5V)を印加する。
PLD動作中に、プログラマブルクロスバの水平線HLと垂直線VLに印加される電圧は、最大でVcc、最小でVss(GND)である。従って、すべてのセレクタ(HSおよびVS)は、それに印加される電圧がVcc/2以下となり、高抵抗状態となる。従って、プログラマブルクロスバと、グローバル水平線および垂直線とは、電気的に分離される。
図27乃至図29は、図2のPLDの構成例にユニポーラ型の2端子セレクタおよびユニポーラ型の2端子抵抗変化素子を適応した構成例、そのプログラム動作方法、および、PLD動作方法を示す。
セット動作においては、選択グローバル水平線GHL12にVset(例えば、3V)を印加し、それ以外の非選択グローバル水平線にVset/2を印加する。また、選択ブロック垂直線BVL1にプログラムトランジスタの閾値電圧以上のオン電圧Von（例えば、3V）を印加し、非選択ブロック垂直線BVL2にプログラムトランジスタの閾値電圧未満のオフ電圧Voff（例えば、0V）を印加する。さらに、選択グローバル垂直線VHL12にGNDを印加し、それ以外の非選択グローバル垂直線にVset/2を印加する。
この場合、選択抵抗変化素子RS-selには、Vsetに近い大きな電圧が印加されるため、選択抵抗変化素子RS-selは、低抵抗状態LRSとなる。選択抵抗変化素子RS-selに接続されるセレクタHS112は、順方向電圧が印加された状態であるため、および、選択抵抗変化素子RS-selに接続されるプログラミングトランジスタVS112は、オン状態であるため、選択素子RS-selのセット動作を妨げることがない。
一方、選択ブロック（計算構造単位）11内の半選択状態にある抵抗変化素子は、それに印加される電圧がVset/2未満となるため、低抵抗状態LRSに変化することがない。非選択ブロック（計算構造単位）21, 22では、プログラミングトランジスタがオフ状態となるため、プログラマブルクロスバとグローバル垂直線とは、電気的に分離される。
リセット動作においては、選択グローバル水平線GHL12にVrst(例えば、2V)を印加し、それ以外の非選択グローバル水平線にVrst/2を印加する。また、選択ブロック垂直線BVL1にプログラムトランジスタの閾値電圧以上のオン電圧Von（例えば、3V）を印加し、非選択ブロック垂直線BVL2にプログラムトランジスタの閾値電圧未満のオフ電圧Voff（例えば、0V）を印加する。さらに、選択グローバル垂直線GVL12にGNDを印加し、それ以外の非選択グローバル垂直線にVrst/2を印加する。
選択抵抗変化素子RS-selにはVrstに近い大きな電圧が印加されるため、選択抵抗変化素子RS-selは、高抵抗状態HRSとなる。選択抵抗変化素子RS-selに接続されるセレクタHS112は、順方向電圧が印加された状態となるため、および、選択抵抗変化素子RS-selに接続されるプログラミングトランジスタVS112はオン状態となるため、選択抵抗変化素子RS-selのリセット動作を妨げることがない。
一方、選択ブロック（計算構造単位）11内の半選択状態にある抵抗変化素素子は、それに印加される電圧がVrst/2未満となるため、高抵抗状態HRSに変化することがない。非選択ブロック（計算構造単位）12, 22では、プログラミングトランジスタがオフ状態となるため、プログラマブルクロスバとグローバル垂直線とは、電気的に分離される。
PLD動作においては、すべてのグローバル水平線GHLにGNDを印加し、すべてのグローバル垂直線GVLをフローティング状態（高インピーダンス状態）にする。また、すべてのブロック垂直線BVLにオフ電圧Voffを印加する。
PLD動作中に、プログラマブルクロスバの水平線HLに印加される電圧は、最大でVcc、最小でGNDであるため、すべてのセレクタHSは、逆方向電圧が印加された状態となる。また、すべてのプログラムトランジスタは、オフ状態である。従って、プログラマブルクロスバと、グローバル水平線および垂直線とは、電気的に分離される。
図30乃至図32は、図2のPLDの構成例にバイポーラ型の2端子セレクタおよびバイポーラ型の2端子抵抗変化素子を適応した構成例、そのプログラム動作方法、および、PLD動作方法を示す。
セット動作においては、選択グローバル水平線GHL12にVset(例えば、3V)を印加し、それ以外の非選択グローバル水平線にVset/2を印加する。また、選択ブロック垂直線BVL1にプログラムトランジスタの閾値電圧以上のオン電圧Von（例えば、3V）を印加し、非選択ブロック垂直線BVL2にプログラムトランジスタの閾値電圧未満のオフ電圧Voff（例えば、0V）を印加する。さらに、選択グローバル垂直線VHL12にGNDを印加し、それ以外の非選択グローバル垂直線にVset/2を印加する。
この場合、選択抵抗変化素子RS-selには、Vsetに近い大きな正の電圧が印加されるため、選択抵抗変化素子RS-selは、低抵抗状態LRSとなる。選択抵抗変化素子RS-selに接続されるセレクタHS112には、過渡的に大きな電圧が印加されるが、その都度、低抵抗状態となるため、および、選択抵抗変化素子RS-selに接続されるプログラミングトランジスタVS112がオン状態となるため、選択抵抗変化素子RS-selのセット動作を妨げることがない。
一方、選択ブロック（計算構造単位）11内の半選択状態にある抵抗変化素子は、それに印加される電圧がVset/2未満となるため、低抵抗状態LRSに変化することがない。非選択ブロック（計算構造単位）12, 22では、プログラミングトランジスタがオフ状態となるため、プログラマブルクロスバとグローバル垂直線とは、電気的に分離される。
リセット動作においては、選択グローバル水平線GHL12にGNDを印加し、それ以外の非選択グローバル水平線にVrst(例えば、2V)の1/2を印加する。また、選択ブロック垂直線BVL1にプログラムトランジスタの閾値電圧以上のオン電圧Von（例えば、3V）を印加し、非選択ブロック垂直線BVL2にプログラムトランジスタの閾値電圧未満のオフ電圧Voff（例えば、0V）を印加する。さらに、選択グローバル垂直線GVL12にVrstを印加し、それ以外の非選択グローバル垂直線にVrst/2を印加する。
選択抵抗変化素子RS-selにはVrstに近い大きな負の電圧が印加されるため、選択抵抗変化素子RS-selは、高抵抗状態HRSとなる。選択抵抗変化素子RS-selに接続されるセレクタHS112には、過渡的に大きな電圧が印加されるが、その都度、低抵抗状態となるため、および、選択抵抗変化素子RS-selに接続されるプログラミングトランジスタVS112がオン状態となるため、選択素子RS-selのリセット動作を妨げることがない。
一方、選択ブロック（計算構造単位）11内の半選択状態にある抵抗変化素子は、それに印加される電圧がVrst/2未満となるため、高抵抗状態HRSに変化することがない。非選択ブロック（計算構造単位）12, 22では、プログラミングトランジスタがオフ状態となるため、プログラマブルクロスバとグローバル垂直線とは、電気的に分離される。
PLD動作においては、すべてのグローバル水平線GHLにVcc/2を印加し、すべてのグローバル垂直線GVLをフローティング状態（高インピーダンス状態）にする。また、すべてのブロック垂直線BVLにオフ電圧Voffを印加する。
PLD動作中に、プログラマブルクロスバの水平線HLに印加される電圧は、最大でVcc、最小でGNDであるため、すべてのセレクタHSは、それに印加される電圧がVcc/2以下となり、高抵抗状態となる。また、すべてのプログラムトランジスタは、オフ状態である。従って、プログラマブルクロスバと、グローバル水平線および垂直線とは、電気的に分離される。
以上、実施形態によれば、より小さいfootprintで実装できるセレクタを有するプログラマブルクロスバの配列、そのプログラム制御回路、プログラム動作方法、さらには、PLD動作方法を提供できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1, 11, 12, 21, 22： 計算単位構造、 2： プログラマブルクロスバ、 3：プログラマブルロジック

Claims (17)

  1. 複数の第1配線を有する第1配線群と、
    前記複数の第1配線に交差する複数の第2配線を有する第2配線群と、
    前記複数の第1配線のそれぞれに印加する電圧を制御する第1制御部と、
    前記複数の第2配線のそれぞれに印加する電圧を制御する第2制御部と、
    複数の第3配線を有する第3配線群と、
    前記複数の第3配線に交差する複数の第4配線を有する第4配線群と、
    複数の第5配線を有する第5配線群と、
    前記複数の第5配線に交差する複数の第6配線を有する第6配線群と、
    前記複数の第3配線と前記複数の第4配線との交差領域または前記複数の第5配線と前記複数の第6配線との交差領域に設けられる複数の抵抗変化素子であって、各抵抗変化素子は、前記複数の第3配線のうちの1つまたは前記複数の第5配線のうちの1つに接続される第1端子、および、前記複数の第4配線のうちの1つまたは前記複数の第6配線のうちの1つに接続される第2端子を有し、かつ、前記第1端子および前記第2端子間に印加される電圧によって低抵抗状態および高抵抗状態のうちの一方から他方へ遷移可能である、複数の抵抗変化素子と、
    前記複数の第1配線と前記複数の第3配線との間または前記複数の第1配線と前記複数の第5配線との間に設けられる複数の非線形抵抗素子であって、各非線形抵抗素子は、前記複数の第1配線のうちの1つに接続される第1端子、および、前記複数の第3配線のうちの1つまたは前記複数の第5配線のうちの1つに接続される第2端子を有する、複数の非線形抵抗素子と、
    前記複数の第2配線と前記複数の第4配線との間または前記複数の第2配線と前記複数の第6配線との間に設けられ、かつ、ソース、ドレイン、および、ゲートを備える複数のトランジスタであって、各トランジスタは、前記複数の第2配線のうちの1つに前記ソースおよび前記ドレインの一方が接続され、前記複数の第4配線のうちの1つまたは前記複数の第6配線のうちの1つに前記ソースおよび前記ドレインの他方が接続される、複数のトランジスタと、
    を具備する再構成可能な回路。
  2. 複数の第1配線を有する第1配線群と、
    前記複数の第1配線に交差する複数の第2配線を有する第2配線群と、
    前記複数の第1配線のそれぞれに印加する電圧を制御する第1制御部と、
    前記複数の第2配線のそれぞれに印加する電圧を制御する第2制御部と、
    複数の第3配線を有する第3配線群と、
    前記複数の第3配線に交差する複数の第4配線を有する第4配線群と、
    複数の第5配線を有する第5配線群と、
    前記複数の第5配線に交差する複数の第6配線を有する第6配線群と、
    前記複数の第3配線と前記複数の第4配線との交差領域または前記複数の第5配線と前記複数の第6配線との交差領域に設けられる複数の抵抗変化素子であって、各抵抗変化素子は、前記複数の第3配線のうちの1つまたは前記複数の第5配線のうちの1つに接続される第1端子、および、前記複数の第4配線のうちの1つまたは前記複数の第6配線のうちの1つに接続される第2端子を有し、かつ、前記第1端子および前記第2端子間に印加される電圧によって低抵抗状態および高抵抗状態のうちの一方から他方へ遷移可能である、複数の抵抗変化素子と、
    前記複数の第1配線と前記複数の第3配線との間、前記複数の第1配線と前記複数の第5配線との間、前記複数の第2配線と前記複数の第4配線との間、または、前記複数の第2配線と前記複数の第6配線との間に設けられる複数の非線形抵抗素子であって、各非線形抵抗素子は、対応する第1配線もしくは第4配線もしくは第6配線に接続される第1端子、および、対応する第3配線もしくは第5配線もしくは第2配線に接続される第2端子を有する、複数の非線形抵抗素子と、
    を具備する再構成可能な回路。
  3. 複数の入力端子および1つの出力端子を有するプログラム可能な論理回路をさらに具備し、前記複数の入力端子の各々は、前記複数の第3配線のうちの1つに接続され、前記出力端子は、前記複数の第4配線のうちの1つに接続される、請求項1または2に記載の再構成可能な回路。
  4. 前記複数の第3配線および前記複数の第5配線のそれぞれに対応して設けられる複数のインバータをさらに具備し、前記複数の第3配線および前記複数の第5配線は、それぞれ、前記複数のインバータの入力端子に接続される、請求項1乃至3のいずれか1項に記載の再構成可能な回路。
  5. 前記複数の第4配線および前記複数の第6配線のそれぞれに対応して設けられる複数のインバータをさらに具備し、前記複数の第4配線および前記複数の第6配線は、それぞれ、前記複数のインバータの出力端子に接続される、請求項1乃至3のいずれか1項に記載の再構成可能な回路。
  6. 前記複数の第3配線および前記複数の第5配線のそれぞれに接続される前記複数の抵抗変化素子のうち、低抵抗状態である抵抗変化素子は、1つもしくは0である、請求項１乃至5のいずれか1項に記載の再構成可能な回路。
  7. 前記非線形抵抗素子は、前記第2端子を基準に前記第1端子に正の第1電圧を印加したときの抵抗値が、前記第2端子を基準に前記第1端子に負の前記第1電圧を印加したときの抵抗値よりも小さい、請求項1乃至6のいずれか1項に記載の再構成可能な回路。
  8. 前記非線形抵抗素子は、前記第2端子を基準に前記第1端子に正の第1電圧を印加したときの抵抗値が、前記第2端子を基準に前記第1端子に負の前記第1電圧を印加したときの抵抗値よりも小さく、かつ、前記第2端子を基準に前記第1端子に正の第2電圧を印加したときの抵抗値が、前記第2端子を基準に前記第1端子に正でかつ前記第2電圧よりも1V小さい第3電圧を印加したときの抵抗値よりも少なくとも10倍以上小さい、請求項1乃至6のいずれか1項に記載の再構成可能な回路。
  9. 前記非線形抵抗素子は、前記第1端子および前記第2端子間に閾値電圧よりも大きい電圧を印加したときの抵抗値が、前記第1端子および前記第2端子間に前記閾値電圧よりも小さい電圧を印加したときの抵抗値よりも少なくとも10倍以上小さい、請求項1乃至6のいずれか1項に記載の再構成可能な回路。
  10. 前記非線形抵抗素子は、前記第2端子を基準に前記第1端子に正の第1電圧を印加したときの抵抗値が、前記第2端子を基準に前記第1端子に正でかつ第1電圧よりも1V小さい第2電圧を印加したときの抵抗値よりも少なくとも10倍以上小さく、かつ、前記第2端子を基準に前記第1端子に負の第3電圧を印加したときの抵抗値が、前記第2端子を基準に前記第1端子に負でかつ第3電圧よりも1V大きい第4電圧を印加したときの抵抗値よりも少なくとも10倍以上小さい、請求項1乃至6のいずれか1項に記載の再構成可能な回路。
  11. 請求項1乃至10のいずれか1項に記載の再構成可能な回路のプログラム方法であって、
    前記複数の第3配線のうちの1つまたは前記複数の第5配線のうちの1つに接続される2つの抵抗変化素子の一方を高抵抗状態に設定し、かつ、他方を低抵抗状態に設定するときに、
    前記2つの抵抗変化素子の一方を前記高抵抗状態に設定した後、前記2つの抵抗変化素子の他方を前記低抵抗状態に設定する、
    プログラム方法。
  12. 請求項1乃至9のいずれか1項に記載の再構成可能な回路のプログラム方法であって、
    前記複数の抵抗変化素子のうちの1つを低抵抗状態に設定するときに、
    前記第1制御部は、前記複数の抵抗変化素子のうちの1つの前記第1端子に接続される前記複数の第1配線のうちの1つに第1電圧を印加し、前記複数の第1配線のうちの1つ以外の残りの前記複数の第1配線のうちの少なくとも1つに第2電圧を印加し、
    前記第2制御部は、前記複数の抵抗変化素子のうちの1つの前記第2端子に接続される前記複数の第2配線のうちの1つに第3電圧を印加し、前記複数の第2配線のうちの1つ以外の残りの前記複数の第2配線のうちの少なくとも1つに第4電圧を印加し、
    前記第2電圧および前記第4電圧は、いずれも、前記第1電圧の値と前記第3電圧の値との間の値を有する、
    プログラム方法。
  13. 前記第1電圧および前記第3電圧のいずれか一方は、プログラム電圧であり、他方は、接地電圧である、請求項12に記載のプログラム方法。
  14. 前記第2電圧および前記第4電圧は、いずれも、前記第1電圧の値と前記第3電圧の値との間の中間値である、請求項12または13に記載のプログラム方法。
  15. 請求項7または8のいずれか1項に記載の再構成可能な回路の動作方法であって、
    前記再構成可能な回路の動作中においては、前記第1制御部は、前記第1配線の各々に接地電圧を印加する、
    動作方法。
  16. 請求項7または8のいずれか1項に記載の再構成可能な回路の動作方法であって、
    前記再構成可能な回路の動作中においては、前記第1制御部は、前記第1配線の各々に接地電圧を印加し、かつ、前記第2制御部は、前記第2配線の各々に前記動作に必要な動作電圧を印加する、
    動作方法。
  17. 請求項9または10のいずれか1項に記載の再構成可能な回路の動作方法であって、
    前記再構成可能な回路の動作中においては、前記第1制御部は、前記第1配線の各々に前記動作に必要な動作電圧の1/2の電圧を印加し、かつ、前記第2制御部は、前記第2配線の各々に前記動作電圧の1/2の電圧を印加する、
    動作方法。
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