KR102000622B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 장치는 연결 플레이트를 포함하여 배선 자유도를 증가시킬 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
3D-IC 기술의 하나로서, 펀치-앤-플러그(punch-and-plug) 기술이 최근 제안되었다. 상기 펀치-앤-플러그 기술은 다층의 박막들을 기판 상에 차례로 형성한 후 상기 박막들을 관통하는 플러그들을 형성하는 단계들을 포함한다. 이 기술을 이용하면, 제조 비용의 큰 증가없이 3D 메모리 소자의 메모리 용량을 크게 증가시킬 수 있기 때문에, 이 기술은 최근 크게 주목받고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 배선 자유도를 높일 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 제 1 방향으로 연장되며 서로 이격된 제 1 및 제 2 도전 라인들; 상기 제 1 및 제 2 도전 라인들을 덮는 층간절연막; 및 상기 제 1 및 제 2 도전 라인들의 단부들을 전기적으로 연결시키는 제 1 연결구조체를 포함하되, 상기 제 1 연결 구조체는 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 층간절연막의 상부면과 공면을 이루는 상부면을 포함하는 제 1 연결 플레이트를 포함한다.
일 예에 있어서, 상기 제 1 연결 플레이트는 상기 제 1 및 제 2 도전 라인들의 상부면과 접할 수 있다. 그리고/또는 상기 제 1 연결 플레이트는 상기 제 1 및 제 2 도전 라인들과 수직적으로 중첩되지 않을 수 있다.
상기 연결 플레이트의 하부면의 높이는 상기 제 1 및 제 2 도전 라인들의 상부면의 높이와 같거나 보다 낮을 수 있다.
상기 제 1 연결 구조체는 상기 층간절연막을 관통하여 상기 제 1 및 제 2 도전라인들의 단부들과 각각 접하는 제 1 및 제 2 콘택 플러그들; 및 상기 콘택 플러그들과 상기 제 1 연결 플레이트를 전기적으로 연결시키는 배선을 더 포함할 수 있으며, 상기 제 1 연결 플레이트의 폭은 상기 콘택 플러그들의 폭 보다 넓을 수 있다.
상기 반도체 장치는 상기 제 1 및 제 2 도전 라인들 사이에서 이들과 이격되도록 배치되는 제 3 도전 라인을 더 포함할 수 있으며, 상기 제 3 도전 라인의 상부면은 상기 층간절연막의 상부면과 공면을 이루며, 상기 제 3 도전 라인의 하부면의 높이는 상기 제 1 및 제 2 도전 라인들의 상부면의 높이와 같거나 보다 낮을 수 있다.
상기 제 3 도전라인은 상기 제 1 연결 플레이트와 동일한 물질을 포함할 수 있다.
상기 반도체 장치는, 상기 제 1 및 제 2 도전라인들 상에 각각 상기 제 1 및 제 2 도전라인들과 이격되도록 배치되며 상기 층간절연막으로 덮이는 제 3 및 제 4 도전라인들; 및 상기 제 3 및 제 4 도전라인들의 단부들을 전기적으로 연결시키되 상기 제 1 연결 구조체와 이격된 제 2 연결 구조체를 더 포함할 수 있으며, 상기 제 1 및 제 3 도전라인들의 단부들과 상기 제 2 및 제 4 도전라인들의 단부들은 계단 형태를 이룰 수 있다.
상기 제 2 연결 구조체는, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 층간절연막의 상부면과 공면을 이루는 상부면을 포함하며 상기 제 1 연결 플레이트와 이격된 제 2 연결 플레이트를 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 예에 따른 반도체 장치의 제조 방법은, 기판 상에 제 1 방향으로 연장되며 서로 이격된 제 1 및 제 2 도전 라인들을 형성하는 단계; 상기 제 1 및 제 2 도전 라인들을 덮는 층간절연막을 형성하는 단계; 및 상기 층간절연막 내에 상기 제 1 및 제 2 도전 라인들의 단부들을 전기적으로 연결시키는 제 1 연결 플레이트를 형성하는 단계를 포함한다.
본 발명에 따른 반도체 장치는 연결 플레이트를 포함함으로써 배선 자유도를 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 회로도이다.
도 2a는 본 발명의 실시예 1에 따른 반도체 장치의 평면도이다.
도 2b, 2c 및 2d는 도 2a를 A-A', B-B' 및 C-C'선들로 자른 단면도들이다.
도 2e는 도 2a의 평면을 가지는 반도체 장치의 사시도이다.
도 3a 내지 3c는 각각 도 2b, 2c 및 2d의 단면을 가지는 반도체 장치의 제조하는 과정을 나타내는 단면도들이다.
도 4a는 본 발명의 실시예 2에 따른 반도체 장치의 평면도이다.
도 4b는 도 4a의 평면을 가지는 반도체 장치의 사시도이다.
도 5a는 본 발명의 실시예 3에 따른 반도체 장치의 평면도이다.
도 5b는 도 5a의 평면을 가지는 반도체 장치의 사시도이다.
도 6a는 본 발명의 실시예 4에 따른 반도체 장치의 평면도이다.
도 6b는 도 6a의 평면을 가지는 반도체 장치의 사시도이다.
도 7a는 본 발명의 실시예 5에 따른 반도체 장치의 평면도이다.
도 7b는 도 7a의 평면을 가지는 반도체 장치의 사시도이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조의 3차원 반도체 장치의 구조를 갖는다.
<실시예 1>
도 1은 본 발명의 실시예들에 따른 반도체 장치의 회로도이다. 도 2a는 본 발명의 실시예 1에 따른 반도체 장치의 평면도이다. 도 2b, 2c 및 2d는 도 2a를 A-A', B-B' 및 C-C'선들로 자른 단면도들이다. 도 2e는 도 2a의 평면을 가지는 반도체 장치의 사시도이다.
도 1 및 2a 내지 2e를 참조하면, 일 실시예에 따른 수직형 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(1) 내에 존재하는 불순물 주입 영역일 수 있다. 상기 반도체 기판(1)은 반도체 기판 자체이거나 그 위에 형성된 에피택시얼 반도체층일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판(1)으로부터 이격되어 그 상부에 배치되는 도전 라인들일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 반도체 기판(1) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 하부 선택 트랜지스터(LST), 비트라인(BL0-BL2)에 접속하는 상부 선택 트랜지스터(UST) 및 하부 및 상부 선택 트랜지스터들(LST, UST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 하부 선택 트랜지스터(LST), 상부 선택 트랜지스터(UST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 하부 선택 라인(LSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 상부 선택 라인들(USL0-USL2)이 하부 선택 트랜지스터(LST), 메모리 셀 트랜지스터들(MCT) 및 상부 선택 트랜지스터들(UST)의 게이트 전극들로서 각각 사용될 수 있다. 상기 공통 소오스 라인들(CSL), 상기 하부 선택 라인(LSL), 상기 워드라인들(WL) 및 상기 상부 선택 라인들(USL)은 제 1 방향(X)으로 연장될 수 있다. 상기 비트라인들(BL)은 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 연장될 수 있다.
하부 선택 트랜지스터들(LST)는 반도체 기판(1)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 하부 선택 라인(LSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 반도체 기판(1)으로부터 수직하게 연장되어 비트 라인(BL0-BL2)에 접속하는 활성 패턴(AP)을 포함할 수 있다. 활성 패턴(AP)은 상부 선택 라인(USL0-USL2), 하부 선택 라인(LSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다.
한편, 상기 라인들(USL, LSL, WL)과 활성 패턴(AP) 사이에는 게이트 절연막(8)이 배치될 수 있다. 본 실시예에 따르면, 게이트 절연막(8)은 터널절연막, 전하 트랩막, 블로킹 절연막을 포함할 수 있다. 하부 선택 라인(LSL)과 활성 패턴(AP) 사이 또는 상부 선택 라인들(USL0-USL2)과 활성 패턴(AP) 사이에는, 전하 트랩막이 없을 수도 있다. 상기 활성 패턴(AP) 상단에는 공통 드레인 영역(D)이 배치되고 이는 도전 패드(21)와 접한다.
하부 및 상부 선택 트랜지스터들(LST, UST) 그리고 메모리 셀 트랜지스터들(MCT)은 활성 패턴(AP)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
상기 기판(1) 상에 버퍼 산화막(3)이 배치될 수 있다. 상기 상부 선택 라인(USL)의 상부면에, 상기 상부 선택 라인(USL)과 상기 워드라인(WL3) 사이, 상기 워드라인들(WL0~WL3) 사이, 그리고 상기 워드라인(WL0)과 상기 하부 선택 라인(LSL) 사이에는 게이트 층간 절연 패턴(10)이 개재된다. 상기 상부 선택 라인들(USL0-USL2) 사이에는 매립 절연 패턴(12)이 개재되어 이들을 분리할 수 있다. 상기 매립 절연 패턴(12)은 연장되어 상기 워드라인들(WL0-WL3) 사이 그리고 상기 하부 선택 라인들(LSL) 사이에 개재될 수 있다.
상기 라인들(LSL, WL, USL)의 단부는 계단 형태를 이룰 수 있다. 상기 라인들(LSL, WL, USL)의 단부들과 이에 인접한 상기 기판(1)은 제 1 층간절연막(20)으로 덮인다. 상기 라인들(LSL, WL, USL)과 상기 제 1 층간절연막(20)은 제 2 층간절연막(24)으로 덮인다. 상기 비트라인들(BL)은 상기 제 2 층간절연막(24) 상에 배치된다. 상기 비트라인들(BL)은 비트라인 콘택(26c)에 의해 상기 도전 패드(21)와 연결된다.
같은 높이에 있는 워드라인들(WL)은 위에서 설명한 바와 같이 공통으로 연결될 수 있다. 또한 하부 선택 라인들(LSL)도 공통으로 연결될 수 있다. 이렇게 공통으로 연결되기 위하여 본 발명에서는 상기 제 1 층간절연막(20) 내에 배치되는 연결 플레이트(22a)를 사용한다. 상기 연결 플레이트(22a)은 상기 제 1 층간절연막(20)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 연결 플레이트(22a)의 하부면의 높이는 가장 높은 워드라인(WL3)의 상부면의 높이와 상기 기판(1)의 상부면의 높이 사이에 위치할 수 있다. 상기 연결 플레이트(22a)는 상기 제 2 방향(Y)으로 길쭉한 형태를 가질 수 있다. 상기 연결 플레이트(22a)의 폭은 상기 공통 소오스 라인(CSL)의 폭보다 클 수 있다. 상기 연결 플레이트(22a)은 수직적으로 상기 공통 소오스 라인(CSL)과 중첩될 수 있다.
본 실시예 1에서 상기 연결 플레이트(22a)는 상기 워드라인들(WL0~WL3)과 상기 하부 선택 라인들(LSL)과 수직적으로 중첩되지 않고 이격될 수 있다.
상기 하부 선택 라인들(LSL)과 상기 워드라인들(WL0~WL3)의 단부들은 각각 제 1 및 제 2 연결 콘택들(22ca, 22cb)과 접한다. 상기 제 1 및 제 2 연결 콘택들(22ca, 22cb)은 상기 제 1 층간절연막(20) 내에 배치되며, 상기 제 1 층간절연막(20)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
상기 매립 절연 패턴(12) 내에는 상기 라인들(USL, WL, LSL)과 이격되는 도전 라인(22l)이 배치된다. 상기 도전 라인(22l)은 상기 공통 소오스 라인(CSL)과 소오스 연결 콘택(14)에 의해 연결된다. 상기 도전 라인(22l)은 상기 매립 절연 패턴(12)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 도전 라인(22l)의 하부면의 높이는 가장 높은 워드라인(WL3)의 상부면의 높이와 상기 기판(1)의 상부면의 높이 사이에 위치할 수 있다. 상기 도전 라인(22l)은 상기 공통 소오스 라인(CSL) 보다 낮은 전기 저항을 가지는 물질로 형성되어 상기 공통 소오스 라인(CSL)에 인가되는 전기적 신호의 전달 속도를 향상시킬 수 있다.
상기 연결 플레이트(22a), 상기 제 1 및 제 2 연결 콘택들(22ca, 22cb) 및 상기 도전 라인(22l)은 동시에 형성될 수 있다. 따라서 상기 연결 플레이트(22a), 상기 제 1 및 제 2 연결 콘택들(22ca, 22cb) 및 상기 도전 라인(22l)은 동일한 물질로 형성될 수 있다.
상기 제 2 층간절연막(24) 내에는 상기 제 1 및 제 2 연결 콘택들(22ca, 22cb) 및 상기 연결 플레이트(22a)와 각각 접하는 제 3 및 제 4 연결 콘택들(26a, 26b)이 배치된다. 상기 제 2 층간절연막(24) 상에는 상기 제 3 및 제 4 연결 콘택들(26a, 26b)과 접하는 연결 배선들(28a,28b)이 배치된다.
같은 높이에 있는 워드라인들(WL)과 하부 선택 라인들(LSL)은 상기 연결 플레이트(22a), 상기 제 1 내지 제 4 연결 콘택들(22ca, 22cb, 26a, 26b) 및 상기 연결 배선들(28a, 28b)을 이용하여 각각 공통으로 연결될 수 있다.
본 실시예 1에서, 상기 워드라인들(WL)은 이의 단부와 접하는 제 2 연결 콘택(22cb), 제 4 연결 콘택(26b) 및 제 2 연결 배선(28b)에 의해 연결될 수 있다. 상기 하부 선택 라인들(LSL)은 이의 단부와 접하는 제 1 연결 콘택(22ca), 상기 제 3 연결 콘택(26a), 제 1 연결 배선(28a), 상기 제 3 연결 콘택(26a) 및 상기 연결 플레이트(22a)를 통해 연결된다. 상기 연결 플레이트(22a)의 상부면이 상기 연결 배선(28a)의 상부면 보다 낮게 위치하므로 이웃하는 제 1 연결 배선들(28a) 사이에 공간이 남을 수 있다. 이 공간에 워드라인들(WL0~WL3)과 전기적으로 연결되는 제 2 연결 배선(28b)이 배치될 수 있다. 따라서 본 발명에서는 상기 연결 플레이트(22a)를 이용하여 연결 배선들(28a, 28b)의 배선 자유도를 증가시킬 수 있다.
다음은 이 반도체 장치의 제조 방법에 관하여 설명하기로 한다.
도 3a 내지 3c는 각각 도 2b, 2c 및 2d의 단면을 가지는 반도체 장치의 제조하는 과정을 나타내는 단면도들이다.
도 3a 내지 3c를 참조하면, 기판(1) 상에 하부 선택 라인들(LSL), 워드라인들(WL0~WL3), 상부 선택 라인(USL0~USL3), 활성 패턴(AP), 매립 절연 패턴(12) 및 제 1 층간절연막(20)을 포함하는 3차원 반도체 장치의 구조를 미국 특허 공개번호 제 2011-0147824호, 제 2012-0003831 호, 제 2012-0070944 호 등에 개시된 방법을 이용하여 형성할 수 있다. 그리고 상기 제 1 층간절연막(20)을 패터닝하여 상기 게이트 층간 절연 패턴(8)의 상부면을 노출시키는 홀들(H1)과 연결 플레이트 그루브(G1)을 형성한다. 상기 홀들(H1)은 상기 워드라인들(WL0~WL3)과 상기 하부 선택 라인(LSL)의 상부면 상에 각각 형성될 수 있다. 이때 상기 홀들(H1)의 깊이는 각각 다르게 된다. 상기 깊이가 다른 홀들(H1)은 동시에 형성될 수도 있고 또는 마스크를 여러번 이용하여 다른 식각 공정에 의해 형성될 수도 있다. 상기 제 1 층간절연막(20)을 패터닝할 때 상기 매립 절연 패턴(12)도 패터닝하여 도전라인 그루브(G2)를 형성한다. 상기 홀들(H1) 하부의 상기 게이트 층간 절연 패턴(8)을 제거하여 상기 워드라인들(WL0~WL3)과 상기 하부 선택 라인(LSL)의 상부면들을 노출시킨다. 그리고 도전막으로 상기 홀들(H1), 상기 연결 플레이트 그루브(G1) 및 상기 도전 라인 그루브(G2)를 채운 후에 평탄화 식각 공정을 진행하여 각각 제 1 연결 콘택(22cb, 22ca), 연결 플레이트(22a) 및 도전 라인(22l)을 형성한다. 소오스 연결 콘택(14)은 상기 도전 라인 그루브(G2)를 형성하기 전에 상기 매립 절연 패턴(12) 내에 미리 형성될 수도 있다. 또는 상기 소오스 연결 콘택(14)은 상기 도전 라인(22l)과 동시에 형성될 수 있다. 이 경우, 상기 도전 라인 그루브(G2)를 형성할 때 듀얼 다마신 홀 형성 방법을 이용할 수도 있다.
후속으로 도 2a 내지 2e를 이용하여 배선들을 형성한다.
<실시예 2>
도 4a는 본 발명의 실시예 2에 따른 반도체 장치의 평면도이다. 도 4b는 도 4a의 평면을 가지는 반도체 장치의 사시도이다.
도 4a 및 4b를 참조하면, 본 실시예 2의 반도체 장치는 제 1 연결 플레이트(22a)와 제 2 연결 플레이트(22ab)를 포함한다. 상기 제 1 연결 플레이트(22a)는 실시예 1에서 설명한 연결 플레이트(22a)와 동일할 수 있다. 상기 제 2 연결 플레이트(22ab)는 본 실시예 2에서는 가장 높은 워드라인들(WL3)의 단부들과 동시에 접할 수 있다. 본 실시예 2의 반도체 장치는 실시예 1의 제 2 연결 콘택(22cb)을 포함하지 않을 수 있다. 상기 제 2 연결 플레이트(22ab)의 상부면의 높이는 상기 제 1 연결 플레이트(22a)의 상부면의 높이와 동일할 수 있다. 상기 제 2 연결 플레이트(22ab)의 일 단부는 제 4 연결 콘택(26b)과 연결되며 제 2 연결 배선(28b)에 전기적으로 연결된다. 상기 제 2 연결 배선(28b)은 꺽어져서 제 1 연결 배선들(28a)과 접하지 않도록 배치될 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 5a는 본 발명의 실시예 3에 따른 반도체 장치의 평면도이다. 도 5b는 도 5a의 평면을 가지는 반도체 장치의 사시도이다.
도 5a 및 5b를 참조하면, 본 실시예 3에 따른 반도체 장치에서는 모든 워드라인들(WL0~WL3)의 단부들이 각각 제 2 연결 플레이트(22ab)와 접하고 제 2 연결 배선들(28b)이 제 1 연결 배선들(28a) 사이에 배치될 수 있다. 본 반도체 장치에서는 실시예 1의 제 1 및 제 2 연결 콘택들(22ca, 22cb)을 포함하지 않을 수 있다. 그 외의 구성은 실시예 2와 동일/유사할 수 있다.
<실시예 4>
도 6a는 본 발명의 실시예 4에 따른 반도체 장치의 평면도이다. 도 6b는 도 6a의 평면을 가지는 반도체 장치의 사시도이다.
도 6a 및 6b를 참조하면, 본 실시예 4에 따른 반도체 장치는 실시예 1과 실시예 2~3의 반도체 장치들의 구성이 조합된 모습을 보여준다. 즉, 본 실시예 4에 따른 반도체 장치는 제 1 연결 플레이트(22a), 제 2 연결 플레이트(22ab) 및 제 2 연결 콘택(22cb)을 모두 이용할 수 있다. 그 외의 구성은 실시예 1 내지 3과 동일/유사할 수 있다.
<실시예 5>
도 7a는 본 발명의 실시예 5에 따른 반도체 장치의 평면도이다. 도 7b는 도 7a의 평면을 가지는 반도체 장치의 사시도이다.
도 7a 및 7b를 참조하면, 본 실시예 5에 따른 반도체 장치에서 제 1 연결 플레이트(22a)는 하부 선택 라인(LSL)의 단부들과 직접 접할 수 있다. 그 외의 구성은 실시예 3과 동일/유사할 수 있다.
본 실시예들에 따른 반도체 장치는 수직형 낸드 플래쉬 장치에 관해 설명하였다. 그러나 본 발명에 따른 반도체 장치는 계단형 단부 구조를 이루는 반도체 장치의 배선 구조에 모두 적용될 수 있다. 예를 들면, 상기 활성 패턴(AP)이 수직 전극으로 대체되고 상기 게이트 절연막(8)이 가변 저항막으로 대체된다면, 본 발명에 따른 반도체 장치는 수직형 가변 저항 소자일 수도 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 8을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제 1 방향으로 연장되며 서로 이격된 제 1 및 제 2 도전 라인들;
    상기 제 1 및 제 2 도전 라인들을 덮는 층간절연막; 및
    상기 제 1 및 제 2 도전 라인들의 단부들을 전기적으로 연결시키는 제 1 연결구조체를 포함하되,
    상기 제 1 연결 구조체는, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 1 연결 플레이트를 포함하며,
    상기 제 1 연결 플레이트의 상부면은 상기 층간절연막의 상부면과 공면을 이루고, 상기 제 1 연결 플레이트의 하부면의 높이는 상기 제 1 및 제 2 도전 라인들의 상부면의 높이와 같거나 보다 낮으며
    상기 제 1 연결 플레이트는 상기 제 1 및 제 2 도전 라인들과 수직적으로 중첩되지 않는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 연결 구조체는 상기 층간절연막을 관통하여 상기 제 1 및 제 2 도전라인들의 단부들과 각각 접하는 제 1 및 제 2 콘택 플러그들; 및
    상기 콘택 플러그들과 상기 제 1 연결 플레이트를 전기적으로 연결시키는 배선을 더 포함하되,
    상기 제 1 연결 플레이트의 폭은 상기 콘택 플러그들의 폭 보다 넓은 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 장치는 상기 제 1 및 제 2 도전 라인들 사이에서 이들과 이격되도록 배치되는 제 3 도전 라인을 더 포함하되,
    상기 제 3 도전 라인의 하부면의 높이는 상기 제 1 및 제 2 도전 라인들의 상부면의 높이와 같거나 보다 낮은 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 3 도전라인은 상기 제 1 연결 플레이트와 동일한 물질을 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 도전라인들 상에 각각 상기 제 1 및 제 2 도전라인들과 이격되도록 배치되며 상기 층간절연막으로 덮이는 제 3 및 제 4 도전라인들; 및
    상기 제 3 및 제 4 도전라인들의 단부들을 전기적으로 연결시키되 상기 제 1 연결 구조체와 이격된 제 2 연결 구조체를 더 포함하되,
    상기 제 1 및 제 3 도전라인들의 단부들과 상기 제 2 및 제 4 도전라인들의 단부들은 계단 형태를 이루는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 연결 구조체는, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 층간절연막의 상부면과 공면을 이루는 상부면을 포함하며 상기 제 1 연결 플레이트와 이격된 제 2 연결 플레이트를 포함하는 반도체 장치.
  9. 기판 상에 서로 평행한 제 1 도전 라인들;
    상기 제 1 도전 라인들 상에서 상기 제 1 도전 라인들과 이격되도록 배치되되 서로 평행한 제 2 도전 라인들;
    상기 제 1 및 제 2 도전 라인들을 덮는 제 1층간절연막;
    상기 제 1 도전 라인들의 단부를 전기적으로 연결시키는 제 1 연결 구조체; 및
    상기 제 2 도전 라인들의 단부를 전기적으로 연결시키는 제 2 연결 구조체를 포함하되,
    상기 제 1 연결 구조체와 상기 제 2 연결 구조체 중 적어도 하나는 상기 도전 라인들과 교차하는 방향으로 연장되는 연결 플레이트를 포함하며,
    상기 연결 플레이트의 상부면은 상기 제 1 층간절연막의 상부면과 공면을 이루고, 상기 연결 플레이트의 하부면의 높이는 상기 제 1 및 제 2 도전 라인들의 상부면의 높이와 같거나 보다 낮으며,
    상기 제 1 연결 플레이트는 상기 제 1 및 제 2 도전 라인들과 수직적으로 중첩되지 않는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 도전 라인들과 상기 제 2 도전 라인들의 단부는 계단 형태를 이루는 반도체 장치.
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