JP2000269211A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 信号配線に外部からノイズが進入すること、
及び信号配線が発生するノイズによる他の配線に生じる
クロストークを防止する。 【解決手段】 信号配線１と同層に、信号配線１と平行
に２本の隣接配線２が形成されている。信号配線１及び
隣接配線２が形成されている層の上下に絶縁層を介して
存在する配線層には、信号配線１及び隣接配線２に対応
する位置に、ベタ形状の交差配線３が形成されている。
隣接配線２と交差配線３との間には、これらの配線層の
上下にある絶縁層に、隣接配線２をさらに上下にある交
差配線３と接続するための全配線域スルーホール４が形
成されている。全配線域スルーホール４は、隣接配線２
の全域に渡って設けられている。隣接配線２、交差配線
３及び全配線域スルーホール４は、互いに接続している
ために同電位に保たれている。
及び信号配線が発生するノイズによる他の配線に生じる
クロストークを防止する。 【解決手段】 信号配線１と同層に、信号配線１と平行
に２本の隣接配線２が形成されている。信号配線１及び
隣接配線２が形成されている層の上下に絶縁層を介して
存在する配線層には、信号配線１及び隣接配線２に対応
する位置に、ベタ形状の交差配線３が形成されている。
隣接配線２と交差配線３との間には、これらの配線層の
上下にある絶縁層に、隣接配線２をさらに上下にある交
差配線３と接続するための全配線域スルーホール４が形
成されている。全配線域スルーホール４は、隣接配線２
の全域に渡って設けられている。隣接配線２、交差配線
３及び全配線域スルーホール４は、互いに接続している
ために同電位に保たれている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にその配線構造に関するものである。
し、特にその配線構造に関するものである。
【０００２】
【従来の技術】半導体装置では、一般に、クロック配線
を初めとする信号配線の信号電位の変化によってノイズ
が発生する。この信号配線が発生するノイズによって、
信号配線間でクロストークが発生する。また、信号配線
には、半導体装置の外部からノイズが進入することがあ
る。このようなノイズやクロストークによって半導体装
置が誤作動することがあり、信号配線間または外部から
のノイズを防ぐことが、半導体装置においては重要な課
題となっている。
を初めとする信号配線の信号電位の変化によってノイズ
が発生する。この信号配線が発生するノイズによって、
信号配線間でクロストークが発生する。また、信号配線
には、半導体装置の外部からノイズが進入することがあ
る。このようなノイズやクロストークによって半導体装
置が誤作動することがあり、信号配線間または外部から
のノイズを防ぐことが、半導体装置においては重要な課
題となっている。
【０００３】そこで、特開平８−２７４１６７号公報で
は、クロック配線をノイズからシールドする構造を有す
る半導体装置が提案されている。図７は、この従来例に
かかる半導体装置の構造を示す断面図である。図示する
ように、この半導体装置では、クロック配線６１の左右
に断面寸法がほぼ同じ配線６２、６３を配置し、クロッ
ク配線６１及び配線６２、６３を含む領域の上下にＧＮ
Ｄ（接地）配線６５、６６を配置している。そして、配
線６２、６３とＧＮＤ配線６５、６６とをスルーホール
６４を介して接続している。
は、クロック配線をノイズからシールドする構造を有す
る半導体装置が提案されている。図７は、この従来例に
かかる半導体装置の構造を示す断面図である。図示する
ように、この半導体装置では、クロック配線６１の左右
に断面寸法がほぼ同じ配線６２、６３を配置し、クロッ
ク配線６１及び配線６２、６３を含む領域の上下にＧＮ
Ｄ（接地）配線６５、６６を配置している。そして、配
線６２、６３とＧＮＤ配線６５、６６とをスルーホール
６４を介して接続している。
【０００４】上記公報においては、スルーホールの形状
について特に言及していないが、半導体・ＩＣ用語事典
（株式会社オーム社；昭和５５年１２月２０日発行）に
よれば、スルーホールとは、「多層配線構造において中
間の絶縁層に孔あけして、上下の導体層を接続させた部
分をいう。」と定義されている。また、超ＬＳＩ総合事
典（株式会社サイエンスフォーラム；昭和６３月３１日
発行）によれば、スルーホールとは、「導体層相互間の
電気的接続などを必要とする箇所に設けられた貫通孔を
いう。」と定義されている。
について特に言及していないが、半導体・ＩＣ用語事典
（株式会社オーム社；昭和５５年１２月２０日発行）に
よれば、スルーホールとは、「多層配線構造において中
間の絶縁層に孔あけして、上下の導体層を接続させた部
分をいう。」と定義されている。また、超ＬＳＩ総合事
典（株式会社サイエンスフォーラム；昭和６３月３１日
発行）によれば、スルーホールとは、「導体層相互間の
電気的接続などを必要とする箇所に設けられた貫通孔を
いう。」と定義されている。
【０００５】従って、上記公報及び上記文献の記述から
判断すると、公報でいうところのスルーホール６４は、
導体層を接続するための単なる孔ということであり、公
報に記載の半導体装置は、例えば、図８の斜視図に示す
ように、スルーホール６４のそれぞれの間に、スリット
６７が形成されているような配線構造を有するものであ
ると考えることができる。
判断すると、公報でいうところのスルーホール６４は、
導体層を接続するための単なる孔ということであり、公
報に記載の半導体装置は、例えば、図８の斜視図に示す
ように、スルーホール６４のそれぞれの間に、スリット
６７が形成されているような配線構造を有するものであ
ると考えることができる。
【０００６】また、上記公報には、クロック配線６１を
ノイズシールドするために、機能しているのは、配線６
２、６３及びＧＮＤ配線６５、６６のみが機能している
ことが記載されている（同公報：段落０００９参照）。
一方、上記公報には、スルーホール６４に関して、配線
６２、６３とＧＮＤ配線６５、６６とを接続することの
みが記載されており、これ自体が何らかの機能を果たし
ているような記述はない。
ノイズシールドするために、機能しているのは、配線６
２、６３及びＧＮＤ配線６５、６６のみが機能している
ことが記載されている（同公報：段落０００９参照）。
一方、上記公報には、スルーホール６４に関して、配線
６２、６３とＧＮＤ配線６５、６６とを接続することの
みが記載されており、これ自体が何らかの機能を果たし
ているような記述はない。
【０００７】
【発明が解決しようとする課題】しかしながら、図７、
図８に示すような配線構造を有する半導体装置では、信
号配線６１にスルーホール６４間のスリット６７を介し
て他の信号配線や外部からのノイズが進入してしまうと
いう問題がある。また、信号配線６１が発生したノイズ
が、スルーホール６４間のスリット６７を介して他の信
号配線に進入してしまうという問題がある。
図８に示すような配線構造を有する半導体装置では、信
号配線６１にスルーホール６４間のスリット６７を介し
て他の信号配線や外部からのノイズが進入してしまうと
いう問題がある。また、信号配線６１が発生したノイズ
が、スルーホール６４間のスリット６７を介して他の信
号配線に進入してしまうという問題がある。
【０００８】本発明は、上記従来技術の問題点を解消す
るためになされたものであり、信号配線に外部からノイ
ズが進入することを防止する半導体装置を提供すること
を目的とする。
るためになされたものであり、信号配線に外部からノイ
ズが進入することを防止する半導体装置を提供すること
を目的とする。
【０００９】本発明は、また、信号配線が発生するノイ
ズによる他の配線に生じるクロストークを防止する半導
体装置を提供することを目的とする。
ズによる他の配線に生じるクロストークを防止する半導
体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる半導体装置は、信号電
圧が供給される信号配線と、前記信号配線と交わらない
ように両側に隣接するように、前記信号配線が形成され
ている層と同一の層に形成された隣接配線と、前記信号
配線及び前記隣接配線に対応する位置に一面ベタ状とし
て前記信号配線及び前記隣接配線が形成されている層の
上下に絶縁層を介して存在する導体または半導体の層に
それぞれ形成された交差配線と、前記隣接配線と前記上
下の交差配線との間の絶縁層に前記隣接配線の全域に亘
ってあけられ、前記隣接配線と前記交差配線とをそれぞ
れ電気的に接続する全配線域スルーホールとを備えるこ
とを特徴とする。
め、本発明の第１の観点にかかる半導体装置は、信号電
圧が供給される信号配線と、前記信号配線と交わらない
ように両側に隣接するように、前記信号配線が形成され
ている層と同一の層に形成された隣接配線と、前記信号
配線及び前記隣接配線に対応する位置に一面ベタ状とし
て前記信号配線及び前記隣接配線が形成されている層の
上下に絶縁層を介して存在する導体または半導体の層に
それぞれ形成された交差配線と、前記隣接配線と前記上
下の交差配線との間の絶縁層に前記隣接配線の全域に亘
ってあけられ、前記隣接配線と前記交差配線とをそれぞ
れ電気的に接続する全配線域スルーホールとを備えるこ
とを特徴とする。
【００１１】上記半導体装置では、信号電圧が供給され
る信号配線は、その周囲に形成された隣接配線、交差配
線及び全配線域スルーホールとによって覆われることと
なる。このため、信号電圧の変化によって信号配線から
放射されるノイズが、隣接配線、交差配線及び全配線域
スルーホールによって遮断され、外部に漏れることがな
い。このため、信号配線からのノイズが他の信号配線に
影響を及ぼすことによって生じる、信号配線間のクロス
トークを防ぐことができる。
る信号配線は、その周囲に形成された隣接配線、交差配
線及び全配線域スルーホールとによって覆われることと
なる。このため、信号電圧の変化によって信号配線から
放射されるノイズが、隣接配線、交差配線及び全配線域
スルーホールによって遮断され、外部に漏れることがな
い。このため、信号配線からのノイズが他の信号配線に
影響を及ぼすことによって生じる、信号配線間のクロス
トークを防ぐことができる。
【００１２】また、上記半導体装置内の他の信号配線、
或いは上記半導体装置の外部にある電子回路などから放
射されたノイズは、隣接配線、交差配線及び全配線域ス
ルーホールによって遮断され、信号配線に混入すること
がない。このため、外部からのノイズによる誤動作を防
ぐことができる。
或いは上記半導体装置の外部にある電子回路などから放
射されたノイズは、隣接配線、交差配線及び全配線域ス
ルーホールによって遮断され、信号配線に混入すること
がない。このため、外部からのノイズによる誤動作を防
ぐことができる。
【００１３】上記半導体装置において、前記隣接配線
は、前記信号配線と平行に形成されていてもよい。
は、前記信号配線と平行に形成されていてもよい。
【００１４】上記半導体装置において、前記隣接配線、
前記交差配線及び前記全配線域スルーホールの電位は、
所定の値に保たれたものとすることができる。また、特
に半導体装置内のすべての信号配線が上記のような構造
を有する場合には、前記隣接配線、前記交差配線及び前
記全配線域スルーホールの電位は、前記信号配線の電位
と同相に保たれたものとすることができる。
前記交差配線及び前記全配線域スルーホールの電位は、
所定の値に保たれたものとすることができる。また、特
に半導体装置内のすべての信号配線が上記のような構造
を有する場合には、前記隣接配線、前記交差配線及び前
記全配線域スルーホールの電位は、前記信号配線の電位
と同相に保たれたものとすることができる。
【００１５】なお、上記半導体装置において、前記信号
配線は、それぞれ絶縁層を介して別の層に形成されると
共に、それぞれ同相の信号電圧が供給されるものが複数
形成されたものとすることもできる。この場合、前記隣
接配線は、複数の信号配線の両側にそれぞれ形成された
ものとすることができ、最上位の層から最下位の層まで
の隣接配線を層間でそれぞれ電気的に接続する全配線域
スルーホールがさらに形成されたものとすることができ
る。
配線は、それぞれ絶縁層を介して別の層に形成されると
共に、それぞれ同相の信号電圧が供給されるものが複数
形成されたものとすることもできる。この場合、前記隣
接配線は、複数の信号配線の両側にそれぞれ形成された
ものとすることができ、最上位の層から最下位の層まで
の隣接配線を層間でそれぞれ電気的に接続する全配線域
スルーホールがさらに形成されたものとすることができ
る。
【００１６】上記目的を達成するため、本発明の第２の
観点にかかる半導体装置は、信号電圧が供給される信号
配線の周囲を全域に亘って、所定の電位に保たれた、ま
たは前記信号配線と同相の電圧が供給される導体または
半導体で覆った配線構造を有することを特徴とする。
観点にかかる半導体装置は、信号電圧が供給される信号
配線の周囲を全域に亘って、所定の電位に保たれた、ま
たは前記信号配線と同相の電圧が供給される導体または
半導体で覆った配線構造を有することを特徴とする。
【００１７】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００１８】図１は、この実施の形態にかかる半導体装
置の配線構造を示す斜視図である。この半導体装置で
は、導体または半導体からなる配線層と絶縁体からなる
絶縁層との多層構造でなるもので、図１に示すように、
クロックその他の信号の伝達路である信号配線１と同一
の配線層に、信号配線１と平行に、その両側に２本の隣
接配線２が形成されている。信号配線１及び隣接配線２
が形成されている層の上下に絶縁層を介して存在する配
線層には、信号配線１及び隣接配線２に対応する位置
に、ベタ形状の交差配線３が形成されている。
置の配線構造を示す斜視図である。この半導体装置で
は、導体または半導体からなる配線層と絶縁体からなる
絶縁層との多層構造でなるもので、図１に示すように、
クロックその他の信号の伝達路である信号配線１と同一
の配線層に、信号配線１と平行に、その両側に２本の隣
接配線２が形成されている。信号配線１及び隣接配線２
が形成されている層の上下に絶縁層を介して存在する配
線層には、信号配線１及び隣接配線２に対応する位置
に、ベタ形状の交差配線３が形成されている。
【００１９】隣接配線２と交差配線３との間には、これ
らの配線層の上下にある絶縁層に、隣接配線２をさらに
上下にある交差配線３と接続するための全配線域スルー
ホール４が形成されている。全配線域スルーホール４
は、導体または半導体からなるもので、隣接配線２の全
域に渡って設けられ、隣接配線２と交差配線３とを電気
的に接続する。すなわち、隣接配線２、交差配線３及び
全配線域スルーホール４は、信号配線１の周りに同軸状
に形成されている。
らの配線層の上下にある絶縁層に、隣接配線２をさらに
上下にある交差配線３と接続するための全配線域スルー
ホール４が形成されている。全配線域スルーホール４
は、導体または半導体からなるもので、隣接配線２の全
域に渡って設けられ、隣接配線２と交差配線３とを電気
的に接続する。すなわち、隣接配線２、交差配線３及び
全配線域スルーホール４は、信号配線１の周りに同軸状
に形成されている。
【００２０】信号配線１は、クロックパルス発生回路な
どの信号電圧を発生する回路に一端が接続されており、
該回路が発生した信号電圧によりその電位が変化する。
隣接配線２、交差配線３及び全配線域スルーホール４
は、互いに接続しているために同電位となっており、例
えば、電源電圧、グラウンドレベル（０Ｖ）に保たれて
いる。
どの信号電圧を発生する回路に一端が接続されており、
該回路が発生した信号電圧によりその電位が変化する。
隣接配線２、交差配線３及び全配線域スルーホール４
は、互いに接続しているために同電位となっており、例
えば、電源電圧、グラウンドレベル（０Ｖ）に保たれて
いる。
【００２１】なお、信号配線１を中心として同軸状に形
成された隣接配線２、交差配線３及び全配線域スルーホ
ール４は、これらが形成されている層と他の層に形成さ
れている他の配線と交差していてもよい。
成された隣接配線２、交差配線３及び全配線域スルーホ
ール４は、これらが形成されている層と他の層に形成さ
れている他の配線と交差していてもよい。
【００２２】以下、図１に示すような配線構造がもたら
す、この実施の形態にかかる半導体装置における作用に
ついて、（１）信号配線１が発生するノイズ、（２）他
の信号配線または外部からのノイズ、のそれぞれで場合
を分けて説明する。
す、この実施の形態にかかる半導体装置における作用に
ついて、（１）信号配線１が発生するノイズ、（２）他
の信号配線または外部からのノイズ、のそれぞれで場合
を分けて説明する。
【００２３】（１）信号配線１が発生するノイズ 信号配線１は、信号電圧発生回路が発生する信号電圧の
変化することで、その電位が変化し、ノイズを発生す
る。信号配線１から発生したノイズは、信号配線１の周
囲に放射されることとなるが、その周囲を覆っている隣
接配線２、交差配線３及び全配線域スルーホール４によ
って完全に遮断される。このため、信号配線１が発生し
たノイズは、他の信号配線に混入することがない。
変化することで、その電位が変化し、ノイズを発生す
る。信号配線１から発生したノイズは、信号配線１の周
囲に放射されることとなるが、その周囲を覆っている隣
接配線２、交差配線３及び全配線域スルーホール４によ
って完全に遮断される。このため、信号配線１が発生し
たノイズは、他の信号配線に混入することがない。
【００２４】（２）他の信号配線または外部からのノイ
ズ 信号配線１が形成されている半導体装置内にある他の信
号配線は、信号配線１と同様に、その電位が変化するこ
とでノイズを発生する。他の信号配線が発生したノイズ
は、信号配線１に向けても放射される。また、例えば、
半導体装置の外部にある電子回路が発生したノイズも、
信号配線１に向けて放射される。
ズ 信号配線１が形成されている半導体装置内にある他の信
号配線は、信号配線１と同様に、その電位が変化するこ
とでノイズを発生する。他の信号配線が発生したノイズ
は、信号配線１に向けても放射される。また、例えば、
半導体装置の外部にある電子回路が発生したノイズも、
信号配線１に向けて放射される。
【００２５】このような信号配線１に向けて放射された
ノイズは、信号配線１の周囲を覆っている隣接配線２、
交差配線３及び全配線域スルーホール４によって完全に
遮断され、信号配線１に到達することがない。このた
め、同一の半導体装置内の他の信号配線が発生したノイ
ズ、または外部の電子回路が発生したノイズが信号配線
１に混入することがない。
ノイズは、信号配線１の周囲を覆っている隣接配線２、
交差配線３及び全配線域スルーホール４によって完全に
遮断され、信号配線１に到達することがない。このた
め、同一の半導体装置内の他の信号配線が発生したノイ
ズ、または外部の電子回路が発生したノイズが信号配線
１に混入することがない。
【００２６】以上説明したように、この実施の形態にか
かる半導体装置では、信号配線１は、隣接配線２、交差
配線３及び全配線域スルーホール４によって完全に遮蔽
されている。このため、信号配線１に他の信号配線や外
部からノイズが進入することを防ぐことができる。ま
た、信号配線１から隣接配線２、交差配線３及び全配線
域スルーホール４の外部に漏れることがなく、信号配線
１が発生したノイズにより他の信号配線との間にクロス
トークが発生することがない。
かる半導体装置では、信号配線１は、隣接配線２、交差
配線３及び全配線域スルーホール４によって完全に遮蔽
されている。このため、信号配線１に他の信号配線や外
部からノイズが進入することを防ぐことができる。ま
た、信号配線１から隣接配線２、交差配線３及び全配線
域スルーホール４の外部に漏れることがなく、信号配線
１が発生したノイズにより他の信号配線との間にクロス
トークが発生することがない。
【００２７】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について、説明する。
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について、説明する。
【００２８】上記の実施の形態では、隣接配線２、交差
配線３及び全配線域スルーホール４は、定電位に保たれ
ていた。これに対し、特に半導体装置内のすべての信号
配線に上記のような配線構造を採用する場合には、各信
号配線の周囲にある隣接配線２、交差配線３及び全配線
域スルーホール４の電位を、その中心にある信号配線１
の電位と同相に保つようにしてもよい。
配線３及び全配線域スルーホール４は、定電位に保たれ
ていた。これに対し、特に半導体装置内のすべての信号
配線に上記のような配線構造を採用する場合には、各信
号配線の周囲にある隣接配線２、交差配線３及び全配線
域スルーホール４の電位を、その中心にある信号配線１
の電位と同相に保つようにしてもよい。
【００２９】上記の実施の形態では、隣接配線２は、信
号配線１と平行に、その両側に隣接して形成されていた
が、信号配線１と交わらず、また、交差配線３及び全配
線域スルーホール４で信号配線１を完全に覆うことがで
きるのであれば、信号配線１と必ずしも平行に形成する
必要はない。
号配線１と平行に、その両側に隣接して形成されていた
が、信号配線１と交わらず、また、交差配線３及び全配
線域スルーホール４で信号配線１を完全に覆うことがで
きるのであれば、信号配線１と必ずしも平行に形成する
必要はない。
【００３０】上記の実施の形態では、１本の信号配線１
（または同相の信号が供給される複数本の信号配線）の
みを、隣接配線２、交差配線３及び全配線域スルーホー
ル４で覆った配線構造を有する半導体装置について説明
した。これに対し、同一の層に互いに平行に複数の信号
配線を形成する場合もあり得る。このような場合、複数
の信号配線に供給される信号が同相であるかどうかによ
って、次のような配線構造を採用することができる。
（または同相の信号が供給される複数本の信号配線）の
みを、隣接配線２、交差配線３及び全配線域スルーホー
ル４で覆った配線構造を有する半導体装置について説明
した。これに対し、同一の層に互いに平行に複数の信号
配線を形成する場合もあり得る。このような場合、複数
の信号配線に供給される信号が同相であるかどうかによ
って、次のような配線構造を採用することができる。
【００３１】同一の配線層に同相の信号が供給される複
数の信号配線を形成する場合には、図２に示すように、
複数の信号配線１１は、隣接配線２、交差配線３及び全
配線域スルーホール４の内部において複数並列に形成さ
れていてもよい。
数の信号配線を形成する場合には、図２に示すように、
複数の信号配線１１は、隣接配線２、交差配線３及び全
配線域スルーホール４の内部において複数並列に形成さ
れていてもよい。
【００３２】また、同一の配線層に同相でない信号が供
給される複数の信号配線を形成する場合には、図３に示
すように、２本の信号配線２１に共通の隣接配線２２を
形成し、また、互いに信号配線２１と反対側に、図１と
隣接配線２を形成してもよい。そして、信号配線２１、
隣接配線２、２２に対応する位置の上下の配線層に交差
配線２３を形成し、隣接配線２、２２と交差配線２３と
の間に全配線域スルーホール４、２４を設けて、これら
を互いに接続してもよい。この場合、隣接配線２、２
２、交差配線２３及び全配線域スルーホール４、２４の
電位は、電源電圧やグラウンドレベルなどの定電位に保
てばよい。
給される複数の信号配線を形成する場合には、図３に示
すように、２本の信号配線２１に共通の隣接配線２２を
形成し、また、互いに信号配線２１と反対側に、図１と
隣接配線２を形成してもよい。そして、信号配線２１、
隣接配線２、２２に対応する位置の上下の配線層に交差
配線２３を形成し、隣接配線２、２２と交差配線２３と
の間に全配線域スルーホール４、２４を設けて、これら
を互いに接続してもよい。この場合、隣接配線２、２
２、交差配線２３及び全配線域スルーホール４、２４の
電位は、電源電圧やグラウンドレベルなどの定電位に保
てばよい。
【００３３】上記の実施の形態では、信号配線１と別の
配線層に形成されて交差する他の信号配線については、
特に言及していなかった。異なる配線層に形成される複
数の信号配線については、それらが互いに平行であるか
交差するか、或いは信号電位が同相であるかどうかによ
って、次のようにして形成することができる。
配線層に形成されて交差する他の信号配線については、
特に言及していなかった。異なる配線層に形成される複
数の信号配線については、それらが互いに平行であるか
交差するか、或いは信号電位が同相であるかどうかによ
って、次のようにして形成することができる。
【００３４】異なる配線層に形成される信号配線が互い
に平行で、且つ供給される信号電位が同相である場合に
は、図４に示すように、複数の信号配線３１が形成され
ているそれぞれの配線層に、各信号配線３１と平行して
隣接配線３２を形成し、隣接配線３２と交差配線３との
間に全配線域スルーホール４を設け、隣接配線３２の相
互間に全配線域スルーホール３４を設ければよい。
に平行で、且つ供給される信号電位が同相である場合に
は、図４に示すように、複数の信号配線３１が形成され
ているそれぞれの配線層に、各信号配線３１と平行して
隣接配線３２を形成し、隣接配線３２と交差配線３との
間に全配線域スルーホール４を設け、隣接配線３２の相
互間に全配線域スルーホール３４を設ければよい。
【００３５】異なる配線層に形成される信号配線が互い
に平行で、且つ供給される信号電位が同相でない場合に
は、図５に示すように、複数の信号配線４１がそれぞれ
形成されている層の間の配線層に、信号配線４１及び隣
接配線２の位置に対応する交差配線４３を形成すればよ
い。そして、隣接配線２と交差配線４３との間にも全配
線域スルーホール４４を設ければよい。
に平行で、且つ供給される信号電位が同相でない場合に
は、図５に示すように、複数の信号配線４１がそれぞれ
形成されている層の間の配線層に、信号配線４１及び隣
接配線２の位置に対応する交差配線４３を形成すればよ
い。そして、隣接配線２と交差配線４３との間にも全配
線域スルーホール４４を設ければよい。
【００３６】異なる配線層に形成される信号配線が交差
する場合には、図６に示すように、複数の信号配線５１
がそれぞれ形成されている層の配線層に、上側の信号配
線５１及びそれに平行な隣接配線２の位置と、下側の信
号配線５１及びそれに平行な隣接配線２の位置とに対応
する交差配線５３を設ければよい。そして、隣接配線２
と１番上及び１番下の交差配線３との間に全配線域スル
ーホール４を設けると共に、それぞれの隣接配線２と交
差配線５３との間にも全配線域スルーホール５４を設け
ればよい。
する場合には、図６に示すように、複数の信号配線５１
がそれぞれ形成されている層の配線層に、上側の信号配
線５１及びそれに平行な隣接配線２の位置と、下側の信
号配線５１及びそれに平行な隣接配線２の位置とに対応
する交差配線５３を設ければよい。そして、隣接配線２
と１番上及び１番下の交差配線３との間に全配線域スル
ーホール４を設けると共に、それぞれの隣接配線２と交
差配線５３との間にも全配線域スルーホール５４を設け
ればよい。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
信号配線へのノイズの進入や信号配線間で発生するクロ
ストークを防止することができる。
信号配線へのノイズの進入や信号配線間で発生するクロ
ストークを防止することができる。
【図１】本発明の実施の形態にかかる半導体装置の配線
構造を示す斜視図である。
構造を示す斜視図である。
【図２】本発明の他の実施の形態にかかる半導体装置の
配線構造を示す斜視図である。
配線構造を示す斜視図である。
【図３】本発明の他の実施の形態にかかる半導体装置の
配線構造を示す斜視図である。
配線構造を示す斜視図である。
【図４】本発明の他の実施の形態にかかる半導体装置の
配線構造を示す斜視図である。
配線構造を示す斜視図である。
【図５】本発明の他の実施の形態にかかる半導体装置の
配線構造を示す斜視図である。
配線構造を示す斜視図である。
【図６】本発明の他の実施の形態にかかる半導体装置の
配線構造を示す斜視図である。
配線構造を示す斜視図である。
【図７】従来例にかかる半導体装置の配線構造を示す断
面図である。
面図である。
【図８】従来例にかかる半導体装置の配線構造を示す斜
視図である。
視図である。
１ 信号配線 ２ 隣接配線 ３ 交差配線 ４ 全配線域スルーホール １１ 信号配線 ２１ 信号配線 ２２ 隣接配線 ２３ 交差配線 ２４ 全配線域スルーホール ３１ 信号配線 ３４ 全配線域スルーホール ４１ 信号配線 ４３ 交差配線 ４４ 全配線域スルーホール ５１ 信号配線 ５３ 交差配線 ５４ 全配線域スルーホール
Claims (6)
- 【請求項１】信号電圧が供給される信号配線と、 前記信号配線と交わらないように両側に隣接するよう
に、前記信号配線が形成されている層と同一の層に形成
された隣接配線と、 前記信号配線及び前記隣接配線に対応する位置に一面ベ
タ状として前記信号配線及び前記隣接配線が形成されて
いる層の上下に絶縁層を介して存在する導体または半導
体の層にそれぞれ形成された交差配線と、 前記隣接配線と前記上下の交差配線との間の絶縁層に前
記隣接配線の全域に亘ってあけられ、前記隣接配線と前
記交差配線とをそれぞれ電気的に接続する全配線域スル
ーホールとを備えることを特徴とする半導体装置。 - 【請求項２】前記隣接配線は、前記信号配線と平行に形
成されていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】前記隣接配線、前記交差配線及び前記全配
線域スルーホールの電位は、所定の値に保たれることを
特徴とする請求項１または２に記載の半導体装置。 - 【請求項４】前記隣接配線、前記交差配線及び前記全配
線域スルーホールの電位は、前記信号配線の電位と同相
に保たれることを特徴とする請求項１乃至３のいずれか
１項に記載の半導体装置。 - 【請求項５】前記信号配線は、それぞれ絶縁層を介して
別の層に形成されると共に、それぞれ同相の信号電圧が
供給されるものが複数形成されており、 前記隣接配線は、複数の信号配線の両側にそれぞれ形成
されており、 最上位の層から最下位の層までの隣接配線を層間でそれ
ぞれ電気的に接続する全配線域スルーホールがさらに形
成されていることを特徴とする請求項１乃至４のいずれ
か１項に記載の半導体装置。 - 【請求項６】信号電圧が供給される信号配線の周囲を全
域に亘って、所定の電位に保たれた、または前記信号配
線と同相の電圧が供給される導体または半導体で覆った
配線構造を有することを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067625A JP2000269211A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置 |
| DE10012700A DE10012700A1 (de) | 1999-03-15 | 2000-03-15 | Halbleitervorrichtung |
| US09/525,802 US20010040274A1 (en) | 1999-03-15 | 2000-03-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067625A JP2000269211A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269211A true JP2000269211A (ja) | 2000-09-29 |
Family
ID=13350362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11067625A Pending JP2000269211A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20010040274A1 (ja) |
| JP (1) | JP2000269211A (ja) |
| DE (1) | DE10012700A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245551A (ja) * | 2005-02-02 | 2006-09-14 | Ricoh Co Ltd | 半導体集積装置及びそのシールド配線方法 |
| JP2007116135A (ja) * | 2005-09-21 | 2007-05-10 | Infineon Technologies Ag | 複数の導電構造レベルを備えた集積回路構造、および、その製造方法 |
| US7576382B2 (en) | 2005-02-02 | 2009-08-18 | Ricoh Company, Ltd. | Semiconductor integrated device and method of providing shield interconnection therein |
| JP2014120710A (ja) * | 2012-12-19 | 2014-06-30 | Nippon Telegr & Teleph Corp <Ntt> | 多層高周波伝送線路およびその製造方法 |
| JP2017108176A (ja) * | 2017-03-08 | 2017-06-15 | キヤノン株式会社 | 半導体装置、固体撮像装置、および撮像システム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897548B2 (en) * | 2003-07-02 | 2005-05-24 | Hewlett-Packard Development Company, L.P. | Semiconductor differential interconnect |
| KR100729356B1 (ko) * | 2005-08-23 | 2007-06-15 | 삼성전자주식회사 | 플래시 메모리 장치의 레이아웃 구조 |
| DE102005045059B4 (de) * | 2005-09-21 | 2011-05-19 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mehreren Leitstrukturlagen und Spule sowie Verfahren zur Herstellung |
| DE102005045056B4 (de) * | 2005-09-21 | 2007-06-21 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mehreren Leitstrukturlagen und Kondensator |
| DE102005045057A1 (de) * | 2005-09-21 | 2007-03-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mehreren Leitstrukturlagen und Koaxialleitung sowie Verfahren |
| US8344819B2 (en) | 2008-10-28 | 2013-01-01 | Broadcom Corporation | Conformal reference planes in substrates |
| US8279025B2 (en) * | 2008-12-09 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Slow-wave coaxial transmission line having metal shield strips and dielectric strips with minimum dimensions |
| US8130059B2 (en) * | 2009-04-15 | 2012-03-06 | International Business Machines Corporation | On chip slow-wave structure, method of manufacture and design structure |
| KR102000622B1 (ko) | 2013-01-17 | 2019-07-16 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| JP6100074B2 (ja) * | 2013-04-25 | 2017-03-22 | キヤノン株式会社 | 光電変換装置及び撮像システム |
| US9786975B2 (en) * | 2015-08-04 | 2017-10-10 | Raytheon Company | Transmission line formed of printed self-supporting metallic material |
| US9992859B2 (en) | 2015-09-25 | 2018-06-05 | Intel Corporation | Low loss and low cross talk transmission lines using shaped vias |
| US10939541B2 (en) * | 2017-03-31 | 2021-03-02 | Huawei Technologies Co., Ltd. | Shield structure for a low crosstalk single ended clock distribution circuit |
-
1999
- 1999-03-15 JP JP11067625A patent/JP2000269211A/ja active Pending
-
2000
- 2000-03-15 US US09/525,802 patent/US20010040274A1/en not_active Abandoned
- 2000-03-15 DE DE10012700A patent/DE10012700A1/de not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| US20010040274A1 (en) | 2001-11-15 |
| DE10012700A1 (de) | 2001-02-01 |
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