JPH09307061A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH09307061A JPH09307061A JP12201796A JP12201796A JPH09307061A JP H09307061 A JPH09307061 A JP H09307061A JP 12201796 A JP12201796 A JP 12201796A JP 12201796 A JP12201796 A JP 12201796A JP H09307061 A JPH09307061 A JP H09307061A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- line
- signal
- wirings
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明の課題は、信号線間の信号どうしの干
渉や容量結合に起因した雑音の重畳現象に対する対策と
して、簡単且つ簡易に電気的シールドを行える配線構成
の半導体集積回路装置を提供することである。 【解決手段】本発明は、上記課題を解決するために、一
方の信号線と他方の信号線とが並行して配置された集積
回路装置において、前記一方の信号線から分岐した配線
を前記一方及び他方の信号線の間に配置したことを特徴
とし、その分岐配線を利用することによって当該信号線
と実質的に同電位の配線で電気的にシールドでき、電気
的シールドの簡素化を図ることができる。
渉や容量結合に起因した雑音の重畳現象に対する対策と
して、簡単且つ簡易に電気的シールドを行える配線構成
の半導体集積回路装置を提供することである。 【解決手段】本発明は、上記課題を解決するために、一
方の信号線と他方の信号線とが並行して配置された集積
回路装置において、前記一方の信号線から分岐した配線
を前記一方及び他方の信号線の間に配置したことを特徴
とし、その分岐配線を利用することによって当該信号線
と実質的に同電位の配線で電気的にシールドでき、電気
的シールドの簡素化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体の集積回路
装置に関し、殊に信号配線間における電気的シールドを
設ける配線技術に関する。
装置に関し、殊に信号配線間における電気的シールドを
設ける配線技術に関する。
【０００２】
【従来の技術】最近の半導体集積回路デバイスの製造に
おける微細化技術の進歩に伴い、集積回路を構成する配
線の幅が益々細くなって来ている。このため、クロスト
ークと呼ばれる信号線間の信号どうしの干渉が起きた
り、ノイズを受けて誤動作を生じるという問題が大きく
クローズアップされてきている。殊に、２つの信号配線
が隣接して並行配置された場合、電気的な容量結合によ
って互いに影響しあって信号線に雑音が乗る原因になっ
ていた。
おける微細化技術の進歩に伴い、集積回路を構成する配
線の幅が益々細くなって来ている。このため、クロスト
ークと呼ばれる信号線間の信号どうしの干渉が起きた
り、ノイズを受けて誤動作を生じるという問題が大きく
クローズアップされてきている。殊に、２つの信号配線
が隣接して並行配置された場合、電気的な容量結合によ
って互いに影響しあって信号線に雑音が乗る原因になっ
ていた。
【０００３】そこで、第３図に示すようなひとつの電気
的シールドの工夫が講じられている。これは半導体基板
３０の上にデジタル信号線３１が配線され、それに平行
して両側にクロック信号のような他の信号線３２、３３
が隣接配置されている。この場合、信号線３１には隣接
の信号線３２、３３との間の容量結合によって雑音の影
響を受けるので、各線間にシールド線３４、３５をそれ
ぞれ配置している。これらのシールド線３２、３３は外
部の接地／電源電極３６とワイヤボンディングされるこ
とによって、接地電位あるいは電源電位に保持されてい
る。（その他の従来のシールド技術は特開平２ー１０５
５３２号公報、特開平５ー５５２２７号公報等を参
照。）
的シールドの工夫が講じられている。これは半導体基板
３０の上にデジタル信号線３１が配線され、それに平行
して両側にクロック信号のような他の信号線３２、３３
が隣接配置されている。この場合、信号線３１には隣接
の信号線３２、３３との間の容量結合によって雑音の影
響を受けるので、各線間にシールド線３４、３５をそれ
ぞれ配置している。これらのシールド線３２、３３は外
部の接地／電源電極３６とワイヤボンディングされるこ
とによって、接地電位あるいは電源電位に保持されてい
る。（その他の従来のシールド技術は特開平２ー１０５
５３２号公報、特開平５ー５５２２７号公報等を参
照。）
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のシールド線は集積回路中にある接地電位あるいは電
源電位に保持された配線を利用してシールドすべき信号
線間まで引き回すため余分に迂回配線したり、あるいは
電源あるいは接地ラインが近傍にないときにはわざわざ
設けたりする必要があり、回路配置の簡素化を妨げたり
回路設計に制約を与えるという問題を生じていた。
来のシールド線は集積回路中にある接地電位あるいは電
源電位に保持された配線を利用してシールドすべき信号
線間まで引き回すため余分に迂回配線したり、あるいは
電源あるいは接地ラインが近傍にないときにはわざわざ
設けたりする必要があり、回路配置の簡素化を妨げたり
回路設計に制約を与えるという問題を生じていた。
【０００５】本発明にかかる課題は、上記従来の問題点
に鑑み、簡易な構成の電気的シールドを備えた集積回路
装置を提供することである。
に鑑み、簡易な構成の電気的シールドを備えた集積回路
装置を提供することである。
【０００６】
【課題を解決するための手段】本出願人はかかる課題に
関し、信号線から分岐した配線を利用することによって
当該信号線と同電位の配線で電気的にシールドできる点
に着目し、電気的シールドの簡素化を図るに至ったので
ある。そこで、上記課題を解決するために、請求項１に
かかる発明は、一方の信号線と他方の信号線とが並行し
て配置された集積回路装置において、前記一方の信号線
から分岐した配線を前記一方及び他方の信号線の間に配
置したことを特徴とする。
関し、信号線から分岐した配線を利用することによって
当該信号線と同電位の配線で電気的にシールドできる点
に着目し、電気的シールドの簡素化を図るに至ったので
ある。そこで、上記課題を解決するために、請求項１に
かかる発明は、一方の信号線と他方の信号線とが並行し
て配置された集積回路装置において、前記一方の信号線
から分岐した配線を前記一方及び他方の信号線の間に配
置したことを特徴とする。
【０００７】
【発明の効果】請求項１の発明によれば、シールドすべ
き対象の信号線から配線を分岐形成することにより電気
的シールドを達成できるため、余分な配線の引き回しを
施したりせずに、また周囲近傍に電源ラインや接地ライ
ンのないところでも簡易なレイアウトによるシールド構
造を半導体集積回路装置に具備させることができる。
き対象の信号線から配線を分岐形成することにより電気
的シールドを達成できるため、余分な配線の引き回しを
施したりせずに、また周囲近傍に電源ラインや接地ライ
ンのないところでも簡易なレイアウトによるシールド構
造を半導体集積回路装置に具備させることができる。
【０００８】
【発明の実施の形態】以下、本発明を実施した例を図面
によって説明する。図１は本発明の一実施例である半導
体集積回路装置を示す。本実施例の半導体集積回路装置
は半導体基板６に所定の回路を形成したものであり、図
面には配線パターンの一部を拡大して示している。
によって説明する。図１は本発明の一実施例である半導
体集積回路装置を示す。本実施例の半導体集積回路装置
は半導体基板６に所定の回路を形成したものであり、図
面には配線パターンの一部を拡大して示している。
【０００９】これらの配線は信号線１と、それに隣接し
て並行配置された信号線２、３と、信号線１と信号線２
または３の間に設けた配線４、５からなる。信号線１は
インバータ７及び８を介して図示しない回路部に接続さ
れている。本願発明の適用においてはそのような回路部
の種類、性質に格別の制限を設ける必要はない。また、
信号線２、３はクロック信号の供給線である。これら
は、遮蔽すべき信号線１へのノイズ影響源として存在す
るものであり、例えばクロック分配線やそのほかのアナ
ログ信号線等であり、特に高周波クロック等では有害な
影響を信号線１に与える。
て並行配置された信号線２、３と、信号線１と信号線２
または３の間に設けた配線４、５からなる。信号線１は
インバータ７及び８を介して図示しない回路部に接続さ
れている。本願発明の適用においてはそのような回路部
の種類、性質に格別の制限を設ける必要はない。また、
信号線２、３はクロック信号の供給線である。これら
は、遮蔽すべき信号線１へのノイズ影響源として存在す
るものであり、例えばクロック分配線やそのほかのアナ
ログ信号線等であり、特に高周波クロック等では有害な
影響を信号線１に与える。
【００１０】配線４、５は信号線２、３から信号線１へ
の上記の影響を遮蔽すべく設けられたものであり、それ
ぞれ信号線１から分岐し、信号線２、３とほぼ平行して
配線され、インバータ８の手前で再度信号線１と結合し
ている。これらの配線は信号線１から分岐したものでそ
れと同電位であるから、信号線１との間には線間容量結
合に基づく影響が極めて小さくなり、信号線２または３
からの影響によって受けた変動を緩和して信号線１に反
映させることにもなり、信号線１を十分に遮蔽すること
ができる。
の上記の影響を遮蔽すべく設けられたものであり、それ
ぞれ信号線１から分岐し、信号線２、３とほぼ平行して
配線され、インバータ８の手前で再度信号線１と結合し
ている。これらの配線は信号線１から分岐したものでそ
れと同電位であるから、信号線１との間には線間容量結
合に基づく影響が極めて小さくなり、信号線２または３
からの影響によって受けた変動を緩和して信号線１に反
映させることにもなり、信号線１を十分に遮蔽すること
ができる。
【００１１】上記の構成例では遮蔽用配線４、５を各両
端が信号線１に結線する態様で並設しているが、図２に
示すように、配線４、５の各一端側を開放状態としても
同様の遮蔽効果を得ることができる。図２はその模式配
置を示し、配線１０、１１の各一端が信号線１から分岐
して信号線４、５と並行して延長され、その終端は結合
することなくインバータ８付近で開放状態となってい
る。このような配線構造においても、信号線１から分岐
した配線１０、１１は信号線１と実施的に同電位であ
り、信号線４または５からの影響によって受けた変動を
緩和して、信号線１を十分に遮蔽することができる。
端が信号線１に結線する態様で並設しているが、図２に
示すように、配線４、５の各一端側を開放状態としても
同様の遮蔽効果を得ることができる。図２はその模式配
置を示し、配線１０、１１の各一端が信号線１から分岐
して信号線４、５と並行して延長され、その終端は結合
することなくインバータ８付近で開放状態となってい
る。このような配線構造においても、信号線１から分岐
した配線１０、１１は信号線１と実施的に同電位であ
り、信号線４または５からの影響によって受けた変動を
緩和して、信号線１を十分に遮蔽することができる。
【００１２】以上の２例からも明かなように、本願発明
においては遮蔽対象の信号線から単に配線を分岐形成す
ることにより、上記のような電気的シールドを達成でき
るので、周囲近傍に電源ラインや接地ラインのないとこ
ろでも簡単にシールド構造を半導体集積回路装置に具備
させることができる。そして、信号線を分岐延長させる
ことにより形成できるので、信号線１本程度の間隔があ
れば遮蔽用配線を容易に設定でき、レイアウトの設計上
制約を与えず、かつ集積回路の簡素化も妨げずに済む。
勿論、信号線４、５のいずれか一方のみの時には信号線
１と残りの信号線の間に遮蔽配線を施せばよい。また、
遮蔽配線の並行配置は、実質的に平行な配線レイアオウ
トに限らず、ノイズ干渉を抑制できる程度の並行状態ま
で許容して適用できる。
においては遮蔽対象の信号線から単に配線を分岐形成す
ることにより、上記のような電気的シールドを達成でき
るので、周囲近傍に電源ラインや接地ラインのないとこ
ろでも簡単にシールド構造を半導体集積回路装置に具備
させることができる。そして、信号線を分岐延長させる
ことにより形成できるので、信号線１本程度の間隔があ
れば遮蔽用配線を容易に設定でき、レイアウトの設計上
制約を与えず、かつ集積回路の簡素化も妨げずに済む。
勿論、信号線４、５のいずれか一方のみの時には信号線
１と残りの信号線の間に遮蔽配線を施せばよい。また、
遮蔽配線の並行配置は、実質的に平行な配線レイアオウ
トに限らず、ノイズ干渉を抑制できる程度の並行状態ま
で許容して適用できる。
【００１３】本願発明はデジタル回路やアナログ回路、
さらにそれらの混成回路に適用できる。殊にデジタル回
路では、高周波のクロックや多相クロック動作を用いる
マイクロコンピュータ等のシステム集積回路デバイスに
適用すると一層効果的である。 さらに、最近の多層化
傾向のそって、単に平面的な配置にとどまらず、多層配
置によるシールド構造にも適用できる。その場合、遮蔽
すべき配線に対し、上下あるいは縦横のいずれかの層に
同様の配線をｖｉａホール等を介して多段接続して分岐
形成すれば、図１及び２のような平面配置と同様の効果
を奏することができる。
さらにそれらの混成回路に適用できる。殊にデジタル回
路では、高周波のクロックや多相クロック動作を用いる
マイクロコンピュータ等のシステム集積回路デバイスに
適用すると一層効果的である。 さらに、最近の多層化
傾向のそって、単に平面的な配置にとどまらず、多層配
置によるシールド構造にも適用できる。その場合、遮蔽
すべき配線に対し、上下あるいは縦横のいずれかの層に
同様の配線をｖｉａホール等を介して多段接続して分岐
形成すれば、図１及び２のような平面配置と同様の効果
を奏することができる。
【図１】図１は本発明の実施例である半導体集積回路装
置の配線要部の構成を示す概略斜視図である。
置の配線要部の構成を示す概略斜視図である。
【図２】図２は本発明の他の実施例である半導体集積回
路装置の配線要部の構成を示す模式配線図である。
路装置の配線要部の構成を示す模式配線図である。
【図３】図３は従来の半導体集積回路装置の配線要部の
構成を示す概略斜視図である。
構成を示す概略斜視図である。
１ 信号線 ２ 信号線 ３ 信号線 ４ 配線 ５ 配線 ６ 基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】本願発明はデジタル回路やアナログ回路、
さらにそれらの混成回路に適用できる。殊にデジタル回
路では、高周波のクロックや多相クロック動作を用いる
マイクロコンピュータ等のシステム集積回路デバイスに
適用すると一層効果的である。 さらに、最近の多層化
傾向にそって、単に平面的な配置にとどまらず、多層配
置によるシールド構造にも適用できる。その場合、遮蔽
すべき配線に対し、上下あるいは縦横のいずれかの層に
同様の配線をｖｉａホール等を介して多段接続して分岐
形成すれば、図１及び２のような平面配置と同様の効果
を奏することができる。
さらにそれらの混成回路に適用できる。殊にデジタル回
路では、高周波のクロックや多相クロック動作を用いる
マイクロコンピュータ等のシステム集積回路デバイスに
適用すると一層効果的である。 さらに、最近の多層化
傾向にそって、単に平面的な配置にとどまらず、多層配
置によるシールド構造にも適用できる。その場合、遮蔽
すべき配線に対し、上下あるいは縦横のいずれかの層に
同様の配線をｖｉａホール等を介して多段接続して分岐
形成すれば、図１及び２のような平面配置と同様の効果
を奏することができる。
Claims (1)
- 【請求項１】 一方の信号線と他方の信号線とが並行し
て配置された集積回路装置において、前記一方の信号線
から分岐した配線を前記一方及び他方の信号線の間に配
置した集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12201796A JPH09307061A (ja) | 1996-05-16 | 1996-05-16 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12201796A JPH09307061A (ja) | 1996-05-16 | 1996-05-16 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307061A true JPH09307061A (ja) | 1997-11-28 |
Family
ID=14825520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12201796A Pending JPH09307061A (ja) | 1996-05-16 | 1996-05-16 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307061A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285208B1 (en) | 1998-01-26 | 2001-09-04 | Nec Corporation | Activation speed of signal wiring line in semiconductor integrated circuit |
| US6467071B2 (en) | 2000-07-27 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Shield circuit designing apparatus and shield circuit designing method |
| JP2013149940A (ja) * | 2011-09-27 | 2013-08-01 | Infineon Technologies Ag | 保護リングを備えた半導体構造 |
-
1996
- 1996-05-16 JP JP12201796A patent/JPH09307061A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285208B1 (en) | 1998-01-26 | 2001-09-04 | Nec Corporation | Activation speed of signal wiring line in semiconductor integrated circuit |
| US6467071B2 (en) | 2000-07-27 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Shield circuit designing apparatus and shield circuit designing method |
| JP2013149940A (ja) * | 2011-09-27 | 2013-08-01 | Infineon Technologies Ag | 保護リングを備えた半導体構造 |
| US9466677B2 (en) | 2011-09-27 | 2016-10-11 | Infineon Technologies Ag | Semiconductor structure including guard ring |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2854757B2 (ja) | 半導体パワーモジュール | |
| US5309015A (en) | Clock wiring and semiconductor integrated circuit device having the same | |
| JP4592122B2 (ja) | パッケージ層の数を削減したフリップチップ・パッケージ | |
| KR950012640A (ko) | 내부도금버스를 이용한 도금방법과 내부도금버스를 갖는 반도체장치 | |
| US6043987A (en) | Printed circuit board having a well structure accommodating one or more capacitor components | |
| JP2000269211A (ja) | 半導体装置 | |
| US6114903A (en) | Layout architecture for core I/O buffer | |
| KR20060116459A (ko) | 집적 회로를 이용한 인쇄회로기판의 라우팅 | |
| JP4932980B2 (ja) | オン・ダイ型のデカップリング・キャパシタンスを有する半導体ダイ | |
| JPH0555380A (ja) | 半導体集積回路装置 | |
| US5160997A (en) | Semiconductor integrated circuit with shield electrodes for protecting the interconnection lines from undesirable radiation | |
| JPS5854661A (ja) | 多層セラミツク半導体パツケ−ジ | |
| KR100773097B1 (ko) | 패드를 갖는 반도체 소자 | |
| US6956286B2 (en) | Integrated circuit package with overlapping bond fingers | |
| JPH09307061A (ja) | 集積回路装置 | |
| JP2022173402A (ja) | 電子機器及び配線基板 | |
| EP0394878B1 (en) | Semiconductor device having multi-layered wiring structure | |
| JP2674553B2 (ja) | 半導体装置 | |
| KR20080097981A (ko) | 반도체 집적 회로의 실드 구조 | |
| WO2012153835A1 (ja) | プリント配線基板 | |
| JPH0590427A (ja) | 半導体集積回路装置 | |
| JP5277491B2 (ja) | 半導体装置 | |
| CN113015314B (zh) | 电路板装置 | |
| JPH04127545A (ja) | 半導体集積回路装置 | |
| JPH08148876A (ja) | 誘導相殺コンデンサ搭載装置 |