JP4592122B2

JP4592122B2 - パッケージ層の数を削減したフリップチップ・パッケージ

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Publication number: JP4592122B2
Application number: JP06817197A
Authority: JP
Inventors: エドウィン・フルチャー
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1996-03-20
Filing date: 1997-03-21
Publication date: 2010-12-01
Anticipated expiration: 2017-03-21
Also published as: US5686764A; JPH1012667A

Description

【０００１】
【発明の属する技術分野】
本発明は、電子マイクロ回路の分野に関する。更に詳しくは、本発明は、「フリップチップ」マイクロ回路パッケージの内部の層の複雑さとその数とを減少させることに関する。
【０００２】
【従来技術】
「フリップチップ」とは、基板に対して回路側が下向きにボンディングされた少なくとも１つの半導体ダイを含むマイクロ回路のことを指し、ダイと基板又はパッケージとの間は、直接的に電気的に相互接続がされている。ダイが直接に基板に接続されるので、従来型のボンディング・ワイヤは、不要である。基板は、プリント回路ボード（ＰＣＢ）などの受動キャリアでもよいし、別の半導体チップでもよい。後者のタイプのフリップチップは、米国特許５４１０８０５号に記載されている。基板は、通常は、マザーボードに直接にボンディングされ、マザーボードの上には、他のフリップチップ、及び／又は、リードフレーム・パッケージ、表面実装、ピン・グリッド・アレー等の種々のより従来型のパッケージを用いる他のチップを、実装することができる。
【０００３】
基板が果たす目的の１つは、ダイの上のＩ／Ｏ信号がダイからマザーボード上に「逃れる」ことを可能にすることである。ダイは、通常は非常に小さく、多数の電源及びグランドの接続に加えて、数百ものＩ／Ｏ信号を含む。ダイの表面パッドの上に「バンプ」（出っ張り）を設けて、基板への電気的な接続を容易にすることが行われる。これらのバンプは、小さなダイの上に稠密に密集している。バンプの間隔は、１０ミル（２５４ミクロン）が一般的である。そのように非常に密集しているバンプをマザーボードにボンディングしようとすることは、実際的ではない。基板は、これらの稠密に密集しているバンプを、はるかに稠密度の低い間隔まで広げる目的を満足させることにより、電源やグランドに加えて、これらのＩ／Ｏを、マザーボードに接続することができる。
【０００４】
【発明が解決しようとする課題】
フリップチップでは、ダイが基板にボンディングされる際には、ダイ上のバンプが、ダイと基板との間の物理的及び電気的接触点となる。バンプは、ダイへの及びダイからの電源（power）及びグランド（ground、接地）を含む電気信号を運ぶ。基板を設計する際には、次のような多数の電気的特性が満たされていることが望ましい。すなわち、インピーダンスを制御して信号の反射を最小にすること、電源及びグランド面への結合を密接にしてよいリターン電流経路を設け結果として低いインダクタンスを得ること、特に電源及びグランド接続に対するインピーダンスを低くすること、信号トレースの間隔の間隔を広くすることにより特に多くの信号が同時に切り換わる際のクロストークを最小にすること、である。従って、ＰＣＢ基板を有するフリップチップは、一般的には、基板のために少なくとも４つの層を用い、すなわち、第１の信号層、専用の電源面、第２の信号層、及び専用のグランド面である。セラミックの基板は、ＰＣＢ材料よりも誘電定数が高いので、ダイが数百の接続を含むときには、満足できる性能を達成するためには、８以上の層を含み得る。不運にも、基板の層の数が増加するにつれて、フリップチップ・パッケージの複雑さとコストも、上昇する。
【０００５】
従って、本発明の目的は、層の数を減少しても依然としてよい電気的特性を示すフリップチップ・パッケージを提供することである。
【０００６】
【課題を解決するための課題】
本発明によると、フリップチップ・パッケージにおいて必要な層の数は、グループ当たり２つのトレース程度のＩ／Ｏトレースの小さなグループを有する第１の基板層であって、Ｉ／Ｏトレースのそれぞれのグループが２つのＩ／Ｏトレースに実質的に平行でありこれらのＩ／Ｏトレースの両側の上の電源トレースなどの電圧源トレースを有するような第１の基板層を提供することによって、減少させることができる。第２の基板層は、２つのトレースから成る同様のグループを含み、２つのトレースのそれぞれのグループは、この２つのＩ／Ｏトレースの両側の上の接地トレースなどの電圧源トレースを有する。この電源及び接地トレースは、横に並んだ２つのＩ／Ｏトレースと同じ程度の幅である。第１の基板層上のＩ／Ｏトレースは、第２の層の上の電力トレースの上で位置合わせされ、第２の基板層上のＩ／Ｏトレースは、第１の基板層の上の接地トレースの下で位置合わせ（アライメント）される。第１の層の上のＩ／Ｏ信号グループは、電源トレースによって両側で遮蔽され、更に、接地トレースによって下で遮蔽されるので、基板上でのこれらのＩ／Ｏ信号と他の信号との間のクロストークは、大きく減少する。従って、Ｉ／Ｏトレースの全体としての密度は、大きくなる。更に、電源及び接地層を別個にすることが不要になる。全体としての結果は、フリップチップ基板に必要な層の数の減少であり、それにより、製造上の複雑さとコストとを低減することができる。２つのＩ／Ｏ信号層と専用の電源及び接地層とを有するような従来型の構成のフリップチップに対して、専用の電源及び接地層を不要とすることによって、本発明の構成によれば、基板の層の数を、４から２に減らすことができる。
【０００７】
ある特徴では、本発明は、集積回路ダイと基板とを含むフリップチップから成る。この基板は、絶縁性の誘電層によって分離された少なくとも２つの導電層を有し、この２つの導電層は、それぞれが、複数のＩ／Ｏ信号トレースと、更に、これらのＩ／Ｏ信号トレースに遮蔽を与える複数の電圧源トレースを有する。これらのトレースは、実質的に平行であり、Ｉ／Ｏ信号トレースの次に電圧源トレースが続くような反復的なパターンでは位置されている。一方の導電層の上の電圧源トレースは、他方の導電層の上のＩ／Ｏ信号トレースの上に又は下に配置される。結果的に、フリップチップ基板に必要な層の数は減少し、他方で、基板のよい電気的特性は維持されている。
【０００８】
本発明のこれらの及びそれ以外の特徴及び効果は、以下の詳細な説明と添付の図面とを参照することによって、当業者には明らかになろう。図面においては、同じ箇所には、複数の図面で、同じ参照番号を付してある。
【０００９】
【発明の実施の形態】
図１には、フリップチップとマザーボード８０とを示してある。フリップチップは、ダイ１０と基板３０とを含む。ダイ１０は、半導体材料から構成され、集積回路１２が、ダイ１０の表面側の上に形成されている。窒化シリコンから作られた層などのパッシベーション層（図示せず）が、表面１１をひっかき傷（スクラッチング）から保護している。ダイ１０は、表面を下向きにして、すなわち、集積回路１２を下向きにして、取り付けられる。ダイ１０は、ダイ・ボンディング領域３８において、基板３０にボンディングされる。ボンディングは、通常は、ソルダリング（ハンダ付け）による。
【００１０】
基板３０は、第１の導電層３２と、誘電層３４と、第２の導電層３６と、を含む。導電層３２及び３６は、一般的には誘電層３４の上にメッキされた銅ベースの材料から成り、一般的に、パターニングと、フォトリソグラフィ処理とによって、個々のトレースが作成される。また、基板３０は、個別に作成された後で相互にラミネートされる複数の層から形成することもできる。誘電層３４は、ポリイミド、ＰＣＢラミネート、ＰＴＦＥ（ＴＥＦＬＯＮ（登録商標））、ＦＲ４、ＢＴ樹脂、セラミック、又は半導体パッケージに用いられる任意の他の絶縁体などの絶縁性の誘電材料から形成される。セラミックの誘電定数は９から１０のレンジであり、有機材料の誘電定数は２．８から４．５であるから、普通は、有機材料が好まれる。この結果として、信号の間の容量性結合が少なくなり、基板３０上のトレース密度を大きくすることが可能になる。他のタイプの基板を用いることもできる。その例としては、例えば、「デカル（decals）」、すなわち、硬化剤（stiffners）を有したり有しなかったりするプリントされた両面型のフレックス・テープなどがある。図解されている実施例ではより従来型の基板に焦点を合わせているが、当業者には理解されるように、本発明は、これらのより新しいタイプの基板にも、同様に応用できる。
【００１１】
図２は、上部のメタライゼーション層を含むダイ１０の表面の上のバンプのパターンを図解しているが、これは、本発明のフリップチップ・パッケージを適用できるダイの一例を図解する目的である。ダイ１０は、周辺部に、複数のＩ／Ｏバンプ１４と、Ｖ_DD（電源）バンプ１６と、Ｖ_SS（接地）バンプ１８とを含む。これらのバンプは、金などの高品質の金属で作られている。集積回路１２の内部のＩ／Ｏドライバ・トランジスタに対して、Ｖ_DD接点１６は電力（電源）を供給し、Ｖ_SS接点は接地を供給する。中央部分では、集積回路１２の内部の論理回路に対して、複数のＶ_DD2（電源）バンプ２０とＶ_SS2（接地）とが、電源と接地とを供給する。この図では、１つのローの中のすべてのＶ_DD2接点は、バス・バーから成る幅の広いトレースによって、相互に接合されている。１つのローの中のＶ_SS2も、同様に、相互に結合されている。Ｖ_DD2及びＶ_SS2は、それぞれ、Ｖ_DD及びＶ_SSとは分離した状態で保たれるので、Ｉ／Ｏドライバのスイッチングに起因するＶ_SS及びＶ_DDの上のノイズと過渡電流（transients）は、内部論理回路の電源及び接地には現れない。接点１４−２２の間の間隔は、一般的には、８−１０ミル（２０３−２５４ミクロン）のオーダーである。２０Ｘ２０のバンプの１つの正方形のグリッド・アレーを有するフリップチップのための基板が図２に示されているが、他のバンプ・パターンも用いられ、本発明は、これらの他のバンプ・パターンにも同様に適用できる。しかし、ここでの説明のために、バンプは、２５０ミクロンの間隔で離間しているものと仮定する。
【００１２】
次に、図３を参照すると、第１の導電層３２の上に、複数の接点４０−５０が設けられ、集積回路１２と基板３０との間の電気的接続を与えている。ダイのＩ／Ｏ接点４０は、ダイの領域３８から、第１の導電層を通って、第２の導電層３６上のランド（land）と称される接点に至るバイア６０まで、Ｉ／Ｏ信号を運ぶ。一般的には、ハンダ・ボールが、マザーボード８０へのソルダリングのために、それぞれのランドに接続される。第２の導電層３６上のハンダ・ボールは、集合的に、ボール・グリッド・アレーと称されるが、その理由は、これらのハンダ・ボールが、通常は、グリッドのパターンに配列されるからである。ボールの間の間隔は、一般的には１．０又は１．２７ｍｍであるが、この間隔は、関連する技術が進歩すれば、疑いなく減少するであろう。基板３０内に形成されるバイアは、例えば、ドリルによる（drilled）バイア、フォト・バイア、又はレーザ・バイアである。ハンダ・ボールは、第２の導電層３６とマザーボード８０との間の電気的接続を容易にする。Ｖ_SS接点４２は、第１の導電層３２の上をダイの領域３８から第２の導電層３６上のハンダ・ボールに接続するバイア６２まで、Ｖ_SS電圧源を運ぶ。従って、Ｉ／Ｏ信号の半分とすべての接地電源とは、接点４０及び４２から、ボール・グリッド・アレーまで、第１の導電層３２に沿ったトレースによって、運ばれる。これらのトレースは、図３に代表的な例を示したように、ダイ領域３８から、外向きに放射状に配置される。
【００１３】
ダイの接触領域３８の周辺部の接点の残りの半分は、Ｉ／Ｏ接点４４とＶ_DD接点４６とを含む。これらの接点は、バイアを通じて直ちに第２の導電層３６に接続された後で、第１の導電層３２上のトレースと同様の態様で、ボール・グリッド・アレーに接続される。従って、基板３０は、２５０ミクロンの間隔で離間しているダイ１０上の電気的接続が、マザーボード８０上の電気的なグリッド接続に逃れることを可能にするという目的を果たす。ただし、マザーボード８０では、接点は、１．２７ｍｍの間隔で、すなわち、約５倍離間している。図３では、もちろん、この寸法通りには、描かれていないことに注意されたい。
【００１４】
内部チップ論理の電圧源Ｖ_SS2接点４８及びＶ_DD2は、バイアによって、第２の導電層３６に接続される。図２に示したような幅の広いトレース又は部分的な平面が、種々のＶ_SS2接点を相互に接続する。同様に、幅の広いトレース又は部分的な平面が、種々のＶ_DD2接点を相互に接続する。また、Ｖ_SS2及びＶ_DD2のためのマザーボード上の接点も、部分的な平面であり得る。
【００１５】
図２及び図３は、６つのローの接点パターンを、４：１：１の比率で図解するように描かれている。これは、すべての６つの接点に対して、４つのＩ／Ｏ、１つの電源、及び１つの接地があることを意味している。それぞれの導電層上には、２つのＩ／Ｏトレースの次に１つの電圧源トレース（電力トレース又は電圧トレースのどちらか）が続くような反復的なパターンが存在する。この４：１：１の構成は、差動的なペアを含むＩ／Ｏ信号には、特に適している。
【００１６】
更なる遮蔽（shielding）を与えるためには、第１の導電層３２上のＩ／Ｏトレースは、第２の導電層３６上のＶ_DDトレースの上方で位置合わせされ（aligned）、第２の導電層３６上のＩ／Ｏトレースは、第１の導電層３２上のＶ_DDトレースの下方で位置合わせされ、それによって、それぞれのＩ／Ｏ信号に対して、上方又は下方の遮蔽を与える。電圧源トレースは、少なくとも、２つのＩ／Ｏトレースとこれらのトレースを分離している幅との和にほぼ等しい幅である。例えば、３０／３０のトレース間隔の場合には、それぞれのＩ／Ｏトレースは、３０ミクロンの幅であり、２つのＩ／Ｏトレースは、３０ミクロンのギャップだけ、分離される。このトレースの間隔では、それぞれの電圧源トレースは、少なくとも、９０ミクロンの幅である。従って、Ｉ／Ｏ信号のそれぞれのグループは、第１の電圧源によって両側を遮蔽され、更に、第２の電圧源によって、上方又は下方のどちらかを遮蔽される。電圧源トレースは、その上下で、２つのＩ／Ｏ信号トレースよりも僅かに幅が広いことが好ましく、従って、例示的な実施例では、実際の幅は、１００ミクロンとして選択される。
【００１７】
この構成によって、信号の間の高度な遮蔽が可能になり、従って、信号トレースの間のクロストークを減少させることができる。比較的高いクロストークを経験するただ２つの信号トレースは、２つの隣接する信号トレースである。２つの信号トレースが差動的なペア（対）から成る場合には、クロストークは一般的に問題にならない。信号が差動ペアでない場合には、又は、グループの中で、３つや４つの信号などの他の数の信号が用いられる場合でも、グルーピングのために選択される信号は、クロストークによるエラーの可能性が最小になるように、選択できる。
【００１８】
４：１：１パターンに加えて、それ以外の接点パターンも可能である。例えば、２：１：１の配列では、反復的なパターンは、１つのＩ／Ｏトレースに１つの電圧トレースが続くものになる。これは、クロストークを更に減少させる。６：１：１の配列では、反復的なパターンは、３つのＩ／Ｏトレースに１つの電圧トレースが続くものとなる。選択される構成は、Ｉ／Ｏトランジスタにとって利用可能なバンプの数、要求される遮蔽などを含む多数のファクタに左右される。信号の間の必要な間隔と遮蔽とに影響する多数のファクタは、広く知られている。これらのファクタは、スイッチング速度、一度にスイッチングする信号の数、信号が同期しているか非同期であるか、２つ又はそれより多くの同期信号の間の相対的なタイミング、誘電層３４の誘電定数、及びそれ以外の考慮を含む。ここで論じられているどの構成でも、厳密なＩ／Ｏ及び電力／接地トレースの幅と、トレースの間の間隔とは、望まれる経路インピーダンスを与えるように調整することができる。
【００１９】
上述の説明では、Ｖ_SSトレースは、第１の導電層３２の上に形成され、Ｖ_DDは、第２の導電層３６の上に形成される。この構成は、ダイが、その周辺部に、Ｖ_SS及びＶ_DD電圧源のリングを有し、Ｖ_SSが外側にＶ_DDが内側になることを念頭において、選択される。この電圧源リング構成を有するダイを用いるときには、トレースの経路決定（ルーティング）は、Ｖ_DD（内側の電圧）をバイアを介して直接に低下させる、第１の導電層３２を用いてＶ_SS（外側の電圧）をダイ１０から外側に向けて運ぶことによって、容易に達成される。ダイ上のこれらの電圧の位置は、反転させることもでき、その場合は、導電層３２及び３６上の電圧を反転させることが好ましい。しかし、最も外側の電圧が第１の導電層の上にもってこられる必要はない。図４は、Ｖ_SSパッド７０がバイア７２によって第２の導電層まで接続されている基板を図解している。Ｖ_SSパッド７０は、絶縁材料によって被覆され、Ｖ_DDトレース７４は、付加的なメタライゼーション層を用いてＶ_SSパッド７２の上に経路決定されている。
【００２０】
電源（電力）及び接地トレースは図面では、単純化の目的で、幅の広い直線状のトレースとして示されていることに注意してほしい。しかし、ノイズ及び過渡電流に対する免疫性を最大にするために、電力及び接地トレースは、第１及び第２の導電層のできるだけ多くを被覆するように広げられるべきである。これがなされるときには、電力及び接地トレースは電力及び接地面により近くなるので、直線状のトレースの場合よりも遮蔽と過渡電流に対する保護とが改善される。更に、Ｖ_SSトレースを相互に及びＶ_DDトレースを相互に種々の地点で接続することが望ましく、それによって、高いスイッチング負荷が１つのトレース上で経験されるときには、隣接するトレースが、スイッチング電流を供給したり引き出したりする際に助力する。例えば、図５には、図４に示された基板のボール側が図解されている。図５では、Ｖ_SS（接地）面７６は、Ｉ／Ｏ信号トレース７８をほとんど完全に包囲している。図４及び図５では、また、基板の異なる側の上に異なる数のＩ／Ｏ信号がそれぞれのグループを有している基板レイアウトが、図解されている。３つのＩ／Ｏが第１の導電層上でまとめられ（図４）、１つのＩ／Ｏが第２の導電層上で遮蔽されている（図５）。１つの基板の側の上の反復的なパターンは、３つのＩ／Ｏの次に１つの電源トレースが続き、１つのＩ／Ｏの次に接地トレースが続き、１つのＩ／Ｏの次に接地トレースが続く、等である。一般的にいって、反復的なパターンは、少なくとも１つの電圧源トレースの次に少なくとも１つのＩ／Ｏ信号トレースが続くようになっている。
【００２１】
図６から図８は、Ｖ_SS及びＶ_DD接点が隣接しているのではなく、その間にＩ／Ｏ接点が挿入されている実施例を図解している。これらの図には、また、第１の導電層上の電圧源トレース（図６）が、第２の導電層上のＩ／Ｏ信号（図７）の上に位置合わせされている様子が図解されている。トレースが合成された様子が、図８に示されている。
【００２２】
現在の技術を用いると、Ｉ／Ｏドライバは、ダイの周辺部において約２５０ミクロンの間隔で離間させることができる。これによって、１００ミクロンの幅の広い電圧源トレースがありその次に２つの３０／３０信号が続くのに十分な間隔が得られる。すなわち、３０ミクロンの第１の間隔、３０ミクロンの第２のトレース、３０ミクロンの第２のＩ／Ｏトレース、そして、３０ミクロンの第３の間隔、となっている。このパターンが反復される。従って、電源トレースと２つの信号トレースとが、ダイの周辺部では全体で２５０ミクロンの幅を有するように、提供される。このパターンが、基板の全体で反復される。それぞれのＩ／Ｏトレースは隣接しており、１つおきのトレースからだけしか遮蔽されていないので、それぞれのＩ／Ｏ信号は、１つおきのＩ／Ｏ信号だけから実質的な干渉を受ける。
【００２３】
３つの信号トレースを２つの電圧源トレースの間に挿入することができるが、３０／３０の間隔は、接点の間の離間がより大きくなることが必要となり、電源／接地の両方への十分に幅の広い電圧トレースが保証され、３つのＩ／Ｏトレースと２つの間隔とを、Ｉ／Ｏトレースの上下から遮蔽する。３つのＩ／Ｏパターンが、ある応用例では、許容できるクロストーク、バンプの間の間隔、望ましいトレース・インピーダンス、コストなどを考慮して、最適となり得る。
【００２４】
１つのＩ／Ｏの次に１つの電圧トレースが続くような２：１：１の構成もまた、可能である。これは、非常に高い遮蔽を与えるが、全体のＩ／Ｏトレース密度は、それほど高くはならない。これは、例えば、高速で動作しＩ／Ｏ信号が比較的に少ないフリップチップに対して、魅力的なオプションになり得る。
【００２５】
もちろん、産業の進歩によって更なる小型化が可能になれば、本発明の内容は、更に小さなパッケージやピンアウト・パターンにも適用され得る。更に、本発明の内容は、２つよりも多くの層を有する基板にも応用できる。また、導電層を１つだけ有しＩ／Ｏトレースの次に本発明による電圧トレースが続くように構成することも可能である。しかし、フリップチップは、通常は、ただ１つの基板層を用いて適切に扱うことができるよりも多くのＩ／Ｏ信号を有する。本発明を用いれば、より複雑な基板における層の数を減らす、例えば、必要な層の数を６から４に減らすことができる。更に、本発明のアプローチを適用すれば、信号の間の遮蔽と改善すること、及び／又は、マザーボードにおいて必要な層の数を減少できることに、注意してほしい。
【００２６】
本発明を好適実施例とその図面とに即して説明してきたが、当業者には、本発明の技術思想と技術的範囲とから離れずに、本発明の種々の構成及び修正が達成できることを理解するであろう。従って、以上の詳細な説明と添付の図面とは、本発明の範囲を限定することを意図しておらず、本発明の範囲は、冒頭の特許請求の範囲によってのみ、その適切に解釈された法的な均等物を含めて確定されるものとする。
【図面の簡単な説明】
【図１】フリップチップとマザーボードとの全体の展開図である。
【図２】ダイの底部の図であり、ダイ・パッドすなわち接点と、上部のメタライゼーション層とを示している。
【図３】本発明の第１の実施例によるフリップチップ基板の一部の上面図である。
【図４】本発明の第２の実施例によるフリップチップ基板の一部の上面図である。
【図５】図４の基板の上面図であるが、図解された基板の底部表面上のトレースだけが示されている。
【図６】本発明の第３の実施例によるフリップチップ基板の一部の上面図である。
【図７】図６の基板の上面図であるが、図解された基板の底部表面上のトレースだけが示されている。
【図８】図６及び図７の合成された図である。

Claims

半導体ダイと、
基板であって、
前記半導体ダイにボンディングされた第１の導電層であって、複数のＩ／Ｏ信号トレースと、第１の極性を有する第１の電圧源トレースと、を有し、前記トレースは、隣接するトレースの反復的なパターンとして構成されており、それぞれのパターンは、相互に及び前記第１の電圧源の中の１つと隣接するＮ個のＩ／Ｏトレースを含む、第１の導電層と、
前記第１の導電層に付着された第１の側と第２の側とを有する誘電層と、
前記第１の導電層の下に位置合わせされ前記誘電層の第２の側に付着された第２の導電層であって、複数のＩ／Ｏ信号トレースと、前記第１の極性とは異なる第２の極性を有する第２の電圧源トレースと、を有し、前記トレースは、隣接するトレースの反復的なパターンとして構成されており、それぞれのパターンは、相互に及び前記第２の電圧源の中の１つと隣接するＮ個のＩ／Ｏトレースを含む、第２の導電層と、
を備えた基板と、
を備えており、前記基板の平面図においては、前記第１の導電層の前記第１の電圧源トレースのそれぞれの少なくとも一部は、前記第２の導電層の前記Ｉ／Ｏトレースの少なくとも一部と平行かつ一致しており、前記第２の導電層の前記第２の電圧源トレースのそれぞれの少なくとも一部は、前記第１の導電層の前記Ｉ／Ｏトレースの少なくとも一部と平行かつ一致していることを特徴とするフリップチップ。
請求項１記載のフリップチップにおいて、Ｎは２であり、前記電圧源トレースは、前記Ｉ／Ｏトレースの、少なくとも２倍の幅を有することを特徴とするフリップチップ。
少なくとも１つの半導体ダイをマザーボードに結合する基板であって、
第１の側と第２の側とを有するプレーナな誘電層と、
前記誘電層の前記第１の側に設置されており、複数の信号トレースと複数の第１の電圧源トレースとを有する、第１の導電層と、
前記誘電層の前記第２の側に設置されており、複数の信号トレースと前記第１の電圧源トレースの極性とは異なる極性を有する複数の第２の電圧源トレースとを有する、第２の導電層と、
前記第１の導電層上にあり前記少なくとも１つの半導体ダイに接触する複数のダイ接点と、
前記第２の導電層上にあり前記マザーボードに接触する複数のマザーボード・ランドと、
を備えており、前記第１の導電層と前記第２の導電層とは、それぞれが、隣接するトレースの反復的なパターンを含んでおり、それぞれのパターンは、相互に隣接するＮ個の信号トレースを含み、前記信号トレースは前記パターンの電圧源トレースに隣接し、
前記基板の平面図においては、前記第１の導電層と前記第２の導電層とのそれぞれの前記第１及び第２の電圧源トレースの一方の少なくとも一部は、一定の幅を有し、前記第１の導電層と前記第２の導電層との他方のパターンの前記信号トレースのすべての少なくとも一部と平行かつ一致しており、前記第１の導電層と前記第２の導電層とのパターンの信号トレースのすべての少なくとも一部は、それぞれが、それぞれの信号トレース部分の個々の幅と前記信号トレースの間の空間とを含む選択された幅を協調的に有し、前記選択された幅は、電圧源トレースの前記平行かつ一致する部分の幅と等しいことを特徴とする基板。
請求項３記載の基板において、
前記第１の導電層上の信号トレースは、前記第１の電圧源トレースの間にありこれらの電圧源トレースと平行なＮ個の信号トレースの反復的なパターンに配列され、
前記第２の導電層上の信号トレースは、前記第２の電圧源トレースの間にありこれらの電圧源トレースと平行なＭ個の信号トレースの反復的なパターンに配列されていることを特徴とする基板。
請求項４記載の基板において、ＭとＮとは等しいことを特徴とする基板。
請求項３記載の基板において、Ｎは２であることを特徴とする基板。
請求項３記載の基板において、Ｎは３であることを特徴とする基板。
請求項４記載の基板において、ＭとＮとは等しくないことを特徴とする基板。
請求項３記載の基板において、前記第１の電圧源トレースは前記第２の導電層上の前記信号トレースよりも幅が広く、前記第２の電圧源トレースは前記第１の導電層上の前記信号トレースよりも幅が広いことを特徴とする基板。
請求項９記載の基板において、前記第１の電圧源トレースは前記第２の導電層上の前記信号トレースの２倍の幅を有し、前記第２の電圧源トレースは前記第１の導電層上の前記信号トレースの２倍の幅を有することを特徴とする基板。
請求項３記載の基板において、前記第１の導電層にボンディングされた少なくとも１つの半導体ダイを更に備えることを特徴とする基板。
集積回路ダイと、
基板であって、
第１の側と第２の側とを有する誘電層と、
ダイ側と底側とを有する第１の導電層であって、第１の極性を有する複数の電圧源トレースと複数のＩ／Ｏ信号トレースとを有しており、前記集積回路ダイが前記ダイ側に付着し、前記誘電層が前記底側に付着している、第１の導電層と、
前記誘電層が付着されている誘電層側とマザーボード側とを有する第２の導電層であって、前記第１の極性とは異なる第２の極性を有する複数の電圧源トレースと複数のＩ／Ｏ信号トレースとを有する第２の導電層と、
を備えた基板と、
を備えており、
前記第２の導電層の前記マザーボード側は、マザーボードに接続されるように構成されており、
前記第１の導電層は、それぞれが幅を有し前記電圧源トレースの１つと隣接する２つの離間したＩ／Ｏ信号トレースの複数の反復的なパターンを含み、前記第１の導電層の前記電圧源トレースは前記第１の導電層の前記Ｉ／Ｏ信号トレースよりも幅が広く、
前記第２の導電層は、それぞれが幅を有し前記電圧源トレースの１つと隣接する２つの離間したＩ／Ｏ信号トレースの複数の反復的なパターンを含み、前記第２の導電層の前記電圧源トレースは前記第２の導電層の前記Ｉ／Ｏ信号トレースよりも幅が広く、
前記第１の導電層と前記第２の導電層との一方の前記電圧源トレースは、それぞれが、前記基板の平面図においては、前記第１の導電層と前記第２の導電層との他方の前記Ｉ／Ｏ信号トレースの一部と平行かつ一致する一部を有することを特徴とするフリップチップ。
請求項１２記載のフリップチップにおいて、前記第１の導電層では、Ｉ／Ｏ及び電圧源トレースの合計の数は、前記第２の導電層上のＩ／Ｏ及び電圧源トレースの合計の数と等しいことを特徴とするフリップチップ。
請求項１２記載のフリップチップにおいて、
前記第１の導電層は、前記ダイへの接続のための複数のバンプ接点を含み、前記バンプ接点は、２００から２５０ミクロン離間しており、
前記第２の導電層は、マザーボードへの接続のための複数のランドを含み、前記ランドは、１から１．２７ミリメートル離間していることを特徴とするフリップチップ。