JPH02134837A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体技術さらには集積回路装置の形成に適
用して有効な技術に関するもので１例えばウェハの全領
域に集積された半導体集積回路間の配線形成に利用して
有効な技術に関する。

［従来の技術］ 大規模集積回路（ＬＳＩ）をさらに集積した例えばファ
イルメモリのような集積回路装置を構成するにあたって
は従来次のような方法がとられていた。

先ず、半導体チップをパッケージングしてなる個別の半
導体部品をプリント基板上に多数実装して集積回路装置
を構成する方法があげられる。また、マルチチップモジ
ュール法を用いて集積回路装置を構成する方法およびＴ
ＡＢ　（テープ・オートメーテツド・ボンディング）法
を用いて集積回路装置を構成する方法もある。このうち
前者は、メタライズされた配線を有するセラミック基板
上に個別の半導体チップを半田バンプ等を用いて多数実
装して集積回路装置を構成する方法であり、一方後者は
、配線が形成されたテープ上に半導体チップを金バンプ
で圧着接続したものを多数並べて構成する方法である。

しかしながら、個別の半導体チップ、または半導体チッ
プをパッケージングしてなる個別の半導体部品を多数並
べて集積回路装置を構成する上記技術では集積回路装置
の小型化に限界がある。また、半導体チップ同士または
半導体部品同士の接続にあたって配線が必然的に長くな
ってしまうので高速化の要請および低消費電力性の要請
に対応できないという問題もある。

このような問題を解決する技術として、近年、ウェハ・
スケール・インテグレーション（ＷＳＩ）技術が提案さ
れている。このＷＳ工技術については、例えば、１９８
７年６月１日に日経マグロウヒル社刊行から発行された
「日経エレクトロニクス」第１４１頁〜第１６０頁に記
載されている。

このＷＳＩ技術は、１つのウェハの全領域にシステムを
構成する半導体集積回路を多数構成するもので、既知の
どの集積回路装置よりも小型な集積回路装置が実現でき
、さらには半導体集積回路間の配線長が従来の技術にお
けるよりも短くなる結果、高速化および低消費電力化が
図れるという利点を持つ。

［発明が解決しようとする課題］ ところで、このようなＷＳＩ技術にあっては。

同一ウェハ内に構成される半導体集積回路間の配線接続
を、上記のように個別半導体チップの接続に用いられる
ＴＡＢ法およびマルチチップモジュール法によっては行
うことはできず、したがって、半導体チップ内部の回路
素子間を接続する所謂内部配線技術を用いて行っている
のが普通である。

しかしながら、１つのウェハに構成された多数の半導体
集積回路を所謂内部配線技術によって接続しようとする
と、配線の引き回しが煩雑となる。

また、その配線は薄くかつ細いため抵抗が高く、さらに
は配線層間の絶縁膜が薄くかつ配線間隔が狭くなるため
寄生容量が増加する。その結果、個別の半導体チップ、
または半導体チップをパッケージングしてなる個別の半
導体部品を多数並べて集積回路装置を構成した場合程で
はないが、やはり信号遅延と消費電力の増加の問題が生
じる。そこで、所謂内部配線技術に代わる新たな技術の
出現が望まれていた。

なお、ちなみに、ウェハ内に構成される半導体集積回路
間の配線接続する技術としてはその他にステッチボンデ
ィング技術が考えられるが、交差配線ができないので１
つのウェハに構成された多数の半導体集積回路間の配線
接続には利用できない。

この発明の目的は、高速化および低消費電力化に資する
集積回路装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、水門、！（［ＩＷの記述および添附図面から
明らかになるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

本発明に係る集積回路装置は、１つの暴板上に多数構成
した半導体チップに形成した半導体集積回路間を接続す
るのに、各半導体チップに形成したパッドと、絶蒜フィ
ルムにそれらパッドに接続可能な配線を担持してなる配
線フィルムとを通じて行なう構成となっている。

［作用］ 上記した手段によれば、同一基板内に形成された多数の
半導体集積回路間を接続するのに、配線フィルムを用い
て基板の外側にて配線接続しているので、配線の引き回
しが容易となり、しかも所謂内部配線の場合に比べて配
線を厚くかつ太く形成でき、さらに配線間の絶縁膜を厚
くかつ配線間隔を広く取れるという作用によって、高速
化および低消費電力化を図るという上記目的が達成され
る。

［実施例］ 以下、本発明を第１実施例および第２実施例にしたがっ
て説明する。

第１図〜第３図は第１の実施例を示すものである。

第１図において符号１はオリエンテーションフラット２
が形成されたウェハを指示している。このウェハ１には
、その略全面に、長方形を呈する半導体チップ３が上記
オリエンテーションフラット２と平行する方向およびそ
れと直交する方向に配列されるように多数構成さ九でい
る。つまり、ウェハ１には半導体チップ３がマトリック
ス状に多数構成された状態となっている。半導体チップ
３には半導体集積回路としてメモリＬＳＩが形成されて
おり、そのメモリＬＳＩ間は所謂内部配線によっては配
線接続されない状態となっている。

また、半導体チップ３の上記オリエンテーションフラッ
ト２と平行する２辺の近傍部分には、第２図に示すよう
に、メモリＬＳＩの電極取出し口であるパッド４が集中
して設けられている。つまり、半導体チップ３の対向す
る２辺の近傍部分にパッド群Ｐ工、Ｐ２がそれぞれ構成
された状態となっている。その結果、オリエンテーショ
ンフラット２と平行する方向に配列されたチップ群にお
けるパッド４全体について見れば、パッド４がオリエン
テーションフラット２と平行な方向で２列で直線状態に
並んでいることになる。なお、隣合う半導体チップ３の
対応位置には共通接続可能なパッド４が位置している。

また、オリエンテーションフラット２と平行する方向の
各チップ列に属するメモリＬＳＩ間を配線接続するため
、少なくとも該チップ列全域に亘る長さを持つ配線テー
プ（配線フィルム）５が各チップ列毎にそれぞれ設けら
れている。この配線テープ５の幅は半導体チップ３に形
成されたパッド群Ｐ□、Ｐ２同士の間隔よりも狭くなる
ように構成されており（第２図参照）、該配線テープ５
をチップ列上に固着する場合にはオリエンテーションフ
ラット２と平行する方向に配列された半導体チップ３上
のパッド群Ｐ□、Ｐ２を覆い隠さないようにされている
。

次に、上記配線テープ５の具体的構成について説明する
。

即ち、配線テープ５は、第３図に示すように、ポリイミ
ドのような絶縁性テープ６上に銅箔等の導体をエツチン
グしてなる配線群７を形成し、この配線群７上にポリイ
ミドのような絶縁性テープ８をさらに貼着することによ
って構成される。ここで上記配線群７は、絶縁性テープ
６の幅方向に一定距離隔てて形成された２つの波形配線
群？ａ。

７ｂから構成されている。この配線群７ａ、７ｂは半導
体チップ３上の各パッド群ｐ１．　ｐ２にそれぞれ対応
するもので、その各々は半導体チップ３上のパッド群Ｐ
、、Ｐ２を構成するパッド４に対応する数の配線によっ
てそれぞれ構成されている。

また、各配線の波長は、オリエンテーションフラット２
と平行する方向で隣合う半導体チップ３の共通接続可能
なパッド４の配設ピッチに等しくなるように構成されて
いる。そして、各配線の途中には、半導体チップ３上の
共通接続可能な各パッド４に対応した位置にパッド９が
それぞれ形成されており、また、上側の絶縁性テープ８
には上記パッド９に対応する部分に開口が設けられ、酸
部からパッド９が露出するようにされている。しかして
、この実施例では、半導体チップ３上のパッド４と配線
フィルム５上のパッド９とが第２図に示すようにボンデ
ィングワイヤ１０によって接続されるようになっている
。

実施例では、このような配線接続構造を取ることによっ
て、各メモリＬＳＩのアドレスピン、クロックピン、入
出力ピン等相互に共通接続可能なピンが接続されている
。なお、共通接続不可能な例えばチップセレクトピンの
配線接続については、配線テープ５上に別個に設けた他
の配線（図示せず）によって個別的に接続されるか、ま
たはウェハ１内に設けられた所謂内部配線によって個別
に配線接続されるようになっている。また、ウェハ１上
のメモリＬＳＩとＩｌｏ、ＣＰＵ等の外部機器との配線
接続は、特に制限はされないが、配線テープ５の端部に
おいてボンディングを通じて行われるか、または全ての
配線テープ５に形成された配線を例えばウェハ１ないの
内部配線を通じてオリエンテーションフラット２の近傍
部分に集束し、さらにそこに共通パッドを設けて酸部を
ソケットに嵌合させるかすることによって行われる。

以上のようにしてファイルメモリ等の集積回路装置が構
成される。

上記のように構成された集積回路装置によれば、下記の
ような効果を得ることができる。

即ち、上記第１の実施例によれば、ウェハ１上に多数構
成されたメモリＬＳＩ間を接続する際に。

配線フィルム５を用いてウェハ１の外側にて配線接続し
ているので、配線の引き回しが容易となり、しかもウェ
ハ１ないの配線に比入配線を厚くかつ太く形成でき、さ
らに配線間の絶縁膜を厚くかつ配線間隔を広く取れると
いう作用によって、高速化および低消費電力化が図れる
ことになる。

つまり、半導体チップ内部の回路素子を接続する配線よ
りも配線自体を厚くかつ太くできるので抵抗が減少し、
さらには配線間の絶縁膜を厚くかつ間隔を拡げることが
できるので寄生容量の減少が図れる。その結果、集積回
路装置の■速比および低消費電力化が図れることになる
。

次に第２の実施例を第４図および第５図に基づいて説明
する。

即ち、この第２の実施例における集積回路装置が第１の
実施例のそれと異なる点は、テープ表面の配線途中には
パッド９が設けられておらず、その代わりに絶縁テープ
６．８に、オリエンテーションフラット２に直交する方
向で隣合う半導体チップ３のパッド群ｐ１．ｐ２を露出
できる長さの短冊状の開口６ａ、８ａを設けた点である
。

この第２の実施例における配線接続は次のようにして行
われる。

つまり、オリエンテーションフラット２と平行する方向
のチップ列の境界に配線テープ５の幅方向中央を合致さ
せるようにして配線テープ５を固着する。このとき、各
配線テープ５の開口にオリエンテーションフラット２と
直交する方向で隣接する半導体チップ３のパッド群を開
口内６ａ、８ｂに露出させるようにする。そして、その
状態で第５図に示すように配線をパッド４に対して超音
波圧着または半田リフローあるいは熱圧着等の手段によ
り接続する。

なお、半田リフローまたは熱圧着の場合は、予め、半導
体チップ３側のパッド４上には半田バンプまたは金バン
ブを形成しておく。

上記第２の実施例によれば、上記第１の実施例の効果を
得ることができるのは勿論のこと、ワイヤボンディング
を利用した場合と異なり一時に配線接続ができることに
なる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記実施例では、絶縁フィルム６．８としてポ
リイミドを使用したが、絶縁性であれば他の種類のフィ
ルムでもよい。また配線テープ５に設けられる配線は、
実施例では一層に形成したものを使用したが、多層フィ
ルムに多層配線で形成するようにしてもよい。また、配
線テープ５のパッド９には必要に応じてメツキ等を施し
てもよい。

さらにまた、上記実施例では、幅細の配線テープ５を使
用したが、テープ状にせずウェハ１に対応する大きさの
フィルムに配線を形成するようにしてもよい。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

本発明に係る集積回路装置は、１つの基板上に多数構成
した半導体チップに形成した半導体集積回路間を接続す
るのに、各半導体チップに形成したパッドと、絶縁フィ
ルムにそれらパッドに接続可能な配線を担持してなる配
線フィルムとを通じて行なう構成としたので、配線の引
き回しが容易となり、しかも配線を厚くかつ太く形成で
きさらに配線間の絶縁膜を厚くかつ配線間隔を広く取れ
る。その結果、高速化および低消費電力化が図れること
になる。

【図面の簡単な説明】

第１図は第１の実施例の集積回路装置の平面図、第２図
は第１図の部分平面図、 第３図は配線テープの部分平面図、 第４図は第２の実施例の配線テープの部分平面図、 第５図は第２の実施例の集積回路装置の部分平面図であ
る。 １・・・・ウェハ、３・・・・半導体チップ、５・・・
・配線テープ。 第 図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路を形成した半導体チップが１つの基
   板上に多数構成され、半導体集積回路間が配線によって
   接続された集積回路装置において、半導体集積回路間の
   配線接続が、各半導体チップに形成したパッドと、上記
   パッドに接続可能な配線を絶縁フィルムに担持させてな
   る配線フィルムとを通じてなされていることを特徴とす
   る集積回路装置。 ２、ウェハスケールの集積回路装置として構成され、さ
   らにそれを構成する各半導体集積回路がメモリＬＳＩか
   らなることを特徴とする特許請求の範囲第１項記載の集
   積回路装置。 ３、前記絶縁フィルムはポリイミドのテープで形成され
   ていることを特徴とする特許請求の範囲第１項記載の集
   積回路装置。