JPH0587977B2 - - Google Patents

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JPH0587977B2
JPH0587977B2 JP2103238A JP10323890A JPH0587977B2 JP H0587977 B2 JPH0587977 B2 JP H0587977B2 JP 2103238 A JP2103238 A JP 2103238A JP 10323890 A JP10323890 A JP 10323890A JP H0587977 B2 JPH0587977 B2 JP H0587977B2
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wire
conductor
integrated circuit
conductor line
circuit package
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Otsutoo Haoku Uerunaa
Kurinku Eerihi
Oigen Kurooru Kaaru
Ruutoihi Toomasu
Shetoraa Herumuuto
Shutaaru Rainaa
Emu Uakunaa Otsutoo
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Description

【発明の詳細な説明】 A 産業上の利用分野 この発明は電源分配線に実装され電気的に結合
されている少なくとも1つのアクテイブ集積回路
チツプと、絶縁キヤパシタが実現されている半導
体相互接続キヤリアの頂部表面に形成されたチツ
プ相互接続信号線とを有する集積回路パツケージ
に関する。
B 従来の技術 超大規模集積(VLSI)回路が複雑になるにつ
れ、より多くの駆動回路およびラツチをより高速
にスイツチングさせ、それら回路の効率を向上さ
せる必要が生じている。そしてこのようなスイツ
チング速度の高速化によりノイズも増大する。
スイツチング速度の増大に伴うノイズを減少さ
せるために種々の手法が採用されてきた。1つの
手法は電源電圧の間に絶縁キヤパシタとしてデイ
スクリートのコンデンサを実装するものである。
一般にデイスクリートのキヤパシタは半導体チツ
プから離れて実装され、複数の電源線や大きな電
源バスによつて半導体チツプに電気的に結合され
る。これら電源線は通常長いインダクタンス経路
を構成する。さらに複数の線を流れる電流のスイ
ツチング速度が増大するとそこでの電圧降下が生
じてしまう。電圧降下は好ましくない電源分配ノ
イズとなる。
インダクタンス経路を小さくする1つの手法は
できるだけデイスクリートのキヤパシタを半導体
チツプに近付けることである。しかし半導体チツ
プに関連するワイア線のレイアウトないしデイス
クリートのキヤパシタの寸法のために、デイスク
リートのキヤパシタを電圧降下ないしノイズをな
くすように配置するのは不可能である。さらに以
上の目的で採用されるデイスクリートのキヤパシ
タは通常高周波数、低インダクタンスのキヤパシ
タであり、コスト・アツプを招来する。電流スイ
ツチング速度の増大によりもたらされるノイズは
効率を悪くし、同時スイツチング可能なVLSI回
路数を低減させることになる。
したがつて電流スイツチング速度の増大に関連
するノイズを低減し、インダクタンス経路および
コストをも低減する手法が望まれる。
IBM TDB Vol.22,No.12,pp.5330−5331はチ
ツプ直下の多層構造に配された絶縁キヤパシタと
キヤパシタの絶縁材料に延びるワイアとを開示し
ている。この構成は構造に含まれるインダクタン
スを最小化するようにするものである。
IBM TDB Vol.20,No.9,pp.3436−3437は多
層セラミツク・モジユールを開示し、このモジユ
ールではグリーン・シート構造内にキヤパシタを
一実装している。
これら従来のチツプ・キヤリアにおいては、チ
ツプ近くのキヤパシタが大きくなり、チツプとキ
ヤパシタとの間が超低インダクタンスの結合にな
るという問題がある。高効率のパツケージを実現
するには、オン・モジユールの絶縁キヤパシタを
用いて同時スイツチングのノイズを抑圧する必要
がある。そのようなキヤパシタのインダクタンス
は最小のもの、理想的にはゼロでなくてはならな
い。このためEP−A0083405は埋込みキヤパシタ
構造を含むキヤリアを開示している。逆方向に延
びるように整列されたコネクタ線が設けられ、キ
ヤパシタへのリードを流れる電流による磁束を除
去するようになつている。キヤパシタは多数のセ
グメントを有し、これらセグメントがキヤリア本
体内に配され、かつ機械的またはレーザによる除
去でキヤパシタのキヤパシタンスを反転できるよ
うに、または製作後の欠陥をなくすように適合化
すべく接続されている。
多重チツプ・キヤリアとして、セラミツク・キ
ヤリアを用いる代りに、シリコンを用いるパツケ
ージ手法がIEEE Transaetions and
Components,Hybrids and Manufaeturing
Teehnology,Vol.CGMT−7,No.2.1984 6月、
pp.193−196に記載されている。多重集積回路チ
ツプはフリツプ・チツプまたはフエース・ダウ
ン・ボンドであり、回路チツプのパツドを、相互
接続キヤリアに設けられたワイヤ層の対応するパ
ツドに物理的に結合する。このパツケージ手法は
著しい効果をもたらす。写真エツチング手法は相
互接続キヤリアとチツプとで同じであるので、極
めて高い実装密度が実現でき、相互接続の最小寸
法のリクアイアメントにも答えることができる。
さらに低コストのパツケージが可能である。なぜ
ならキヤリアには通常の集積化プロセスを用い、
かつ能動素子がなければ半導体材料の欠陥も受容
できるからである。しかしこのキヤリアを能動素
子に用いたい場合もある。
さらにこのパツケージ手法に関しては、
PCTWO86/02490が電源分配ワイヤ上に実装さ
れ、電気的に結合された集積回路チツプと、電源
絶縁キヤパシタが実装された半導体相互接続キヤ
リアの表面に形成されたチツプ相互接続信号ワイ
ヤとを有する集積回路パツケージを開示してい
る。このシリコン・キヤリアは高度にドープさ
れ、相対的に導電性を有するようになつている。
実質的に平坦なメタライゼーシヨン層がこのキヤ
リアの上部表面に横たわるように形成されてい
る。誘電体層が上部メタライゼーシヨン層の主た
る部分の下に設けられている。メタライゼーシヨ
ン層の、この部分が、キヤリア寸法の絶縁キヤパ
シタの一方の電極を構成する。さらに連続したメ
タライゼーシヨン層がキヤリアの底面に形成され
ている。導体キヤリア自体およびこの底面層がキ
ヤパシタの他の電極を構成する。電気的接続がチ
ツプのパツドと上面層との間にあるときはいつで
もキヤリアの大きさのキヤパシタも実効的な絶縁
をなしながら低いインダクタンスでチツプと結合
する。
現在知られ、利用可能なパツケージは主にバイ
ポーラ・チツプに適用すべく開発されてきた。他
方、業界はバイポーラ技術からCMOS技術へと
大きく変わろうとしている。CMOS技術は新た
な可能性をもたらす。すなわち超高密度、低電力
消費、多くのプロセツサを1個のチツプに集積で
きる点などである。利用可能なパツケージは大消
費電力、高効率のバイポーラ・チツプの多重チツ
プ・プロセツサ・ユニツトに対して最適化されて
いる。これらのパツケージでは、電源ラインさら
には信号ラインにも高いDC電流が保持されなけ
ればならない。
CMOS VLSI手法ではパツケージに新しい要
件が加わる。CMOS VLSIチツプでは電源に極
めて高い電流サージが必要であり、したがつて新
たにCMOSに最適化されたパツケージ仕様が必
要である。
C 発明が解決しようとする課題 この発明は電流のスイツチング速度の増大によ
るノイズ減少の要請に関連する問題を解決するこ
とを目的としている。
D 課題を解決するための手段 この発明では半導体相互接続キヤリアに半導体
チツプが実装され、かつ絶縁キヤパシタが電源分
配システムに一体化されている改良された電子パ
ツケージが提供される。
ここに提案するチツプ・キヤリアはとくに高密
度CMOS態様に設計されている。高速のCMOS
チツプを保持するために、絶縁キヤパシタがキヤ
リアに一体化される。チツプ・キヤリア上のワイ
ヤはキヤパシテイを最小にし、抵抗を最小化する
ようにレイアウトされている。
E 実施例 第1図の模式図は受動半導体相互接続キヤリア
2を含む集積回路に関する。このキヤリアの上部
表面にはたとえば9個の能動回路チツプ1が配列
されている。
第2図の断面図から明らかなようにフリツプ・
チツプないしフエース・ダウン・ボンデイングの
手法を用いて、チツプ1を、キヤリア2の上部表
面に配されたワイヤ(図示しない)に接続する。
この手法では、能動回路チツプ1のパツドを相互
接続キヤリア2のワイヤの対応するパツドに配置
して結合する。抵抗性結合を形成するために、ま
たチツプとキヤリアとを分離するために回路チツ
プ1、キヤリア2または双方にメタリツク・バン
プ15が生成される。もちろん同様の目的を達成
するメタル・システムも種々可能である。これら
は一長一短がある。採用されるシステムには超音
波ボンデイング、熱圧着ボンデイングおよびはん
だフロー・ボンデイングがある。受動相互接続キ
ヤリア2は絶縁キヤパシタ・システムを有し、こ
の絶縁キヤパシタ・システムはこの発明にしたが
つて回路チツプ1の高密度実装および高スイツチ
ング速度に起因するノイズの問題に関して最適化
されている。
絶縁キヤパシタ、所望の電源分配ワイヤおよび
チツプ相互接続信号ワイヤの配列は第3図ないし
第7図を参照して詳細に説明される。
この発明の集積回路パツケージの平面図が第3
図に示されている。そしてA−A断面図が第4図
に示される。この断面図には半導体相互接続キヤ
リア2の断面が含まれている。このキヤリア2は
好ましくは単結晶シリコンからなつている。
このキヤリア2はP+で高密度にドープされて
いる。キヤリア2の表面にはN+のウエルがあ
る。このウエルは好ましくは適切なドープ材料の
インプランテーシヨンまたは拡散により生成され
る。好ましい実施例ではウエルは、キヤリア2に
わたつて分散する、規則正しく配列された平行な
ストライプ4から構成されている。
第1のワイヤ平面WL1内では第1導体線5が
ストライプ4の表面に直接に配列されている。こ
れら(好ましくはメタリツク)線5はストライプ
4と低オーミツクで接続される。さらにストライ
プ4どうしの間すなわち第1導体線5どうしの間
で、キヤリア2の表面領域に第2導体線6が被着
されている。これら導体線6はP+のキヤリア材
料と低オーミツクに接続される。
第1および第2導体線5および6は櫛状に配列
されている。第1絶縁層7は第1ワイヤ平面WL
1に被着されている。第2ワイヤ平面WL2にお
いては第3および第4導体線8および9が第1絶
縁層7条に被着されている。第3および第4導体
線は第1ワイヤ平面WL1の線5および6に直交
して延びる。第3導体線8は第1導体線5と電気
的に接続され、第4導体線9は第2導体線6と電
気的に接続されている。第3導体線8は正の電圧
VDを供給する電源結合パツドに結合され、第4
導体線9は接地電位GNDを供給する電源結合パ
ツドに結合されている。これによりN+ストライ
プ4およびP+キヤリア2の接合が逆方向にバイ
アスされる。この結果生じるデイプリーシヨン層
のキヤパシタンスが絶縁キヤパシタを構成し、能
動チツプ1の電源用として実現される。キヤリア
2のチツプ構成およびキヤリアのワイヤ平面への
電気的な接続構成は以下のように動作する。
第2絶縁層11は、第3および第4導体層を含
む第2ワイヤ平面WL2上に被着される。第3ワ
イヤ平面WL3は能動チツプ1用の信号相互接続
および信号ワイヤを含み、第2絶縁層11上に被
着される。さらに能動チツプおよび電源の機能上
必要なら、信号ワイヤおよび第2ワイヤ平面WL
2の間に電気接続貫通孔10が設けられる。第3
絶縁層13は第3ワイヤ平面WL3を被覆し、ボ
ール規定パツド14がその上に設けられる。ボー
ル規定パツド14は受けはんだバンプ15を有し
ている。このはんだバンプ15は能動チツプ1
と、3つのワイヤ平面に配されたチツプ相互接続
信号ワイヤおよび電源分配ワイヤとの間の電気的
接続を実現する。
第5図、第6図および第7図にそれぞれ示され
る実施例は第3図および第4図に示されるものと
本質的には異ならない。したがつて異なる部分の
み示す。主たる相違は絶縁キヤパシタの実現の仕
方である。第3図および第4図の実施例では、絶
縁キヤパシタはストライプ4およびキヤリア材料
の間の接合のデイプリーシヨン層により構成され
るが、第5図の実施例は純粋な誘電体キヤパシタ
を用いる。また第6図および第7図の実施例はジ
ヤンクシヨンおよび誘電体キヤパシタを結合して
用いる。
第5図の実施例はさらに高ドープの受動半導体
相互接続キヤリア2を含む。キヤリア2の表面に
は離間された誘電体中間層のストライプ16が設
けられている。第1ワイヤ平面WL1の第1導体
線5はこれらストライプ16の表面に被着されて
いる。これが誘電体キヤパシタの第1電極を構成
する。第2導体線6はストライプ16の間でキヤ
リア2とオーミツクに接続し、高ドープキヤリア
材料とともにキヤパシタの第2電極を構成する。
第2ワイヤ平面WL2は貫通孔10を介して第1
ワイヤ平面WL1に電気的に接続され、これら第
1および第2ワイヤ平面が電源分配ワイヤを構成
する。
第5図の実施例のチツプおよび第3ワイヤ平面
の構成は第3図および第4図に対応するもので、
図示しない。
第6図の実施例において、N+ストライプ4は
またP+キヤリア2の表面内に形成される。第1
ワイヤ平面WL1の第1および第2導体線5およ
び6はストライプ4およびキヤリア4の対応する
面と、これらストライプ4の間でオーミツクに接
続される。第2導体線6の付加的な特徴に固有な
点で技術的に重要な点は、第2導体線6が隣接ス
トライプ領域にまで部分的に延び、ただ付加的な
誘電体の中間層のストライプ17によつて表面か
ら離間しているという点である。
第6図および第7図の実施例に共通な点はジヤ
ンクシヨン・キヤパシタおよび誘電体キヤパシタ
の並列回路として絶縁キヤパシタを構成した点で
ある。すなわちこれら2種類のキヤパシタを足し
て大容量を実現している。
F 発明の効果 この発明の重要な特徴は、能動集積回路チツプ
および絶縁キヤパシタ構造を能動チツプの電源パ
ツド・グリツドに結合する受動半導体キヤリアを
集積回路パツケージに含ませる点である。能動集
積回路チツプの電源は所望の絶縁キヤパシタを有
し、電源分配ワイヤを適合化して最適化される。
最も重要な点は、各チツプの真下に電源絶縁キ
ヤパシタを設ける点である。チツプおよびキヤパ
シタの間が極めて近くで結合されているので、直
列のインダクタンスはほとんどない。したがつて
このキヤパシタは極めて高周波の絶縁キヤパシタ
として動作する。付加的な利点は、第2ワイヤ平
面WL2が通常はわずかな電源線および第3ワイ
ヤ平面用のアンダーパスしか含まないという点で
ある。結局これにより第2ワイヤ平面WL2は極
めて低いワイヤ密度しか持たない。第3ワイヤ平
面WL3の低キヤパシタンスおよび中間層のシヨ
ート故障に起因する製造歩留りの向上という点か
ら極めて有利である。
付加的な利点は第1ワイヤ平面WL1が第4図
に示されるように直接にシリコンに接続されてい
るという点である。シリコンとメタル層1の間に
はなんら絶縁層は不要である。したがつてこれら
の間の相互接続貫通孔が省略できる。メタル層1
およびシリコンの間のインターフエースは欠陥に
左右されにくい。これは第4図の構成にまさにあ
てはまり、第5図ないし第7図でも若干少なくな
るものの同様の効果がある。
【図面の簡単な説明】
第1図はこの発明の適用される集積回路パツケ
ージを示す平面図、第2図は第1図の断面図、第
3図はこの発明の第1の実施例を示す平面図、第
4図は第3図の実施例の断面図、第5図はこの発
明の第2の実施例を示す断面図、第6図および第
7図はこの発明の第3の実施例を示す断面図であ
る。 1……能動回路チツプ、2……受動半導体相互
接続キヤリア、4……ウエルを構成するストライ
プ、5……第1導体線、6……第2導体線、WL
1……第1ワイヤ平面、WL2……第2ワイヤ平
面。

Claims (1)

  1. 【特許請求の範囲】 1 電源絶縁キヤパシタが実装される受動半導体
    相互接続キヤリアの上部表面にそれぞれ形成され
    た電源分配ワイヤおよびチツプ相互接続信号ワイ
    ヤに実装され電気的に接続される少なくとも1つ
    の能動集積回路チツプを具備する集積回路パツケ
    ージにおいて、 上記受動半導体相互接続キヤリアが第1導電型
    であり、 第2導電型の複数のウエルが上記受動半導体相
    互接続キヤリアの表面に相互に離間して設けら
    れ、 上記電源分配ワイヤが第1ワイヤ平面に設けら
    れた第1導体線および第2導体線を含み、 上記第1導体線が上記ウエルの表面領域にオー
    ミツクに被着され、上記第2導体線が上記ウエル
    に挟まれる上記受動半導体相互接続キヤリアの表
    面部分にオーミツクに被着され、 上記第1導体線および第2導体線がそれぞれ電
    源の第1端子および第2端子に接続され、上記ウ
    エルと、上記ウエルに埋めこまれた上記受動半導
    体相互接続キヤリアの材料との間の接合キヤパシ
    タンスが上記絶縁キヤパシタを構成するようにし
    たことを特徴とする集積回路パツケージ。 2 電源絶縁キヤパシタが実装される受動半導体
    相互接続キヤリアの上部表面にそれぞれ形成され
    た電源分配ワイヤおよびチツプ相互接続信号ワイ
    ヤに実装され電気的に接続される少なくとも1つ
    の能動集積回路チツプを具備する集積回路パツケ
    ージにおいて、 上記受動半導体相互接続キヤリアが第1導電型
    であり、 誘電体層の複数のストライプが上記受動半導体
    相互接続キヤリアの表面に相互に離間して設けら
    れ、 上記電源分配ワイヤが第1ワイヤ平面に設けら
    れた第1導体線および第2導体線を含み、 上記第1導体線が上記ストライプの表面領域に
    被着され、上記第2導体線が上記ストライプに挟
    まれる上記受動半導体相互接続キヤリアの表面部
    分にオーミツクに被着され、 上記第1導体線および第2導体線がそれぞれ電
    源の第1端子および第2端子に接続され、上記第
    1導体線、第2導体線およびこれらの間の誘電体
    層の上記ストライプが、上記絶縁キヤパシタを構
    成するようにしたことを特徴とする集積回路パツ
    ケージ。 3 上記ウエルが規則正しく平行して配置された
    ストライプからなり、上記第1導体線および第2
    導体線が上記第1ワイヤ平面において櫛状に配さ
    れる請求項1記載の集積回路パツケージ。 4 上記ストライプは規則正しく平行して配置さ
    れ、上記第1導体線および第2導体線が上記第1
    ワイヤ平面において櫛状に配される請求項2記載
    の集積回路パツケージ。 5 上記第2導体線は隣接する上記ウエルに部分
    的にわたつて延び、しかも上記第2導体線は上記
    ウエルの表面から誘電体中間層により離間されて
    いる請求項1または3記載の集積回路パツケー
    ジ。 6 上記第1導体線は上記受動半導体相互接続キ
    ヤリアの隣接領域に部分的にわたつて延び、しか
    も上記第1導体線は上記隣接領域の表面から誘電
    体中間層により離間されている請求項1または3
    記載の集積回路パツケージ。 7 上記電源分配ワイヤはさらに第3導体線およ
    び第4導体線を含む第2ワイヤ平面を有し、 上記第2ワイヤ平面は第1絶縁層により上記第
    1ワイヤ平面から分離され、 上記第3導体線は貫通孔を介して上記第1導体
    線に接続され、 上記第4導体線は貫通孔を介して上記第2導体
    線に接続され、 上記チツプの電源パツドが上記第3導体線およ
    び第4導体線に接続される請求項1ないし6記載
    の集積回路パツケージ。 8 上記第4導体線は上記第1ワイヤ平面の導体
    線に対して直交して平行に設けられる請求項7記
    載の集積回路パツケージ。 9 上記第1ワイヤ平面および第2ワイヤ平面の
    グリル形状が上記チツプの電源パツドのグリツド
    に合わされる請求項7または8記載の集積回路パ
    ツケージ。 10 上記チツプ相互接続信号ワイヤが上記第2
    ワイヤ平面から第2絶縁層を介して離間される1
    または複数の第3ワイヤ平面からなる請求項7な
    いし9記載の集積回路パツケージ。 11 上記チツプのパツドは上記第3ワイヤ平面
    にはんだバンプにより結合される請求項1ないし
    10記載の集積回路パツケージ。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5216280A (en) * 1989-12-02 1993-06-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having pads at periphery of semiconductor chip
JP2960560B2 (ja) * 1991-02-28 1999-10-06 株式会社日立製作所 超小型電子機器
US5434453A (en) * 1991-04-26 1995-07-18 Hitachi, Ltd. Semiconductor integrated circuit device and computer system using the same
KR930008891A (ko) * 1991-10-30 1993-05-22 정몽헌 온-칩 디카플링 캐패시터 구성방법
JPH05183019A (ja) * 1991-12-27 1993-07-23 Hitachi Ltd 半導体装置およびその製造方法
US5404265A (en) * 1992-08-28 1995-04-04 Fujitsu Limited Interconnect capacitors
KR0170456B1 (ko) * 1993-07-16 1999-03-30 세끼사와 다까시 반도체 장치 및 그 제조방법
US5341979A (en) * 1993-09-03 1994-08-30 Motorola, Inc. Method of bonding a semiconductor substrate to a support substrate and structure therefore
US5371403A (en) * 1993-09-24 1994-12-06 Vlsi Technology, Inc. High performance package using high dielectric constant materials for power/ground and low dielectric constant materials for signal lines
US5661336A (en) * 1994-05-03 1997-08-26 Phelps, Jr.; Douglas Wallace Tape application platform and processes therefor
US5534465A (en) * 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
US5620927A (en) * 1995-05-25 1997-04-15 National Semiconductor Corporation Solder ball attachment machine for semiconductor packages
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
US5643818A (en) * 1996-05-02 1997-07-01 International Business Machines Corporation Removal of residues from metallic insert used in manufacture of multi-layer ceramic substrate with cavity for microelectronic chip
US5811868A (en) * 1996-12-20 1998-09-22 International Business Machines Corp. Integrated high-performance decoupling capacitor
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
US6015955A (en) * 1997-06-20 2000-01-18 International Business Machines Corporation Reworkability solution for wirebound chips using high performance capacitor
US6118180A (en) * 1997-11-03 2000-09-12 Lsi Logic Corporation Semiconductor die metal layout for flip chip packaging
US6385565B1 (en) * 1998-06-18 2002-05-07 Sun Microsystems, Inc. System and method for determining the desired decoupling components for power distribution systems using a computer system
US6532439B2 (en) 1998-06-18 2003-03-11 Sun Microsystems, Inc. Method for determining the desired decoupling components for power distribution systems
KR100294449B1 (ko) * 1998-07-15 2001-07-12 윤종용 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6600364B1 (en) * 1999-01-05 2003-07-29 Intel Corporation Active interposer technology for high performance CMOS packaging application
US6137161A (en) * 1999-09-14 2000-10-24 International Business Machines Corporation Interposer array module for capacitive decoupling and filtering
JP2001217242A (ja) * 2000-02-03 2001-08-10 Seiko Epson Corp 半導体装置およびその製造方法
US6827325B2 (en) * 2000-08-28 2004-12-07 Johnson & Johnson Vision Care, Inc. Shape memory polymer or alloy ophthalmic lens mold and methods of forming ophthalmic products
JP2004055628A (ja) * 2002-07-17 2004-02-19 Dainippon Printing Co Ltd ウエハレベルの半導体装置及びその作製方法
US6789241B2 (en) * 2002-10-31 2004-09-07 Sun Microsystems, Inc. Methodology for determining the placement of decoupling capacitors in a power distribution system
US7435627B2 (en) 2005-08-11 2008-10-14 International Business Machines Corporation Techniques for providing decoupling capacitance
WO2010005717A2 (en) * 2008-06-16 2010-01-14 Hardisty Optical Group, Llc Light dispersion eyeglass nose pad
JP5102726B2 (ja) * 2008-09-08 2012-12-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US8497564B2 (en) * 2009-08-13 2013-07-30 Broadcom Corporation Method for fabricating a decoupling composite capacitor in a wafer and related structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1487945A (en) * 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
US4453176A (en) * 1981-12-31 1984-06-05 International Business Machines Corporation LSI Chip carrier with buried repairable capacitor with low inductance leads
JPS58158958A (ja) * 1982-03-16 1983-09-21 Seiko Epson Corp 複合型固体装置
NL8202470A (nl) * 1982-06-18 1984-01-16 Philips Nv Hoogfrequentschakelinrichting en halfgeleiderinrichting voor toepassing in een dergelijke inrichting.
US4616655A (en) * 1984-01-20 1986-10-14 Cordis Corporation Implantable pulse generator having a single printed circuit board and a chip carrier
EP0172889A1 (en) * 1984-02-17 1986-03-05 AT&T Corp. Integrated circuit chip assembly
US4675717A (en) * 1984-10-09 1987-06-23 American Telephone And Telegraph Company, At&T Bell Laboratories Water-scale-integrated assembly
JPS60220939A (ja) * 1985-03-20 1985-11-05 Hitachi Ltd 半導体集積回路装置
JPS6272144A (ja) * 1985-09-25 1987-04-02 Toshiba Corp 半導体装置
US4866507A (en) * 1986-05-19 1989-09-12 International Business Machines Corporation Module for packaging semiconductor integrated circuit chips on a base substrate

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EP0393220A1 (en) 1990-10-24

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