JPH0587977B2 - - Google Patents

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JPH0587977B2
JPH0587977B2 JP2103238A JP10323890A JPH0587977B2 JP H0587977 B2 JPH0587977 B2 JP H0587977B2 JP 2103238 A JP2103238 A JP 2103238A JP 10323890 A JP10323890 A JP 10323890A JP H0587977 B2 JPH0587977 B2 JP H0587977B2
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conductor
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conductor line
circuit package
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Otsutoo Haoku Uerunaa
Kurinku Eerihi
Oigen Kurooru Kaaru
Ruutoihi Toomasu
Shetoraa Herumuuto
Shutaaru Rainaa
Emu Uakunaa Otsutoo
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 この発明は電源分配線に実装され電気的に結合
されている少なくとも１つのアクテイブ集積回路
チツプと、絶縁キヤパシタが実現されている半導
体相互接続キヤリアの頂部表面に形成されたチツ
プ相互接続信号線とを有する集積回路パツケージ
に関する。
Ｂ 従来の技術 超大規模集積（VLSI）回路が複雑になるにつ
れ、より多くの駆動回路およびラツチをより高速
にスイツチングさせ、それら回路の効率を向上さ
せる必要が生じている。そしてこのようなスイツ
チング速度の高速化によりノイズも増大する。
スイツチング速度の増大に伴うノイズを減少さ
せるために種々の手法が採用されてきた。１つの
手法は電源電圧の間に絶縁キヤパシタとしてデイ
スクリートのコンデンサを実装するものである。
一般にデイスクリートのキヤパシタは半導体チツ
プから離れて実装され、複数の電源線や大きな電
源バスによつて半導体チツプに電気的に結合され
る。これら電源線は通常長いインダクタンス経路
を構成する。さらに複数の線を流れる電流のスイ
ツチング速度が増大するとそこでの電圧降下が生
じてしまう。電圧降下は好ましくない電源分配ノ
イズとなる。
インダクタンス経路を小さくする１つの手法は
できるだけデイスクリートのキヤパシタを半導体
チツプに近付けることである。しかし半導体チツ
プに関連するワイア線のレイアウトないしデイス
クリートのキヤパシタの寸法のために、デイスク
リートのキヤパシタを電圧降下ないしノイズをな
くすように配置するのは不可能である。さらに以
上の目的で採用されるデイスクリートのキヤパシ
タは通常高周波数、低インダクタンスのキヤパシ
タであり、コスト・アツプを招来する。電流スイ
ツチング速度の増大によりもたらされるノイズは
効率を悪くし、同時スイツチング可能なVLSI回
路数を低減させることになる。
したがつて電流スイツチング速度の増大に関連
するノイズを低減し、インダクタンス経路および
コストをも低減する手法が望まれる。
IBM TDB Vol.22，No.12，pp.5330−5331はチ
ツプ直下の多層構造に配された絶縁キヤパシタと
キヤパシタの絶縁材料に延びるワイアとを開示し
ている。この構成は構造に含まれるインダクタン
スを最小化するようにするものである。
IBM TDB Vol.20，No.９，pp.3436−3437は多
層セラミツク・モジユールを開示し、このモジユ
ールではグリーン・シート構造内にキヤパシタを
一実装している。
これら従来のチツプ・キヤリアにおいては、チ
ツプ近くのキヤパシタが大きくなり、チツプとキ
ヤパシタとの間が超低インダクタンスの結合にな
るという問題がある。高効率のパツケージを実現
するには、オン・モジユールの絶縁キヤパシタを
用いて同時スイツチングのノイズを抑圧する必要
がある。そのようなキヤパシタのインダクタンス
は最小のもの、理想的にはゼロでなくてはならな
い。このためEP−A0083405は埋込みキヤパシタ
構造を含むキヤリアを開示している。逆方向に延
びるように整列されたコネクタ線が設けられ、キ
ヤパシタへのリードを流れる電流による磁束を除
去するようになつている。キヤパシタは多数のセ
グメントを有し、これらセグメントがキヤリア本
体内に配され、かつ機械的またはレーザによる除
去でキヤパシタのキヤパシタンスを反転できるよ
うに、または製作後の欠陥をなくすように適合化
すべく接続されている。
多重チツプ・キヤリアとして、セラミツク・キ
ヤリアを用いる代りに、シリコンを用いるパツケ
ージ手法がIEEE Transaetions and
Components，Hybrids and Manufaeturing
Teehnology，Vol.CGMT−７，No.2.1984 ６月、
pp.193−196に記載されている。多重集積回路チ
ツプはフリツプ・チツプまたはフエース・ダウ
ン・ボンドであり、回路チツプのパツドを、相互
接続キヤリアに設けられたワイヤ層の対応するパ
ツドに物理的に結合する。このパツケージ手法は
著しい効果をもたらす。写真エツチング手法は相
互接続キヤリアとチツプとで同じであるので、極
めて高い実装密度が実現でき、相互接続の最小寸
法のリクアイアメントにも答えることができる。
さらに低コストのパツケージが可能である。なぜ
ならキヤリアには通常の集積化プロセスを用い、
かつ能動素子がなければ半導体材料の欠陥も受容
できるからである。しかしこのキヤリアを能動素
子に用いたい場合もある。
さらにこのパツケージ手法に関しては、
PCTWO86／02490が電源分配ワイヤ上に実装さ
れ、電気的に結合された集積回路チツプと、電源
絶縁キヤパシタが実装された半導体相互接続キヤ
リアの表面に形成されたチツプ相互接続信号ワイ
ヤとを有する集積回路パツケージを開示してい
る。このシリコン・キヤリアは高度にドープさ
れ、相対的に導電性を有するようになつている。
実質的に平坦なメタライゼーシヨン層がこのキヤ
リアの上部表面に横たわるように形成されてい
る。誘電体層が上部メタライゼーシヨン層の主た
る部分の下に設けられている。メタライゼーシヨ
ン層の、この部分が、キヤリア寸法の絶縁キヤパ
シタの一方の電極を構成する。さらに連続したメ
タライゼーシヨン層がキヤリアの底面に形成され
ている。導体キヤリア自体およびこの底面層がキ
ヤパシタの他の電極を構成する。電気的接続がチ
ツプのパツドと上面層との間にあるときはいつで
もキヤリアの大きさのキヤパシタも実効的な絶縁
をなしながら低いインダクタンスでチツプと結合
する。
現在知られ、利用可能なパツケージは主にバイ
ポーラ・チツプに適用すべく開発されてきた。他
方、業界はバイポーラ技術からCMOS技術へと
大きく変わろうとしている。CMOS技術は新た
な可能性をもたらす。すなわち超高密度、低電力
消費、多くのプロセツサを１個のチツプに集積で
きる点などである。利用可能なパツケージは大消
費電力、高効率のバイポーラ・チツプの多重チツ
プ・プロセツサ・ユニツトに対して最適化されて
いる。これらのパツケージでは、電源ラインさら
には信号ラインにも高いDC電流が保持されなけ
ればならない。
CMOS VLSI手法ではパツケージに新しい要
件が加わる。CMOS VLSIチツプでは電源に極
めて高い電流サージが必要であり、したがつて新
たにCMOSに最適化されたパツケージ仕様が必
要である。
Ｃ 発明が解決しようとする課題 この発明は電流のスイツチング速度の増大によ
るノイズ減少の要請に関連する問題を解決するこ
とを目的としている。
Ｄ 課題を解決するための手段 この発明では半導体相互接続キヤリアに半導体
チツプが実装され、かつ絶縁キヤパシタが電源分
配システムに一体化されている改良された電子パ
ツケージが提供される。
ここに提案するチツプ・キヤリアはとくに高密
度CMOS態様に設計されている。高速のCMOS
チツプを保持するために、絶縁キヤパシタがキヤ
リアに一体化される。チツプ・キヤリア上のワイ
ヤはキヤパシテイを最小にし、抵抗を最小化する
ようにレイアウトされている。
Ｅ 実施例 第１図の模式図は受動半導体相互接続キヤリア
２を含む集積回路に関する。このキヤリアの上部
表面にはたとえば９個の能動回路チツプ１が配列
されている。
第２図の断面図から明らかなようにフリツプ・
チツプないしフエース・ダウン・ボンデイングの
手法を用いて、チツプ１を、キヤリア２の上部表
面に配されたワイヤ（図示しない）に接続する。
この手法では、能動回路チツプ１のパツドを相互
接続キヤリア２のワイヤの対応するパツドに配置
して結合する。抵抗性結合を形成するために、ま
たチツプとキヤリアとを分離するために回路チツ
プ１、キヤリア２または双方にメタリツク・バン
プ１５が生成される。もちろん同様の目的を達成
するメタル・システムも種々可能である。これら
は一長一短がある。採用されるシステムには超音
波ボンデイング、熱圧着ボンデイングおよびはん
だフロー・ボンデイングがある。受動相互接続キ
ヤリア２は絶縁キヤパシタ・システムを有し、こ
の絶縁キヤパシタ・システムはこの発明にしたが
つて回路チツプ１の高密度実装および高スイツチ
ング速度に起因するノイズの問題に関して最適化
されている。
絶縁キヤパシタ、所望の電源分配ワイヤおよび
チツプ相互接続信号ワイヤの配列は第３図ないし
第７図を参照して詳細に説明される。
この発明の集積回路パツケージの平面図が第３
図に示されている。そしてＡ−Ａ断面図が第４図
に示される。この断面図には半導体相互接続キヤ
リア２の断面が含まれている。このキヤリア２は
好ましくは単結晶シリコンからなつている。
このキヤリア２はＰ＋で高密度にドープされて
いる。キヤリア２の表面にはＮ＋のウエルがあ
る。このウエルは好ましくは適切なドープ材料の
インプランテーシヨンまたは拡散により生成され
る。好ましい実施例ではウエルは、キヤリア２に
わたつて分散する、規則正しく配列された平行な
ストライプ４から構成されている。
第１のワイヤ平面WL１内では第１導体線５が
ストライプ４の表面に直接に配列されている。こ
れら（好ましくはメタリツク）線５はストライプ
４と低オーミツクで接続される。さらにストライ
プ４どうしの間すなわち第１導体線５どうしの間
で、キヤリア２の表面領域に第２導体線６が被着
されている。これら導体線６はＰ＋のキヤリア材
料と低オーミツクに接続される。
第１および第２導体線５および６は櫛状に配列
されている。第１絶縁層７は第１ワイヤ平面WL
１に被着されている。第２ワイヤ平面WL２にお
いては第３および第４導体線８および９が第１絶
縁層７条に被着されている。第３および第４導体
線は第１ワイヤ平面WL１の線５および６に直交
して延びる。第３導体線８は第１導体線５と電気
的に接続され、第４導体線９は第２導体線６と電
気的に接続されている。第３導体線８は正の電圧
VDを供給する電源結合パツドに結合され、第４
導体線９は接地電位GNDを供給する電源結合パ
ツドに結合されている。これによりＮ＋ストライ
プ４およびＰ＋キヤリア２の接合が逆方向にバイ
アスされる。この結果生じるデイプリーシヨン層
のキヤパシタンスが絶縁キヤパシタを構成し、能
動チツプ１の電源用として実現される。キヤリア
２のチツプ構成およびキヤリアのワイヤ平面への
電気的な接続構成は以下のように動作する。
第２絶縁層１１は、第３および第４導体層を含
む第２ワイヤ平面WL２上に被着される。第３ワ
イヤ平面WL３は能動チツプ１用の信号相互接続
および信号ワイヤを含み、第２絶縁層１１上に被
着される。さらに能動チツプおよび電源の機能上
必要なら、信号ワイヤおよび第２ワイヤ平面WL
２の間に電気接続貫通孔１０が設けられる。第３
絶縁層１３は第３ワイヤ平面WL３を被覆し、ボ
ール規定パツド１４がその上に設けられる。ボー
ル規定パツド１４は受けはんだバンプ１５を有し
ている。このはんだバンプ１５は能動チツプ１
と、３つのワイヤ平面に配されたチツプ相互接続
信号ワイヤおよび電源分配ワイヤとの間の電気的
接続を実現する。
第５図、第６図および第７図にそれぞれ示され
る実施例は第３図および第４図に示されるものと
本質的には異ならない。したがつて異なる部分の
み示す。主たる相違は絶縁キヤパシタの実現の仕
方である。第３図および第４図の実施例では、絶
縁キヤパシタはストライプ４およびキヤリア材料
の間の接合のデイプリーシヨン層により構成され
るが、第５図の実施例は純粋な誘電体キヤパシタ
を用いる。また第６図および第７図の実施例はジ
ヤンクシヨンおよび誘電体キヤパシタを結合して
用いる。
第５図の実施例はさらに高ドープの受動半導体
相互接続キヤリア２を含む。キヤリア２の表面に
は離間された誘電体中間層のストライプ１６が設
けられている。第１ワイヤ平面WL１の第１導体
線５はこれらストライプ１６の表面に被着されて
いる。これが誘電体キヤパシタの第１電極を構成
する。第２導体線６はストライプ１６の間でキヤ
リア２とオーミツクに接続し、高ドープキヤリア
材料とともにキヤパシタの第２電極を構成する。
第２ワイヤ平面WL２は貫通孔１０を介して第１
ワイヤ平面WL１に電気的に接続され、これら第
１および第２ワイヤ平面が電源分配ワイヤを構成
する。
第５図の実施例のチツプおよび第３ワイヤ平面
の構成は第３図および第４図に対応するもので、
図示しない。
第６図の実施例において、Ｎ＋ストライプ４は
またＰ＋キヤリア２の表面内に形成される。第１
ワイヤ平面WL１の第１および第２導体線５およ
び６はストライプ４およびキヤリア４の対応する
面と、これらストライプ４の間でオーミツクに接
続される。第２導体線６の付加的な特徴に固有な
点で技術的に重要な点は、第２導体線６が隣接ス
トライプ領域にまで部分的に延び、ただ付加的な
誘電体の中間層のストライプ１７によつて表面か
ら離間しているという点である。
第６図および第７図の実施例に共通な点はジヤ
ンクシヨン・キヤパシタおよび誘電体キヤパシタ
の並列回路として絶縁キヤパシタを構成した点で
ある。すなわちこれら２種類のキヤパシタを足し
て大容量を実現している。
Ｆ 発明の効果 この発明の重要な特徴は、能動集積回路チツプ
および絶縁キヤパシタ構造を能動チツプの電源パ
ツド・グリツドに結合する受動半導体キヤリアを
集積回路パツケージに含ませる点である。能動集
積回路チツプの電源は所望の絶縁キヤパシタを有
し、電源分配ワイヤを適合化して最適化される。
最も重要な点は、各チツプの真下に電源絶縁キ
ヤパシタを設ける点である。チツプおよびキヤパ
シタの間が極めて近くで結合されているので、直
列のインダクタンスはほとんどない。したがつて
このキヤパシタは極めて高周波の絶縁キヤパシタ
として動作する。付加的な利点は、第２ワイヤ平
面WL２が通常はわずかな電源線および第３ワイ
ヤ平面用のアンダーパスしか含まないという点で
ある。結局これにより第２ワイヤ平面WL２は極
めて低いワイヤ密度しか持たない。第３ワイヤ平
面WL３の低キヤパシタンスおよび中間層のシヨ
ート故障に起因する製造歩留りの向上という点か
ら極めて有利である。
付加的な利点は第１ワイヤ平面WL１が第４図
に示されるように直接にシリコンに接続されてい
るという点である。シリコンとメタル層１の間に
はなんら絶縁層は不要である。したがつてこれら
の間の相互接続貫通孔が省略できる。メタル層１
およびシリコンの間のインターフエースは欠陥に
左右されにくい。これは第４図の構成にまさにあ
てはまり、第５図ないし第７図でも若干少なくな
るものの同様の効果がある。
【図面の簡単な説明】
第１図はこの発明の適用される集積回路パツケ
ージを示す平面図、第２図は第１図の断面図、第
３図はこの発明の第１の実施例を示す平面図、第
４図は第３図の実施例の断面図、第５図はこの発
明の第２の実施例を示す断面図、第６図および第
７図はこの発明の第３の実施例を示す断面図であ
る。 １……能動回路チツプ、２……受動半導体相互
接続キヤリア、４……ウエルを構成するストライ
プ、５……第１導体線、６……第２導体線、WL
１……第１ワイヤ平面、WL２……第２ワイヤ平
面。

Claims (1)

  1. 【特許請求の範囲】 １ 電源絶縁キヤパシタが実装される受動半導体
    相互接続キヤリアの上部表面にそれぞれ形成され
    た電源分配ワイヤおよびチツプ相互接続信号ワイ
    ヤに実装され電気的に接続される少なくとも１つ
    の能動集積回路チツプを具備する集積回路パツケ
    ージにおいて、 上記受動半導体相互接続キヤリアが第１導電型
    であり、 第２導電型の複数のウエルが上記受動半導体相
    互接続キヤリアの表面に相互に離間して設けら
    れ、 上記電源分配ワイヤが第１ワイヤ平面に設けら
    れた第１導体線および第２導体線を含み、 上記第１導体線が上記ウエルの表面領域にオー
    ミツクに被着され、上記第２導体線が上記ウエル
    に挟まれる上記受動半導体相互接続キヤリアの表
    面部分にオーミツクに被着され、 上記第１導体線および第２導体線がそれぞれ電
    源の第１端子および第２端子に接続され、上記ウ
    エルと、上記ウエルに埋めこまれた上記受動半導
    体相互接続キヤリアの材料との間の接合キヤパシ
    タンスが上記絶縁キヤパシタを構成するようにし
    たことを特徴とする集積回路パツケージ。 ２ 電源絶縁キヤパシタが実装される受動半導体
    相互接続キヤリアの上部表面にそれぞれ形成され
    た電源分配ワイヤおよびチツプ相互接続信号ワイ
    ヤに実装され電気的に接続される少なくとも１つ
    の能動集積回路チツプを具備する集積回路パツケ
    ージにおいて、 上記受動半導体相互接続キヤリアが第１導電型
    であり、 誘電体層の複数のストライプが上記受動半導体
    相互接続キヤリアの表面に相互に離間して設けら
    れ、 上記電源分配ワイヤが第１ワイヤ平面に設けら
    れた第１導体線および第２導体線を含み、 上記第１導体線が上記ストライプの表面領域に
    被着され、上記第２導体線が上記ストライプに挟
    まれる上記受動半導体相互接続キヤリアの表面部
    分にオーミツクに被着され、 上記第１導体線および第２導体線がそれぞれ電
    源の第１端子および第２端子に接続され、上記第
    １導体線、第２導体線およびこれらの間の誘電体
    層の上記ストライプが、上記絶縁キヤパシタを構
    成するようにしたことを特徴とする集積回路パツ
    ケージ。 ３ 上記ウエルが規則正しく平行して配置された
    ストライプからなり、上記第１導体線および第２
    導体線が上記第１ワイヤ平面において櫛状に配さ
    れる請求項１記載の集積回路パツケージ。 ４ 上記ストライプは規則正しく平行して配置さ
    れ、上記第１導体線および第２導体線が上記第１
    ワイヤ平面において櫛状に配される請求項２記載
    の集積回路パツケージ。 ５ 上記第２導体線は隣接する上記ウエルに部分
    的にわたつて延び、しかも上記第２導体線は上記
    ウエルの表面から誘電体中間層により離間されて
    いる請求項１または３記載の集積回路パツケー
    ジ。 ６ 上記第１導体線は上記受動半導体相互接続キ
    ヤリアの隣接領域に部分的にわたつて延び、しか
    も上記第１導体線は上記隣接領域の表面から誘電
    体中間層により離間されている請求項１または３
    記載の集積回路パツケージ。 ７ 上記電源分配ワイヤはさらに第３導体線およ
    び第４導体線を含む第２ワイヤ平面を有し、 上記第２ワイヤ平面は第１絶縁層により上記第
    １ワイヤ平面から分離され、 上記第３導体線は貫通孔を介して上記第１導体
    線に接続され、 上記第４導体線は貫通孔を介して上記第２導体
    線に接続され、 上記チツプの電源パツドが上記第３導体線およ
    び第４導体線に接続される請求項１ないし６記載
    の集積回路パツケージ。 ８ 上記第４導体線は上記第１ワイヤ平面の導体
    線に対して直交して平行に設けられる請求項７記
    載の集積回路パツケージ。 ９ 上記第１ワイヤ平面および第２ワイヤ平面の
    グリル形状が上記チツプの電源パツドのグリツド
    に合わされる請求項７または８記載の集積回路パ
    ツケージ。 １０ 上記チツプ相互接続信号ワイヤが上記第２
    ワイヤ平面から第２絶縁層を介して離間される１
    または複数の第３ワイヤ平面からなる請求項７な
    いし９記載の集積回路パツケージ。 １１ 上記チツプのパツドは上記第３ワイヤ平面
    にはんだバンプにより結合される請求項１ないし
    １０記載の集積回路パツケージ。
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