KR0170456B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

절연 게이트형 전계효과 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
반도체 기판상에 게이트 절연막, 소정면적을 갖는 상기 게이트 절연막을 개재하여 상기 반도체 기판과 대향하는 게이트 전극층, 층간절연막 상기 게이트 전극층에 접속된 배선층을 형성하고 , 배+%m상에 도전 재료층, 레지스트층을 형성한다. 레지스트층을 패턴화하여 게이트 전극의 면적에 대하여 약 10이상의 안테나비를 갖는 배선 패턴을 형성하는 레지스트 마스크를 형성한다. 에칭마스크로서 레지스트 마스크를 사용하여 적어도 도전재료층을 플라즈마 에칭하고, 그 후에 레지스트 마스크를 제거하여 배선층을 플라즈마 에칭한다.

Description

반도체 장치 및 그 제조 방법
제1a도 내지 제1d도는 발명의 기본 개념을 설명한 개략단면도.
제2a도 내지 제2d도는 안테나 구조와 터널 전류(tunnel current)을 설명한 단면도, 평면도 및 그래프도.
제3a도 내지 제3b도는 실험 샘플을 설명한 평면도와 단면도.
제4a도 및 제4b도는 실험결과와 분석을 설명한 그래프도와 단면도.
제5a도 내지 제5d도는 실험조건과 분석을 설명한 단면도와 평면도.
제6a도 및 제6b도는 실험결과를 적용할 수 있는 다른 공정을 도시한 단면도.
제7a도 내지 제7d도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 설명한 단면도.
제8a도 내지 제8d도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 설명한 단면도.
제9a도 내지 제9d도는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명한 단면도.
제10a도 내지 제10c도는 본 발명의 또다른 실시예에 따른 반도체 장치의 제조방법을 설명한 단면도.
제11도는 본 발명의 실시예에 대해 사용될 플라즈마 에칭시스템의 개략 단면도.
제12도는 본 발명의 실시예에 대해 사용될 다른 플라즈마 에칭시스템의 개략단면도.
제13a도와 제13b도는 본 발명의 실시 예 들에 대해 사용될 기록패턴의 평면도.
제14a도 및 제14b도는 본 발명의 실시예들로 사용하기 위해 적합한 NAND회로의 등가회로도와 NAND회로의 레이아웃을 도시한 개략도.
제15도는 다층배선을 갖는 반도체장치의 구조를 도시한 개략단면도.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 고집적도로 제조되는 절연게이트형 전계효과 트랜지스터(IGFET)를 갖는 반도체장치에 관한 것이다.
대규모 집적(LSI)회로의 패턴이 미세하게 됨에 따라, 패턴 전사정도를 향상시키는 것이 요망된다. 마스크 패턴을 배선등의 피가공물층상에 확실히 전사하기 위하여, 반응성 이온에칭(RIE)과 전자 사이클로트론 공명(CER)등의 이방성 건식 에칭을 폭넓게 사용한다. 이러한 이방성 건식 에칭은 플라즈마 또는 이온을 사용한다.
플라즈마 공정은 플라즈마의 불균일에 의해 야기된 손상등의 전기적 응력을 일으킬 수 가 있다. (J. Appl. Phys. 72 (1992) pp 4865-4872 참조). 패턴이 미세화됨에 따라, 절연 게이트형 전계효과트랜지스터(IGFET)의 게이트 절연막이 더 얇게 된다. 10nm이하의 두께를 갖고 전기적 응력에 의한 영향과 손상을 받는 많은 게이트 절연막이 있다. 예를 들면, 플로워-노드힘(Flower-Nordheim:FN) 터널 전류가 게이트 절연막을 통하여 흐르는 경우에, 적분 전류량에 따른 결함이 발생되어 한계전압이 변화한다. 유전파괴(dielectric breakdown)가 발생하는 경우에, 게이트 전극과 반도체 기판은 단락된다.
10nm두께의 게이트 산화막 10-15V 이상의 전압이 인가될때 파괴되는 위험성이 높아진다. 플라즈마 분위기에 있어서는, 피가공물 표면상의 전위 Vdc는 100-1000V에 도달한다. 전위 분포의 균일성을 5%미만으로 설정하는 것이 용이하지 않다.
그러므로, 플라즈마 공정시 게이트 절연막을 파괴하는 위험성이 높다. 이 위험성은 배선층을 패턴화할 뿐만아니라 콘택트 홀(contact hole)을 개방하거나 플라즈마 스퍼터링에 의해 콘택트 홀을 세정할 때에만 존재한다.
종래에는, 이러한 손상현상은 플라즈마의 전기적 또는 자기 성질의 불균일의 원인으로 고려되어 왔다. 그러므로, 손상을 방지하는 수단으로서 균일한 플라즈마를 생성하여사용하는 것이 시도되어 왔다.
보다 구체적으로는, 균일한 플라즈마 전위와 전자 이동도의 위치 의존성을 제공함으로써 바이어스 전압을 균일화하는 것이 제안되어 왔다. 예를 들면 자속(磁束)이 피가공물 표면상에 횡단하는 구성에 있어서, 피가공층의 중앙부와 주변부의 표면사이에 자장의 수직성분을 변화시키지 않는 것이 제안되어 왔다.
본 발명자들은 플라즈마의 불균일성을 가공처리하여도 손상이 피가공패턴의 형태에 따라 발생된다는 것을 발견하였다.
본 발명의 목적은 미세패턴을 가공처리하여도 손상을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명의 일양상에 따라, 절연 게이트형 전계효과 트랜지스터를 포함하는 반도체 장치의 제조방법에 있어서, 게이트 절연막과 전극층을 반도체 기판상에 형성하고, 전극층을 패턴화하여 소정면적을 갖고 게이트 절연막을 개재한 반도체 기판에 면하는 게이트 전극을 형성하고, 게이트 전극층을 피복하는 층간 절연막을 형성하고, 게이트 전극층에 접속된 배선층을 층간 절연막상에 형성하고, 도전 재료층을 배선층상에 형성하고, 레지스트층을 도전 재료층상에 도포하고, 레지스트 층을 패턴화하여 반도체 기판에 면하는 게이트 전극층의 소정면적에 대하여 약 10배 이상의 안테나비를 갖는 배선패턴을 형성하는 레지스트 마스크를 형성하고, 에칭마스크로서 레지스트 마스크를 사용하여 적어도 도전 재료층을 제1플라즈마 에칭하고, 제1플라즈마 에칭후에 레지스트 마스크를 제거하며, 레지스트 마스크를 제거한 후에, 게이트 전극층에 접속된 배선층의 적어도 일부를 제2플라즈마 에칭하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명의 다른 양상에 따라, 패턴간격이 1㎛미만의 도전막을 갖는 반도체 장치의 제조방법에 있어서, 반도체 기판의 표면 일부상에 얇은 절연막을 개재한 전극층을 형성하고, 전극층상에 콘택트 홀으로 형성되어 있는 층간 절연막을 형성하고, 층간 절연막상에 도전막을 형성하고, 도전막상에 절연 재료 마스크층을 형성하고, 절연 재료 마스크층상에 레지스트층을 도포하고, 레지스트층을 패턴화하고, 에칭마스크로서 레지스트층을 사용하여절연 재료 마스크층을 패턴화하고, 레지스트층을 제거하며, 에칭마스크로서 절연 재료 마스크층을 사용하여 도전층을 에칭하고 패턴화하여 절연재료 마스크층 두께가 최소 패턴 간격의 1/2미만으로 설정되는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명의 또 다른 양상에 따라, 피가공물 표면상에 노광되고 특성이 균일한 플라즈마를 사용하여 절연게이트형 전계효과의 절연 게이트에 접속된 배선층 또는 그 배선층상에 절연층을 에칭할때, 배선층 표면에 수직방향으로 입사하는 이온과 전자양을 통상 서로 같게하도록 1MHZ이하의 주파수를 갖는 RF 바이어스를 피가공물에 인가하는 반도체 장치의 제조방법을 제공한다.
본 발명의 또 다른 양상에 따라, 제1배선층과 제2 배선층을 동시에 형성하는 반도체 장치의 제조방법에 있어서, 제1배선층은 제1도전형의 반도체 영역상에 형성된 게이트 절연막상의 게이트 전극에 접속되고, 제2 배선층이 반도체 영역에 접속되어 제1및 제2배선층을 패턴화할때, 제1 및 제2 배선층으로 부터 전기적으로 분리되고 이들 배선층 사이에 위치된 제3배선층을 에칭하지 않고 잔류시키는 반도체 장치의 제조방법을 제공한다.
얇은 절연막상의 게이트전극에 접속되고 진성(眞性)게이트영역에 대하여 안테나비가 높은 도전패턴을 에칭할때, 균일한 플라즈마를 사용하더라도 게이트구조에 손상이 형성된다. 그러나, 플라즈마 에칭의 마스크를 도전성으로하면, 게이트구조의 손상을 방지하는 것이 가능하다. 마스크가 도전성이 아니면, 피가공 마스크아래에 도전층에 입사하는 +전하와 -전하사이의 불균형이 피가공 도전층의 차지-엎(charge-up)을 발생시킨다. 마스크가 도전성이면, 마스크아래의 도전층에 의해서만 +전하와 -전하를 균형짓게하는 것이 필요하지 않지만, +전하와 -전하가 피가공 도전층과 마스크의 조합으로 균형짓는다고 생각할 수 있다.
안테나비가 10이상이고 차지-엎이 일단 발생하면, 약 10배 이상으로 증폭된 전류가 낮은 절연강도를 갖는 영역을 통하여 흐른다. 그러므로, 반도체장치의 특성이 용이하게 변화된다. 균형전하가 터널전류를 제거하여 소망특성을 갖는 반도체장치를 제조하는 것이 가능하다.
비도전성마스크의 측벽영역이 무시할만큼 작은 경우에는 손상을 방지할수가 있다. 이 이유는 비도전성 마스크의 측벽에 입사하는 -전하의 절대값이 작게될 수 있기 때문이다. 구체적으로는, 마스크의 두께가 최소패턴간격의 1/2미만인 경우에 손상을 효과적으로 방지할 수가 있다.
종래의 균일한 플라즈마는 평면에 입사하는 +전하와 -전하의 양이 동일한 것으로 고려될 수 있다. 그러나, 입사방향을 고려하는 경우에는, 균일성을 확보할 수가 없다. 따라서, 비도전성 마스크의 개구를 통하여 수직방향으로 입사하는 전하만을 고려하는 경우에 불균일성이 있는 것으로 생각할 수가 있다.
이들 불균일성을 제거하면, +전하와 -전하를 균형 이루게되고 손상을 방지할 수가 있다. 플라즈마에서 피가공을 표면에 수직방향으로 입사하는 +전하와 -전하사이의 균형을 제어하기 위하여는, RF바이어스의 주파수를 1MHZ이하로 설정하는 것이 유효하다. 또한, 발산자장과 보조미러 (mirror)자장을 인가하는 것이 유효하다. 피가공물 표면에 수직방향으로 입사하는 전하를 균형잡는 것이 유효하다.
조밀한 배선패턴을 에칭하고, 콘택트홀을 형성하거나 콘택트홀을 세정할때에 플라즈마에 의해 야기되는 손상을 방지하는 것이 가능하다.
플라즈마의 어떠한 불균일성이 플라즈마 에칭공정에 존재하는 경우에 에칭될 층이 손상을 갖게 된다는 것이 공지되어 있다.
이러한 플라즈마 불균일성은 안테나 구조라고 불리우는 MOS다이오드의 파괴율을 측정하거나 평면밴드전압의 시프트(shift)를 검출함으로써 입증될 수가 있다.
안테나구조는 전하상태에 민감한 구조가 플라즈마에 노광된 영역이 큰 도전체에 전기 접속된 구조이다. 환언하면, 전하상태에 민감한 구조의 전위는 노광영역이 큰 안테나에 의해 플라즈마로 부터 수신된 전기전하로 변화된다.
평면 밴드전압은 절연층등에 의해 트랩(trap)된 전기 전하에 의해 파괴된 밴드를 평평하게 하기 위해 필요한 전압을 의미한다. 플라즈마 공정시, 한쪽의 극성을 갖는 전기전하가 구조에 주입되어 트랩되는 경우에는 그 평면 밴드 전압이 변화한다. 평면밴드 전압의 시프트를 검출하여, MOS다이오드를 통하여 흐르는 FN 터널 전류로 부터 게이트 절연막에 트랩된 전기 전하량을 아는 것이 가능하게 된다.
공정조건을 결정하기 위하여, 피가 공층 표면상에 형성된 안테나 구조를 갖는 다수의 MOS다이오드 구조의 파괴율 또는 평면 밴드 전압의 변화를 측정하여 피가 공층 표면에 입사하는 +전하와 -전하사이의 불균형을 검출한다.
그러나, +전하와 - 전하사이의 검출된 균형이 평면상에 단위면적당 균형상태를 나타내며, 입사 전기전하의 방향의 정보를 포함하지 않는다.
포토레지스트는 일반적으로 절연재이며, 그 외관비(aspect ratio)는 피가공 패턴이 미세화됨에 따라 증가한다. 그 결과, 레지스트층 표면에 입사하는 +전하와 -전하사이의 정확한 균형이 있더라도, 입사 방향의 분포사이에 차이가 있는 경우에는 레지스트층 아래에 배치될 피가공 도전층에 입사하는 전기전하량이 변화한다.
제2a도 및 제2b도는 안테나 구조를 도시한 단면도와 평면도이다.
제2a도에 있어서, 예를 들면 P형 Si로 된 반도체 기판 101의 표면상에 두꺼운 필드 산화막 102b가 선택적으로 형성된다. 필드 산화막 102b는 제2b도에 도시된 활성영역 108을 둘러싼다.
얇은 게이트 산화막 102a는 활성영역 108의 표면상에 형성된다. 예를 들면, 다결정 Si로 된 게이트 전극 103이 게이트 산화막 102a상에 형성된다. 제2b도에 도시된 바와 같이, 게이트 전극 103은 활성영역 108의 중앙부를 횡단하여 활성영역 108의 양측들상의 필드 산화막으로 연장된다.
게이트 전극 103의 양측들상의 활성영역 108의 표면상에 게이트 산화막이 제거되어 소스 및 드레인 전극을 형성한다. 예를 들면, SiO2로된 층간절연막 104는 게이트 전극 103을 피복하여 형성되고, 콘택트 홀 105는 층간 절연막 104에 형성되어 게이트 전극 103을 부분적으로 노출시킨다.
게이트 배선층 106은 콘택트홀 105를 거쳐 게이트 전극 103을 접속하는 층간절연막 104상에 형성된다. 배선층 106은 활성층 108상의 게이트 전극 103의 영역 Ag만큼 적어도 10배 큰 영역 Af를 갖는다.
반도체 기판 101, 게이트 절연막 102a 및 게이트 전극 103으로 구성된 절연 게이트 구조의 성질은 게이트 절연막 102a를 통하여 흐르는 플로워-노드힘(FN)터널 전류에 의해 영향받는다.
제2C도는 MOS 캐퍼시터의 전류-전압특성을 도시한 것이다. 횡축은 MOS캐퍼시터에 인가된 전압을 선형 스케일로 표시한 것이고, 종축은 MOS 캐퍼시터를 통하여 흐르는 전류를 대수 스케일로 표시한 것이다. 인가된 전압이 증가함에 따라, 누설전류 IL이 첫번째로 흐른다. 인가된 전압이 임의의 값으로 상승될때 (게이트 절연막의 전계가 임의의 강도를 취할때), 터널 전류 IFN은 게이트 절연막을 통하여 흐른다. 인가된 전압이 임의의 전압으로 더 상승됨에 따라, 전류가 유전 파괴전류 IB로 갑작스럽게 증가한다. 유전 파괴전류 IB가 흐를 때, MOS 캐퍼시터가 파괴된다. 유전 파괴 전류가 흐르지 않더라도, MOS 캐퍼시터의 특성은 터널 전류 IFN이 흐르는 경우에 변화한다. 터널 전류가 더 흐를수록, MOS 캐퍼시터의 특성이 더 영향받는다.
제2a도 및 제2b도에 도시된 것등의 안테나 구조를 갖는 배선층 106이 패턴화될때, 층 106의 차지-엎은 층 106에 입사하는 +전하와 -전하가 불균형되는 경우에 발생한다. 피가공 배선층 106은 게이트 전극 103에 전기 접속되어 게이트 전극 103과 배선층 106은 반도체기판 101과 다른 전위를 갖는다.
배선층 106은 반도체 기판 101위에 두꺼운 산화막 102와 104를 갖는 반면에, 게이트 전극 103은 반도체 기판 101위에 얇은 게이트 절연막 102a만을 갖는다. 그 결과, 반도체 기판 101과 배선층 106사이의 전압이 상승함에 따라, 터널 전류는 주로 게이트 절연막 102a를 거쳐 게이트 전극 103과 반도체 기판 101사이에 흐른다.
배선층 106의 영역 Af대 진성 게이트 전극의 영역 Ag의 비 (안테나비)가 클수록, 터널 전류가 게이트 절연막 102a을 거쳐 흐른다. 그러므로, 입사하는 +전하와 -전하가 안테나비가 큰 배선층을 에칭할 때에는 불균형되면, 절연 게이트 구조는 그 특성을 용이하게 변화시킨다.
제2d도는 게이트 배선층이 에칭공정을 설명한 개략 단면도이다.
게이트 배선층을 에칭할때에, 게이트 배선만을 에칭하지 않고 각종의 배선을 에칭하는 경우가 많다. 포토레지스트 패턴 110은 층간 절연막 104의 전면상에 형성된 배선층 106상에 형성된다.
에칭마스크로서 포토레지스트 패턴 110을 사용함으로써, 배선층 106에 에칭된다. 에칭공정의 초기단계에 있어서, 배선층 106의 몇몇 부분(예를 들면, 스크리브영역(scribing area))이 반도체 기판 101과 전기접촉하여 있는 것이 통상적이다. 마이크로 부하 효과로인하여 패턴밀도가 높은 영역에서 에칭률이 저하한다. 그 결과, 에칭률이 넓은 패턴 간격을 갖는 영역에서 완결되더라도, 좁은 패턴 간격을 갖는 영역에서 계속된다.
이러한 조건하에, 제2d도에 도시된 바와 같이, 게이트 전극 103에 접속된 배선층은 인접한 배선에 접속되어 외부 배선으로 부터 전기적으로 분리된다. 환언하면, 제2d도에 도시된 배선층 106은 전기적으로 분리되어 게이트 전극 103에만 접속된다.
배선층 106에 입사하는 +전하와 -전하사이에 어떠한 불균형도 있는 경우에, 배선층 106의 차지-엎이 용이하게 발생한다.
배선층 106과 게이트 전극의 전위가 반도체 기판 101에 대하여 임의의 값 이상인 값을 취할때, 터널 전류는 게이트 절연막 102a을 거쳐 흐르기 시작한다.
제2a도에 도시된 것등의 평면을 갖는 배선층 106에 입사하는 +전하와 -전하량이 같은 경우에, 전하들사이에 불균형이 없다. 그러나, 배선층이 제2d도에 도시된 바와 같이 포토레지스트 패턴으로 피복되고, 포토레지스트 패턴 110의 개구를 거쳐 배선층 106에 입사하는 +전하와 -전하사이에 불균형이 있는 경우에, 차지-엎이 발생한다.
평면에 입사하는 +전하와 -전하량이 같더라도, 입사하는 전하의 각도 분포가 다른 경우에는 사선으로 입사하는 전하가 포토레지스트패턴 110에 의해 트랙될 것이기 때문에, 배선층 106은 보다 큰 양을 갖는 수직으로 입사하는 전하의 극성으로 차지-엎된다.
제2d도의 경우에서, 안테나비의 기준영역인 배선층의 영역 Af는 개구에 의해 포토레지스트 패턴 110에 노출된 영역이다. 안테나비가 큰 배선층이 에칭될때, 증폭전류는 게이트 절연막 102a를 통하여 흘러 절연 게이트 구조의 특성이 용이하게 변화한다.
제3a도 및 제3b도는 상기의 점을 고려하여 본 발명자들에 의해 형성된 실험 샘플을 개략적으로 도시한 것이다. 제3a도는 실험샘플의 1단위를 도시한 개략 평면도이고, 제3b도는 실험샘플의 부분을 도시한 개략 단면도이다.
제3a도에 도시된 바와같이, 도전성 패턴 20은 절연막을 개재한 반도체 기판의 표면상에 형성된다.
도전성 패턴 20은 얇은 게이트막을 거쳐 반도체 기판에 결합하는 게이트 부분 20a와 두꺼운 산화막상에 배치된 넓은 안테나 부분 20b를 갖는다. 상기의 점을 고려하여, 본 발명자들은 도전성 패턴 20에 패턴 간격이 다른 다수의 레지스트 패턴을 형성하였다.
제3b도는 실험샘플의 개략 단면도이다. 산화막 2는 반도체 기판 1상에 형성된다. 산화막2는 게이트상에 형성된 얇은 게이트 산화막 2a와 다른 영역상에 형성된 두꺼운 필드 산화막 2b에 의해 구성된다.
제3a도에 도시된 도전성 패턴 20은 산화막 2상에 형성된다. 스트립된 절연 레지스트를 갖는 레지스트 패턴 21은 도전성 패턴 20상에 형성된다. 도전성 패턴 20이 산화막 2에 의해 반도체 기판1로 부터 분리되어 절연된다.
외관비가 다른 레지스트 패턴 21을 갖는 다수의 샘플들이 형성된다. 구체적으로는, 레지스트 패턴 21이 없는 외관비가 0인 샘플, 외관비가 약 0.7인 샘플, 및 외관비가 약 2인 샘플을 주로 사용한다. 레지스트 패턴폭과 간격은 약 0.7㎛로 설정되었고 높이는 0.5㎛와 1.6㎛로 설정되었다.
필드 산화막 2b에 의해 둘러싸인 게이트 산화막 2a는 약 8nm의 두께와 1×1㎛의 면적을 갖고 안테나 부분 20b의 면적은 약 1×1㎛로 설정되었다. 소위, 안테나 1,000,000이었다.
레지스트 패턴을 갖고 이를 갖지 않는 안테나 구조를 갖는 이들 샘플들은 레지스트 패턴없이 안테나구조의 평면 밴드 전압과 손상을 측정하여 균일화된 플라즈마에 놓여졌다. 플라즈마는 ECR플라즈마 였고 2.3W/㎠의 Rf 바이어스를 인가하였다. 샘플들은 약 30초동안 플라즈마속에서 노출되어 손상을 측정하였다. 제4a도는 실험결과를 도시한 그래프도이다. 그래프에서 알 수 있는 바와 같이, 레지스트 패턴이 없는 외관비가 0인 샘플은 MOS 게이트 산화물의 파괴를 거의 보이지 않아, 균일한 플라즈마를 사용하여 손상을 방지하는 종래의 방법을 입증하였다. 즉, 균일한 플라즈마가 발생되었다.
외관비가 약 0.7과 약 2.0으로 증가됨에 따라, 게이트 파괴율 또는 손상이 상당히 증가한다. 이러한 현상은 소위 균일한 플라즈마에 의해 방지될 수 없는 위험성이 있다는 것을 나타낸다.
제4a도에서 명백한 바와 같이, 종래의 판단 기준의 점에서 불균일성의 문제점이 없는 플라즈마에서도 위험성이 발생된다. 파괴율이 더 커지게 될 수록, 레지스트 패턴은 더 높게된다.
이온 +전하와 전하 - 전하의 동일한 양이 레지스트 패턴없이 안테나 도전체에 도달한 것으로 생각할 수가 있다. 이것은균일한 플라즈마 속에서 위험성이 발생되지 않는 종래의 이해를 입증한다.
그러나, 레지스트 패턴이 존재하는 경우에, 전하가 통상 기판에 수직인 방향으로 기판 RF바이어스에 의해 가속되고, 이온이 안테나 도전체에 입사하는 동안에, 산란함으로써 횡방향의 속도 성분이 큰 전자의 일부가 레지스트 패턴과 충돌하여 안테나 도전체에 도달하지 않는다는 것으로 가정 될 수가 있다.
이것으로 부터, 과잉의 +전하가 안테나 도전체에 입사하게 되고 안테나 도전체에 접속된 MOS 다이오드가 파괴된다고 말할수가 있다. 레지스트 패턴이 더 높게됨에 따라 전자 차폐정도가 더 강하게 되어, 제4a 도에 도시된 실험결과를 합리적으로 입증한다고 생각할 수 가 있다.
실험샘플은 균일한 플라즈마를 사용하더라도 배선층을 불균일하게 에칭하는 경우에 손상이 발생될 수 있다는 것을 실험적으로 명확히 하도록 설계되었다. 이러한 설계는 발명자들에 의해 실험적으로 발견된 손상현상에 근거된다.
손상은 좁은 간격을 갖는 배선 패턴상에서만 발견되었다. 배선층을 에칭하여 발생된 손상은 오버에칭시간에 크게 의존하지 않았다.
손상은 에칭의 초기단계시 발생되지 않은 것 같았다. 이러한 사실들은 에칭완료 바로전에 임의의 기간중 손상이 발생되었음을 보인다.
알루미늄 합금을 에칭할때, 에칭속도는 간격이 좁은 배선패턴에서 저하하여, 마이크로 부하 효과를 일으킨다. 그러므로, 간격이 넓고 좁은 양쪽의 영역을 갖는 패턴이 에칭되는 경우에, 간격이 넓은 배선영역이 완전히 에칭되어지더라도, 간격이 좁은 영역은 어떤 경우에 게이트 전극에 접속되는 비에칭 도전체를 여전히 갖는다.
이 도전체는 많은 경우에, 간격이 넓은 영역이 완전히 에칭되었기 때문에 다른 도전체로 부터 분리된다. 그 결과, 입사하는 +전하 와 -전하사이에 불균형이 있다면, 과잉 전압이 게이트 전극에 인가된다.
이 도전체는 기판의 전면위로 확산할때 에칭의 초기 단계시 스크라이브(scribe)선등에 의하여 기판에 빈번히 접속된다. 이러한 경우에서, 기판은 도전체와 같은 전위를 갖도록 유지되어 게이트 절연막을 가로질러 전위차가 없다. 이러한 상태하에 손상이 발생될 수 없다.
기판이 도전체에 직접 접속되지 않더라도, 도전체가 큰 영역에 걸쳐 확산하는 경우에, 도전체의 전위가 평균되어 도전체 전위와 기판전위 사이의 큰 전위차가 거의 발생되지 않는다.
제4b도는 상술된 상황을 설명하는 개략단면도이다. 알루미늄 합금을 에칭할때, 에칭속도는 마스크 간격이 좁은 패턴에서 저하하여, 마이크로 부하효과를 일으킨다. 그러므로, 배선간격이 넓은 영역에서 도전체를 이미 제거하였더라도, 배선간격이 좁은 영역이 여전히 비에칭된 도전체를 갖는 경우가 있다.
이러한 경우에, 게이트 전극은 게이트 전극 근처의 몇개의 도전체에 접속되어 게이트 전극에서 떨어진 다른 도전체로 부터 분리된다. 제4b도는 이러한 경우를 도시한 것이다.
절연층 2는 반도에 기판 1상에 형성되고 게이트 전극 3층은 절연층 2상에 형성된다. 게이트 전극층3의 표면은 층간절연막 4로 피복된다. 바이어-홀(Via-hole)은 그 국부영역에서 게이트 전극층 3상에 형성되며, 이 게이트 전극층3은 바이어-홀을 거쳐 배선층6에 접속되어 있다.
먼저, 배선층 6은 기판의 전면에 증착되고 나서, 에칭 마스크로서 포토레지스트막 9를 사용하여 패턴화된다. 제4b도에서, 게이트 전극층 3 바로위의 배선층6부분과 인접한 배선층 부분만이 함께 접속된다.
포토레지스트 패턴 9a, 9b 및 9c 사이의 패턴 간격은 좁다. 그러므로, 이들 포토레지스트 패턴의 외부의 배선층 6이 완전히 제거되더라도 마이크로 부하효과 때문에 포토레지스트 패턴들간의 배선층 6은 비에칭된 상태로 남는다.
이은 +전하 10과 전자-전하 11은 배선층6에 입사된다. 산란으로 인한 횡방향 성분을 갖는 다수의 전자가 있다. 그 결과, 포토레지스트층 9의 측벽에 입사하는 다수의 전자가 있는 반면에, 배선층6에 입사하는 이온+ 전하가 전자 -전하보다 크다.
따라서, +전하는 배선층 6에 접속된 게이트 전극층3으로 -전하보다 많이 흐르므로, 게이트 전극층 3은 +극성으로 대전된다. 대전전위가 임의의 값을 초과할때, 게이트 절연막 2a에서 터널전류와 유전파괴 방출이 시작하여 게이트 절연막 2a가 파괴된다.
제4a도에 도시된 실험결과는 상술된 모델을 실증한다고 말할 수 가 있다. 실험샘플은 목적의 편의상 제3a도와 제3b도에 도시된 바와 같이 구조를 이룬다. 이들 샘플의 구조는 제5a도 내지 제5d도에 상세히 보여진다.
제5a도는 외관비가 0인 샘플을 도시한 것이다. 반도체 기판1상에는 게이트 절연막 2a와 게이트 절연막 2a로 부터 연장되는 필드 절연막 2b가 형성된다. 게이트 전극층20은 게이트 절연막 2a와 필드 절연막 2b상에 형성된다. 포토레지스트층은 게이트 전극층 20상에 형성되어 외관비 0을 제공한다.
제5b도에 도시된 샘플에 있어서, 게이트 전극층20은 제5a도에 도시된 샘플과 같은 구조를 갖는다. 스트리프성 레지스트 패턴 21은 게이트 전극층 20상에 형성되며, 패턴 21은 0.7㎛간격과 0.7㎛폭을 갖는다. 레지스트 패턴 21의 높이는 0.5㎛이고, 외관비는 약 0.7이다.
제5c도에 도시된 샘플에 있어서, 제5b도에 도시된 것과 같이 레지스트 패턴이 형성된다. 이 레지스트 패턴은 1.6㎛높이를 갖는다. 레지스트 패턴 간격과 폭은 제5b도와 같이 0.7㎛이며, 외관비는 약 2이다.
제5d도는 레지스트 패턴 아래에 노출된 게이트 전극층 20의 형상을 도시한 개략도이다.
플라즈마 상태속에 이온과 전자는 샘플의 표면에 존재한다. 이온 +전하는 통상수직 방향으로 표면에 입사하고 전자 -전하는 표면에 사선으로 입사한 것으로 여겨진다.
제5a도에 도시된 외관비가 0인 경우에, 동일한 양의 이온과 전자가 게이트 전극층 20에 입사한다. 제5b도와 제5c도의 경우에서 일부 사선 전자가 레지스트 패턴 21의 측벽에 입사되어 트랩된다.
한편, 레지스트 패턴 21의 표면에 개구를 통하여 통상 수직방향으로 이동하는 이온 +전하는 게이트 전극층20에 직접입사된다. 그러므로, 게이트 전극 20에 입사되는 +전하는 -전하보다 크다.
레지스트 패턴 21의 높이가 증가함에 따라, 측벽에서 트랩된 -전하량이 증가하여 게이트 전극층20에 입사하는 +전하량이 -전하보다 크다.
상술된 바와 같이, 플라즈마가 평면에서 균일하더라도 플라즈마 중의 전하의 운동방향이 이방성인 경우에는 패턴 간격이 약 1㎛미만인 미세 레지스트 패턴으로 피복된 도전층을 에칭할때 입사하는 +전하와 -전하사이의 불균형이 발생한다.
상기 실험에서, 스트리프성 패턴이 사용되었다.전자 차폐로 인하여 과잉 +전하를 야기시키고 손상을 야기시키는 메카니즘을 이러한 스트리프성 패턴에만 제한되지는 않는다. 제6a도 및 제6b도는 손상이 실험에 의해 발견되고 상기 실험결과가 유사하게 적용되는 다른 메카니즘을 도시한 것이다.
제6a도는 콘택트홀의 에칭 공정을 설명한 것이다. 게이트 전극층 20은 층간 절연막 22로 피복되며, 레지스트 패턴 24는 층간 절연막 22상에 형성된다. 층간 절연막 22는 에칭되며 콘택트홀을 형성한다. 배선층 20을 노출할때 에칭이 정지되더라도, 게이트 전극층 20은 다른 도전체로 부터 전기적으로 분리되는 경우가 많다.
게이트 전극층20이 부분노출될때, 에칭은 여전히 계속된다. 이러한 경우에, 상부공간에서입사하는 +전하와 -전하사이의 불균형이 있다면, 게이트 전극층 20에 과잉전위가 발생된다.
제6b도는 콘택트홀에 대한 플라즈마 세정공정을 도시한 것이다. 제6a도로 설명된 바와같은 공정에 의해 형성된 콘택트홀이 금속등의 배선층으로 채워지기 전에 플라즈마로 형성된다.
이러한 경우에, 게이트 전극층 20은 층간절연막 22에 의해 둘러싸여진 콘택트홀안에 노출된다. 상부공간으로 부터 입사하는 +전하와 -전하사이의 불균형이 있는 경우에는, 제6a도의 경우와 같이 게이트 전극층 20에서 과잉전위가 발생된다.
상술된 바와같이 플라즈마 에칭마스크로서 절연체를 사용하고+전하와 -전하의 운동이 다른 방향의 분포를 갖는 플라즈마를 사용하여 에칭을 행하는 경우에 손상이 반도체 장치에서 형성된다는 것이 발견되었다. 그러므로, 제1a도 내지 제1d로는 설명된 이하의 방법들이 손상방지 수단으로서 고려될 수 가 있다.
제1a도로 설명되는 방법은 도전재료를 에칭마스크로서 사용한 것이다. SiO2등의 절연막2는 Si기판 1의 표면에 형성되며, 이 절연막 2는 게이트 절연막 2a와 필드 절연막 2b를 포함한다. 게이트 전극층3은 절연막 2상에 형성된다. 게이트 전극층 3의 표면은 층간 절연막 4로 피복된다.
콘택트홀 5는 층간절연막4에 형성되어 게이트 전극층3을 노출시킨다. 배선층 6은 층간 절연막 4상에 형성되고 콘택트홀 5를 거쳐 게이트 전극층3에 접속된다.
도전마스크층으로서 비정질 탄소(a-c)층 7은 배선층 6상에 형성된다.
레지스트층은 a-c층 6상에 도포되고 패턴화되어 레지스트 마스크를 형성한다. 에칭마스크로서 레지스트 마스크를 사용하여, a-c층 7이 패턴화된다. 적어도 에칭의 최종단계시, a-c층 7상의 레지스트층이 제거되어 a-c층 7을 노출시킨다.
이 에칭 마스크는 도전성이므로, 에칭 마스크에 입사하는 모든 전하는 배선층 6으로 흐른다. 그 결과, 균일한 플라즈마를 사용하는 한, 배선층 6과 a-c층 7에 입사하는 +전하와 -전하가 균형을 이룰수가 있다.
제1b도로 설명되는 방법은 에칭마스크로서 절연마스크 13을 소정값으로 그 두께를 설정하여 사용한 것이다. 절연마스크 13은 패턴들간의 개구 8의 깊이보다 얇게되고 깊이의 1/2로 설정된다. 그러므로, 전자 11이 사선으로 입사하더라도, 절연 마스크 13에 전자입사의 가능성이 매우 낮다.
제1c도로 설명되는 방법은 +전하량을 -전하량과 같게 하여 이들을 수직방향으로 입사하게 하도록 플라즈마 조건을 제어하는 것이다. 종래의 방식으로 배선층 6상에 레지스트 마스크9를 형성하여 에칭을 행하더라도, 동일한 전하량의 이온 10과 전자11이 수직방향으로 입사하는 경우에, 배선층 6의 차지-엎이 없으므로 손상을 방지한다.
동일한 전하량의 이온과 전자를 수직방향으로 입사하도록, 먼저 균일한 플라즈마가 종래 방식으로 발생되고 나서 1MHZ이하의 저 주파수를 갖는 RF바이어스가 사용되는 것이 유효하다. 또한, 발산 자장과 보조자장을 사용하여 첨두 필드(cusp filed)을 발생시키는 것이 유효하다. 또한, 발산자장과 보조자장을 사용하여 미러 필드(mirrer filed)를 발생시키는 것이 유효하다.
제1d도는 에칭의 최종단계시에도 게이트 전극과 게이트 전극에 접속된 배선층을 기판으로 부터 전기적으로 분리되는 것이 어렵게 되도록 하는 구조를 도시한 것이다.
배선층 6은 접지 배선등의 기판 접점에서 Si기판 1에 직접 접속된다. 게이트 전극층 3이 배선층 6으로 부터 분리되는 경우에, 손상이 발생된다.
패턴 간격이 좁은 영역에서 에칭을 완료하지 않고 패턴간격이 넓은 영역에서 에칭을 완료하는 현상을 확실히 사용한다. 스크라이브선등에서 기판에 직접 접속된 배선층6과 게이트 전극층 3 모두가 소정의 좁은 패턴간격을 갖도록 형성된다.
패턴 간격이 넓은 영역이 배선층6과 게이트 전극층 3에 존재하는 경우에, 의사(擬私)배선층은 패턴간격이 넓은 영역을 형성하지 않도록 넓은 영역에 형성된다. 이하에 상술된 방법을 상세히 설명한다.
제7a도 내지 제7d도 및 제8d도는 본 발명의 실시예에 따른 반도체 장치의 제조방법의 주요 공정을 도시한 단면도이다.
제7a도는 Si기판 1상에 산화막2를 형성하는 단계를 도시한 것이다. Si기판 1의 표면은 예를 들면, 약 5nm으로 산화된다. 실리콘 질화막은 Si기판 1상에 약 115nm의 두께로 증착되고, 패턴화되어 필드 산화막을 형성하지 않는 영역에서만 남게끔 한다. 필요에 따라 웰(well)을 형성하도록 불순물 이온이 주입되어 열확산된다. 채널스탑(channel stop)불순물 이온이 주입된다.
산화방지 마스크로서 패턴화 실리콘 질화막을 사용하여, 필드산화막 2b가 수소 연소산화의 선택산화방법에 의하여 약 350nm의 두께로 형성된다. 그 후에, 산화방지 마스크로서 사용된 실리콘 질화막이 제거된다.
다음에, 건식 산소 분위기하에, 희생산화막이 활성영역에서 약 15nm의 두께로 형성되며, 불순물 이온이 MOS 트랜지스터의한계값(Vth)을 제어하기위하여 주입된다. 다음에, HF 수용액을 희석하여 희생 산화막을 제거한다. 게이트 산화막 2a는 건식 산소 분위기하에 산화에 의하여, Si기판의 노출된 활성영역에 약 8nm의 두께로 형성된다. 상기 방식으로, 제7a도에 도시된 산화막이 형성된다.
제7b도에 도시된 바와 같이, 게이트 전극층은 산화막 2상에 형성되고 패턴화되어 게이트 전극3을 형성한다. 보다 상세하게는, 비정질 실리콘막이 약 50nm의 두께로 증착되고 텅스텐 규화막이 CVD에 의해 약 150nm의 두께로 증착된다. 이러한 방식으로 형성된 게이트 전극막에 불순물 이온을 주입한다 캡 (cap) 산화막은 저압 CVD에 의해 약 60nm의 두께로 게이트 전극막상에 형성된다. 캡 산화막고 게이트 전극막은 게이트 전극 3을 형성하도록 패턴화된다.
게이트 전극3이 패턴화된 후에, 소스/드레인(S/D)영역을 형성하도록 제7b도중에 이면측과 정면측에서 소스/드레인(S/D내에 불순물 이온이 주입된다.
교대적으로 , S/D 영역을 형성할때에, 우선 LDD영역이 불순물 이온을 가볍게 주입시켜 LDD영역을 형성하고, 저압 CVD에 의해 산화막을 성장하고, 이방성 에칭에 의해 측벽 스페이서(spacer)를 형성하며, S/D영역을 형성하기위한 불순물 이온을 주입하여 100℃에서 급속한 열처리 (rapid thermal annealing ; RTA)에 의하여 활성화되어 S/D영역을 형성한다.
게이트 전극의 저항을 감소시키도록, 금속 규화물이 필요에 따라 자기 정합(salicide)으로 형성될 수가 있다. 예를 들면, Ti막은 약 30nm로 증착되고 열처리에 의해 활성영역에 Si와 반응되어 TiSi막을 형성한다.
게이트 전극 3이 상기 방식으로 형성된 후에, CVD에 의해 층간 절연막 4가 형성된다. 층간 절연막으로서, 플라즈마 CVD에 의해 형성된 질화산화 실리콘막과 스핀-온-글라스 (SOG)막 등의 복합막을 사용한다.
제7c도에 도시된 바와 같이, 층간 절연막 4상에 레지스트막 9a가 형성되고 노광현상 되어 콘택트홀 형성용 개구 5a를 형성한다.
에칭마스크로서 레지스트막 9a를 사용하여, 층간절연막 4가 에칭되어 층간 절연막4를 통하여 게이트 전극3을 노광하는 콘택트홀5를 형성한다. 그후에, 애싱등에 의하여 레지스트막 9a 가 제거된다.
제7d도에 도시된 바와 같이, 배선층6은 콘택트홀5를 가지는 층간 절연막4에 스퍼터링을 하여 증착된다. 배선층 6은 예를 들면, 약 20nm의 Ti층과 약 50nm의 TiN층의 배리어(barrier)금속 적층과 배리어 금속 적층상에 스퍼터링된 약 1㎛의 A1층을 갖는 적층으로되어 있다. 비정질 탄소 (a-c)막 7은 스퍼터링 또는 플라즈마 향상 CVD에 의해 배선층 6상에 형성된다.
따라서 제7d도에 도시된 구조에 있어서, 필드 산화막 2b는 Si기판1의 표면에 활성영역을 규정하도록 형성되며, 게이트 산화막 2a는 활성영역의 채널 영역위에 형성된다. 게이트 전극3은 게이트 산화막 2a에서 필드 산화막 2b로 연장하여 형성된다. 그러나, 이 스테이지에서, 게이트 전극층3의안테나비는 여전히 작은 값을 갖는다.
도면에서 수직방향으로 게이트 전극3의 반대측상에는 MOS 트랜지스터의 소스 및 드레인 영역이 형성된다. 콘택트홀 5를 거쳐 게이트 전극3에 접속된 배선층6은 기판의 전면에 걸쳐 형성되고, 10이상의 큰 안테나 비를 갖는다. 배선층 6이 패턴화된 후에도 안테나비는 배선층의 길이에 따라 매우 높은 값을 갖는다. 예를 들면 안테나비는 100이상이고, 어떤 경우에는 1000이상 , 다른 어떤 경우에는 10000이상이다. a-c층 7은 예를 들면 약 0.2㎛의 두께를 갖고 차지-엎에 대하여 적당한 도전체로서 간주될 수가 있다.
다음에 , 제8a도에 도시된 바와 같이, 레지스트층 9는 a-c층 7상에 도포되고 노광 현상되어 약 0.8㎛의 최소 패턴간격을 갖는 레지스트 패턴 9를 형성한다.
제8b도에 도시된 바와 같이, 에칭 마스크로서 레지스트 패턴9를 사용함으로써, a-c층 7은 CF4를 포함하는 플라즈마에 의해 선택적으로 에칭된다. a-c층 7이 선택적으로 에칭되어진 후에, 알루미늄 합금의 배선층6이 염소를 포함하는 플라즈마에 의해 약 0.9㎛까지 에칭된다.
이 스테이지에서, 에칭부분에서의 배선층 6은 약 0.1㎛의 두께를 가져 배선층6이 기판1의 전면에 걸쳐 전기적으로 도전된다. 그 결과, 배선층6에 입사하는 +및 -전하사이의 국부 불균형이 있는 경우에도, 배선층 6의 전위가 전체로서 안정하게 유지된다.
대부분의 배선층 6이 에칭되어진 후에, 레지스트 층 9가 산소플라즈마 다운-플로우(down-flow)에 의해 제거된다. 산소플라즈마 다운-플로우는 우수한 에칭 선택율을 갖는다. 레지스트층 9를 에칭하고 a-c층 7를 에칭하지 않게 하는 것이 가능하다.
다음에, 제8c도에 도시된 바와 같이, 에칭 마스크로서 a-c층 7을 사용하여, 배선층 6을 에칭하는 것이 지속된다. 예를 들면, 에칭은 염소를 포함하는 플라즈마에 의해완료된다.
제8c도에 도시된 스테이지에서, 배선층6을 피복하는 에칭 마스크는 a-c층 7에 입사하는 전하가 배선층6으로 흐를수 있도록 한 도전성 a-c층이다. 플라즈마가 유지되는 경우에, 전하는 배선층6과 게이트 전극층 3에 축적되지 않는다.
배선층6이 완전히 에칭되어진 후에 , a-c층 7은 산소 플라즈마를 사용하여 제거된다. 제8d도는 에칭완료후에 배선층 6a와 6b의 상태를 도시한 것이다.
제8b도의 에칭 공정에서, 레지스트 층 9에 입사하는 전자는 배선층 6과 게이트 전극3에 입사하는 +및 -전하사이에 불균형이 발생되도록 차폐된다. 그러나, 배선층6이 기판의 전면에 걸쳐 도전성으로 유지되기 때문에 국부 불균형이 전체로서 평균화되어 무효화된다.
그 결과, 제8b도의 에칭공정은 어떠한 손상도 발생시키지 않는다. 그러나,배선층 6의 마스크 간격이 넓은 영역이 완전히 에칭되어진 경우에, 배선층 6은 차지-엎을 발생 시키게하는 각 패턴으로 분리된다. 이러한 이유로부터, 배선층6이 각 패턴으로 분리되기 전에 제8b도의 에칭을 중단하는 것이 필요하다.
에칭의 최종 스테이지에서 장치는 제8c도에 도시된 상태로 된다. 그러므로 전자가 a-c층 7의 측벽에 입사하는 경우에도, 전자는 a-c층 7에서 배선층6으로 흘러 배선층6에 입사하는 이온을 중화시킨다.
상술된 바와 같이, 에칭 보조 마스크로서 도전성 a-c층을 사용함으로써, 절연마스크에 의해차폐되는 전자로 기인되는 손상을 방지할 수 가 있다.
10mTorr, 1.5kW의 조건하에 약 0.5㎛의 두께로 스퍼터링된 a-c막의 저항율을 측정한 결과, 0.25Ω㎝이었다.
플라즈마의 대전입자로 발생된 전류는 약 10㎃/㎠ 정도이고, 그 순간 최대값은 1A/㎠정도일 수 있다. 약 0.25Ω㎝저항율과 1㎛의 막두께를 갖는 a-c막이 마스크로서 사용되는 경우에, 막두께 방향의 전위차는 손상을 방지하는데 충분히 작은 약 25㎶이다.
1V정도의 전위차가 있지 않는 경우에, 게이트 절연막의 손상이 발생되지 않을 수 있다. 그러므로, 두께가 1㎛인 도전막이 사용되는 경우에 저항율이 104Ω㎝이하인 조건하에서 도전마스크로서 사용될 수가 있다.
레지스트 패턴이 도전패턴을 자동 노광하도록 에칭하는 중에 제거되도록 레지스트 패턴의 두께를 감소시키는 다른 방법을 고려할 수가 있다. 그러나, 이 방법은 패턴 정확성을 유지하는 점에서 바람직하지가 않다.
이러한 이유는 횡방향의 에칭이 에칭마스크의 상단부에서 발생하여 소위 옵-셋(off-set)를 일으키기 때문이다. 에칭에 레지스트 패턴을 완전히 제거할때까지 지속하는 경우에, 옵-셋이 더 진행하여 레지스트 패턴을 변형시킨다.
제8a도 내지 제8d도의 공정에 있어서, 에칭의 주용부분, 특히 그것의 전자의 절반스테이지가 에칭마스크로서 레지스트 마스크를 사용함으로써 행해졌다. 도전 마스크가 충분한 두께를 갖는 경우에, 레지스트 마스크는 배선층을 에칭하기 전에 제거될 수 가 있다.
제9a도 내지 제9d도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법의 공정을 설명한 단면도이다. 제8a도와 유사하게, 제9a 도에 도시된 장치는 알루미늄 합금등의 배선층6상에 형성된다. 이 실시예에 있어서, a-c 층 7의 두께는 약 0.7㎛로 설정되며 , 다른 구조는 제8a도의 구조와 유사하다.
제9b도에 도시된 바와 같이, 레지스트 마스크 9를 사용함으로써, a-c층 7이 CF4를 포함하는 플라즈마에 의해 선택적으로 에칭된다. 그후에, 레지스트마스크가 산소 플라즈마 다운-플로우에 의해 제거된다. 제9B도는 레지스트 마스크를 제거한 장치를 도시한 것이다.
다음에, 제9c도에 도시된 바와 같이, 에칭마스크로서 a-c층 7을 사용함으로써 , 알루미늄 합금의 배선층6이염소를 포함하는 플라즈마에 의해 에칭된다.
제8c도의 에칭에서, 에칭마스크는 a-c층 7의 측벽에 입사하는 전하가 배선층6에 바로 흐르고 배선층6에 입사하는 이온을 중화시키도록한 도전성 a-c층 7이다.
플라즈마가 균일하게 유지되는 경우에, a-c층 7과 배선층 6에 입사하는 +및 -전하량은 통상전체로서 동일하므로 양호한 균형이 유지되고 손상이 발생되기 어렵다.
제9d도에 도시된 바와 같이, 배선층6을 에칭한 후에, a-c막 7은 산소를 포함하는 플라즈마에 의해 제거된다.
a-c층상에 레지스트를 제거하기 위해 사용되는 산소 플라즈마 다운-프롤우는 a-c층의 에칭속도가 저하하기 때문에 선택적인 에칭을 하는데 적합하다. CF4를 추가한 경우에 , 레지스트의 에칭속도는 상승된다.
플라즈마 에칭에 의한 손상은 전기적으로 분리된 도전층상에 절연 레지스트 마스크에 입사하는 전자를 레지스트 마스크에의해 트랩할때 발생된다.
에칭 마스크가 충분히 얇게 될 수 있는 경우에는 에칭 마스크의 측벽에 입사하는 전자양이 그에 따라 감소되어 손상정도가 감소된다.
제10a도 내지 제10c도는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법의 공정을 설명한 단면도이다.
제10a도와 관련하여, 상술된 실시예와 유사하게, 절연막 2는 Si기판 1의 표면상에 형성된다.
게이트 전극층3과 층간절연막 4는 절연막2상에 형성된다. 알루미늄 합금의 배선층 6은 개구5에 의해 노광된 게이트 층3과 층간절연막 4상에 예를 들면, 1㎛의 두께로 형성된다.
예를 들면 , 약 0.3㎛두께의 SiO2막 13은 플라즈마 CVD에 의해 배선층 6상에 형성된다. 레지스트층은 0.8㎛의 최소마스크 간격을 갖는 레지스트 패턴9를 형성하도록 SiO2막 13상에 도포한다.
에칭 마스크로서 레지스트 패턴 9를 사용하여, SiO2막13이 CF4를 포함하는 플라즈마에 의해 선택적으로 에칭된다. SiO4막 13을 에칭한 후에, 레지스트 패턴 9가 산소 플라즈마에 의해 제거된다. 레지스트를 제거하고 a-c막을 남긴 경우에는 우수한 선택율을 제공하는 플라즈마 다운-플로우를 사용하는 것이 바람직하다. 그러나, 이 실시예에서, 하지층은 산소플라즈마를 사용하도록한 SiO2이다.
제10b도는 레지스트 패턴이 제거된 장치를 도시한 것이다. SiO2막의 에칭 마스크 13은 배선층 6상에 형성되어 있다. 마스크 13의 개구는 약 0.8㎛의 폭과 약 0.3㎛의 높이를 갖는다. 개구에 노광된 배선층의 영역은 동일한 개구에 노광된 SiO2막 13의 측벽영역과 비교하여 상당히 크다.
제10c도에 도시된 바와 같이, 에칭마스크로서 SiO2막 13을 사용하여, 알루미늄 합금의 배선층 6이 염소를 포함하는 플라즈마에 의해 에칭된다. 플라즈마의 균일성이 SiO2막 13의 표면에서 확보되므로 입사하는 +및 -전하량은 동일하고 전하는 중화된다.
SiO2막 13의 측벽에 입사하는 전자와 이온사이의 균형이 확보되지 않더라도, SiO2막의 두께는 전하사이의 불균형이 작도록 얇다. 그 결과 SiO2아래의 배선층6에 입사하는 +및 -전하사이의 불균형도 작다.
전자 차폐는 마스크의 높이를 감소시킴으로써 완화되고 마이크로 부하 효과도 개구의 높이를 감소시킴으로써 완화된다는 것으로 생각할 수 있다.
제11도는 본 발명의 실시예에 따라 플라즈마 에칭을 설명하는데 사용되는 플라즈마 에칭 시스템의 개략단면도이다. 밀봉 플라즈마 챔버 31은 가스 흡입구 32와 가스 배출구 33으로 제공된다. 가스 흡입구 32는 에칭 가스원에 연결되고 가스 배출구 33은 가스배출 장치에 연결된다.
플라즈마 생성챔버 35는 그 상부위치에서 플라즈마 챔버 31에 결합되어 밀봉 윈도우(window)를 거쳐 마이크로파 가이드 튜브 34과 연통된다. 메인 코일(main coil) 36은 챔버 31과 35에서 ECR발산 자장을 생성하도록 플라즈마 생성 챔버 35근처에 배치된다.
마이크로파를 마이크로파 가이드 튜브 34에서 플라즈마 생성챔버 35로 주입할때에, 자장이 메인 코일 36에 의해 플라즈마 생성챔버내에 생성되어 소망의 형상의 ECR 플라즈마가 플라즈마 생성 챔버 35내에 생성될 수가 있다. 이 플라즈마는 플라즈마 챔버 31로 이동하여 서셉터(SUSCEPTOR) 41에 놓여진 기판과 충동한다.
링 형상의 외부 코일 38과 내부 코일 39는 서셉터 41아래에 배치되며, 이 서셉터는 RF 바이어스원 42에 연결된다.
기판에 수직한 방향으로 이동하는 이온과 전자의 동일한 양을 설정하는 조건은 상술된 발산 자장형 ECR플라즈마 에칭 시스템을 사용함으로써얻어졌다. 구체적으로 , 0.8㎛의 패턴간격을 갖는 조밀한 스트리프성 패턴을 갖는 다수의 샘플들이 기판상에 형성되며, 손상의 발생을 검지하도록 기판을 서셉터상에 배치하였다.
안테나비가 106인 안테나를 갖는 다수의 MOS 캐퍼시터는 기판상에 형성되었고, 알루미늄 합금의 안테나 도전체는 0.6Pa압력하에 CL2+BCl3의 혼합가스로 에칭 표1은 발산 자장형 ECR 플라즈마 에칭시스템에 의해 형성된 손상 발생을 보인 것이다.
사용된 RF 바이어스 주파수는 전형적으로 13.56MHZ와 400kHz였고, 코일 38과 39를 통하여 흐르는 전류는 변화되었다. 코일 38은 메인 코일 36에 의해 발생되는자장에 반대쪽 방향을 갖는 커스프필드(cusp filed)를 발생시키며, 코일 39는 메인 코일 36에 발생되는 자장의 것과 동일한 방향을 갖는 미러 필드(mirror filed)를 발생시킨다.
표 1에 보여진 실험결과로 부터 알 수 있는 바와 같이, 손상이 감소되었고, 우수한 결과가 낮은 RF 바이어스 주파수에서 얻어졌다.
손상은 높은 RF바이어스 주파수에서도 코일 38과 39에 의해 발생된 자장의 조건에 따라 감소된다. 또한, 유사한 의존성이 동일한 안테나 구조를 갖는 MOS트랜지스터의 한계값 Vth의 평가에 의해 확인되었다.
이전에 설명된 바와 같이, 손상은 마이크로 부하효과로 인하여 안테나 패턴사이의 도전체에 전자가 도달하는 것이 곤란하고 이온의 +전하가 과잉으로 되기 때문에 발생된다는 것으로 고려할 수 있다.
RF바이어스 주파수가 낮아지는 경우에도 마이크로 부하효과가 감소 되지 않으므로 전자의 동적상태가 RF바이어스 주파수의 변화로 변화한다는 것으로 고려할 수 있다.
그러므로, 기판 바이어스 주파수를 바람직하게는 1MHZ이하로 낮춤으로써, 전자가 적어도 패턴 근처의 기판쪽으로 가속되고 레지스트패턴에 의해 차폐된 전자량이 감소한 것으로 고려될 수 가 있다.
발산 자장형 ECR에칭 시스템이 13.5MHz의 RF 바이어스 주파수로 작동되는 경우에도 종래에 정의된 바와 같이 플라즈마 불균일성은 존재하지 않는다.
위와 같은 경향이 헬리콘 플라즈마 유도 결합 플라즈마 트랜스포머 결합 플라즈마, 또는 DECR플라즈마를 사용함으로써 만족된다는 것으로 고려할 수 있다.
손상은 기판이 이러한 고밀도 플라즈마원에 의해 발생된 플라즈마로 노광되고 기판의 하부위치로 부터 RF전력으로 인가되는 경우에 약 1MHZ이하로 바이어스 주파수를 설정하여 억제될 수 있다는 것으로 고려할 수 있다.
제12도는 본 발명의 다른 실시예에 따라 플라즈마 에칭을 설명하기 위해 사용된 플라즈마 에칭시스템의 개략단면도이다.
이 플라즈마 에칭 시스템은 플라즈마 챔버 31의 상부위치와 메인 코일 36의 외측에 각각 배치된 외부 보조코일 38a와 내부 보조코일 39a를 갖는다. 다른 구조는 제11도에 도시된 에칭 시스템의 구조와 유사하다.
기판에 수직한 방향으로 적어도 패턴 근처로 이동하는 이온과 전자의 동일한 양을 설정하는 조건이 상술된 발산 자장형 ECR 플라즈마 에칭 시스템을 사용하여 얻어졌다. 구체적으로 패턴간격이 0.8㎛인 밀집한 스트리프성 패턴을 갖는 다수의 샘플이 손상의 발생을 검지하도록 기판상에 형성되었다. 안테나비는 제11도로 설명된 실시예와 동일하게 10 이었다.
알루미늄 합금의 안테나 도전체는 0.53Pa 압력하에 CL+BCl의 혼합가스로 에칭되었다. RF 바이어스원 42의 바이어스 주파수는 400KHz로 설정되었고, 외부 및 내부 코일 38a와 39a를 통하여 흐르는 전류를 변화시켰다. 메인 코일에 의해 발생된 자장과 동일한 방향을 갖는 미러 필드를 형성하는 전류는 +전류값으로 되며, 메인 코일에 의해 발생된 자장에 반대쪽 방향을 갖는 커스프 필드를 형성하는 전류가 -전류값으로 된다. 실험결과는 표2에 요약되어 있다.
표2에 나타난 실험결과로 부터 알 수 있는 바와 같이 외부코일 38a와 내부코일 39a에 의해 메인 코일 36으로 발생된 자장의 방향과 동일한 방향을 갖는 미러 필드를 발생시킴으로써, 손상이 감소되었고 우수한 결과가 얻어졌다. 종래 정의된 바와 같이 플라즈마 불균일성은 표 2에 보여진 모든 조건하에 존재하지 않는다. 그러므로, 마이크로 부하 효과로 인하여 안테나 패턴사이의 도전체에 전자가 도달하는 것이 곤란하고 이온의 +전하가 과잉으로 되기 때문에 손상이 발생된다는 것으로 고려할 수 있다. 마이크로 부하효과는 보조 코일 38a와 39a를 통하여 흐르는 전류에 따라 실제변화 않으므로, 기판에 수직한 방향으로 적어도 패턴 근처로 이동하는 이온과 전자양을 미러 자장에 의해 같게 한다는 것으로 고려할 수 있다. RF주파수가 13.56MHz만큼 높고 코일 39a가 전류를 OA로 흐르도록 하게할 때 손상이 관찰되었다.
제13a도 및 제13b도는 본 발명의 다른 실시예에 따라 반도체 장치의 제조방법을 설명한 평면도이다.
제13a도는 기판상에 형성되는 배선패턴을 도시한 것이다. 배선그룹 51은 높은 안테나비를 가지며 게이트 전극에 접속된다.
전원배선 52는 반도체 기판 또는 웰에 접속된다. 집적회로의 관점으로 부터 배선 그룹51과 배선 52 사이에 어떠한 배선을 형성하는 것이 불필요하여, 넓은 공간이 배선 51과 52사이에 만들어질 수 있다.
이러한 경우에, 종래의 기술에 따라, 배선 51과 52사이의 넓은 공간에 있는 도전체를 용이하게 에칭할 수 있는 반면에, 마이크로 부하 효과로 인한 에칭의 완료시에도 배선 그룹 51사이의 도전체를 여전히 제거하지 않는다.
이러한 경우에 보간(補間) 또는 의사 패턴이 배선 51과 52사이의 넓은 공간에 형성되어 균일한 패턴 간격을 가능한 많이 실현시킨다. 구체적으로, 보간 패턴 53은 배선 그룹 51의 최소패턴 간격과 같은 패턴 간격을 갖도록 배치된다.
배선 그룹51의 간격, 보간 패턴 53과 배선 그룹 51사이의 간격, 및 보간 패턴 53과 전원배선 52사이의 간격은 일반적으로 동일하다. 그 결과, 실제동일한 정도의 마이크로 부하효과가 제공되어 패턴 에칭 속도가 균일화된다. 그러므로, 배선층의 부분절단과 게이트 전극내의 과잉 전하의 흐름을 방지하는 것이 가능하다.
제13b도에 도시된 패턴에 있어서, 신호 배선 54는 높은 안테나비를 갖는 배선 그룹 51과 전원 배선 52사이에 배치되며, 비교적 넓은 공간이 신호 54의 반대측에 배치된다.
또한 이 경우에 있어서, 보간 패턴 53a와 53b는 신호 배선 54의 반대측상의 넓은 공간에 형성되어 보간패턴 53a와 53b의 반대측상의 영역에 의해 높은 안테나비를 갖는 배선그룹 51의 것과 동일한 패턴간격을 갖도록 한다.
상기 방식으로 보간패턴을 삽입함으로써 균일한 최소 패턴간격을 갖는 패턴 레이아웃을 형성하여, 균일한 마이크로 부하효과를 제공하고, 높은 안테나비를 갖는 배선그룹 51이 전원배선 52로 부터 분리되는 시기를 에칭의 완료시와 부합하도록 제어하는 것이 가능하다. 그러므로, 게이트 전극에 축적된 전하의 불균일성이 시정되어 손상이 억제된다.
상술된 실시예는 배선층, 특히 높은 안테나비를 갖는 배선층을 형성하기 위해 유효하다.
제14a도 및 제14b도는 높은 안테나비를 갖기 쉬운 회로의 예를 도시한 것이다. 제14a는 NAND회로의 등가 회로이다. 2입력 NAND회로는 전원 배선 V와 접지배선 V사이에 접속된다. 2개의 p채널 트랜지스터 Qp1과 Qp2의 소스는 전원배선 V에 접속되고 그 드레인은 공통으로 접속된다. 드레인은 2개인 n채널 MOS트랜지스터 Qn1과 Qn2의 직렬회로에 접속되며, n채널 MOS 트랜지스터 Qn1의 소스는 접지 배선 Vss에 접속된다.
입력신호 IN1용 배선은 p채널 MOS 트랜지스터 QPn1과 n채널 MOS트랜지스터 Qn1의 게이트 전극에 접속된다. 다른 입력신호 IN2용 배선은 p채널 MOS트랜지스터 QPn2와 n채널 MOS 트랜지스터 Qn2에 접속된다.
출력신호 OUT은 2개의 p채널 MOS 트랜지스터 Qp1과 Qp2및 n채널 MOS 트랜지스터 Qn2의 드레인사이의 상호접속점으로 부터 인출된다.
이 NAND게이트의 논리회로는 이전 스테이지에서 논리 회로로 부터 입력신호를 수신한다. 이전 스테이지에서 논리 회로는 후위 논리회로 근처에 필연적으로 위치되지 않으며 , 어떠한 경우에는 입력신호 배선이 매우 길게된다. 이들 경우는 마이크로프로세서 ASIC(application specific IC), ASSP (application specific standard product), 게이트 어레이등에서 발생한다.
통상의 메모리장치의 손상에 대비한 대응책은 설계지점에서 안테나비 검사를 행하고, 안테나비를 낮추고 보호소자를 삽입하도록 소자레이아웃과 배선을 변경시킴으로써 가능하게 된다. 이것은 설계작업의 자동화의정도가 비교적 낮기 때문에 행할 수가 있다.
이들에 대하여, 논리 회로장치에 대하여는 기능에서 논리설계, 게이트 레벨의 설계, 레이아웃 설계로 CAD에 의한 자동화가 추진되어 왔다. 안테나비의 검사를 행한 경우에도, 배선의 변경과 보호소자의 삽입은 큰 설계 비용을 필요로 한다. 그러므로, 논리 회로장치의 손상에 대비한 대응책으로서 장치 설계를 변경하는 것이 곤란하다.
제14b도는 제14a도에 도시된 NAND회로의 레이아웃의 예를 도시한 평면도이다. p채널 MOS 트랜지스터를 형성하는 n웰과 n채널 MOS트랜지스터를 형성하는 p웰 62가 상호 가까이 위치된다. 게이트 배선 63과 64는 n과 p웰 61 및 62를 관통한다.
마스크로서 게이트 배선 63과 64를 사용함으로써, p형 웰 62내에 p형 소스 영역 Sp1과 Sp2와 p형 드레인 영역 Dp 를 형성하도록 이온이 주입된다. 또한, 마스크로서 게이트 배선 63과 64를 사용함으로써, p웰 62내에 n형 소스 영역, Sn1, n형 드레인 영역 Dn1, 및 소스/드레인 영역 S/Dn을 형성하도록 이온이 주입 된다.
배선 65와 70용 제1배선층은 위와 같이 구조된 장치의 표면상에 형성된다. 층간절연막이 제1배선층을 피복하여 형성된다. 콘택트홀은 층간절연막에 형성되고, 그 후에 전극 71-74용 제2배선층이 형성된다. 다른층간 절연막은 콘택트홀이 형성되는 제2배선층을 피복하여 형성된다. 배선 75-77용 배선층은 제2배선층상에 형성된다.
예를 들면, 게이트 전극 63과 64를 형성한 후에, 제1배선층은 게이트 전극 63과 64에 접속되는 전극 67과 68로 형성된다. 제14b도에 도시된 예에 있어서, 이 스테이지에서의안테나비는 그렇게 높지 않다. 그러나, 제2배선층의 배선 72와 73은 레이아웃 설계에 따라 매우 길게 될 수가 있다. 배선 72와 73의 안테나비는 게이트 전극 63과 64의 진성게이트 영역에 대하여 배선 72와 73의 노광 표면적에 의해 결정된다. 노광된 배선 72와 73에 접속된 배선영역은 이들이 분리 될때까지 효과적인 안테나비를 상승하도록 작용한다.
제3배선층은 배선 72와 73을 거쳐 게이트 배선 63과 64에 접속되어 있는 배선 75와 76으로 형성된다. 안테나비가 높은 제3배선층을 형성할 가능성이 높다. 배선 77또한 안테나비를 상승하도록 작용한다.
제15도는 이러한 다층구조를 도시한 개략단면도이다. 제2a도에 도시된것과 유사한 구조는 제1배선층 106까지 형성된다. 제1배선층 106상에는 층간절연막 115, 제2배선층 117, 층간절연막 119 및 제3배선층 120가 형성되어 있다. 제3, 제2및 제1배선층 120. 117 및 106이 게이트 전극에 접속된다.
상기 지시예는 논리회로를 형성하기 위해 특히 유효하다.
본 발명은 바람직한 실시예들과 관련하여 설명되었다. 본 발명은 상기 실시예들에만 제한되지 않는다. 예를 들면, MOS트랜지스터의 게이트 전극 또는 게이트 전극에 접속된 배선층은 다결정 실리콘 뿐만아니라 고융점 금속 폴리시드(예를들면, 다결정 Si와 고융점 금속(W등)의 적층) 규화물등의 금속, 또는 TiN에 의해 형성될 수가 있다. 실리콘은 제조공정중에 비정질 실리콘일 수 있다.
a-c층은 CF, Cl및 BCl등의 에칭제가스에 의해 에칭될 수 있다. Al와 Al합금은 Cl와 HCl등의 염소를 포함하는 에칭제가스에 의해 에칭될 수 있다. 플라즈마 에칭은 RF플라즈마와 마이크로파 플라즈마등이각종 플라즈마를 사용할 수 있다.
도전성 마스크로서, 비정질 탄소를 설명하였다. 배선층이 Al인 경우에, W는 도전성 마스크로서 사용될 수가 있고 Br계 가스는 에칭제로서 사용될 수 있다.
배선층이 W인 경우에, 도전성 마스크는 Al, TiN등 일 수 있고, F계 가스는 에칭제로서 사용될 수 있다. 배선층이 W규화물 또는 폴리시드인 경우에, 유사한 조합을 사용할 수 가 있다. 배선층과 도전성 마스크의 어떠한 조합은 높은 에칭 선택율과 마스크의 충분한 도전율을 제공하는 경우에 사용될 수 있다.
패턴 간격으로서, 0.7㎛와 0.8㎛인 경우를 설명하였다. 패턴간격이 약 1㎛미만인 경우에, 현저한 마이크로 부하효과를 얻을 수 가 있으므로, 본 발명이 적용가능하다.
각종의 변경, 개량, 조합등이 첨부된 청구범위의 영역과 정신으로 부터 벗어남이 없이 이루어질 수 있다는 것을 당업자에게 명백한 것이다.

Claims (14)

  1. 절연게이트형 전계효과 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 게이트 절연막과 전극층을 형성하고, 상기 전극층을 패턴화하여, 소정면적을 갖고 상기 게이트 절연막을 개재하여 상기 반도체 기판에 대향하는 게이트 전극층을 형성하고, 상기 게이트 전극층을 피복하는 층간절연막을 형성하고, 상기 층간 절연막상에 상기 게이트 전극층에 접속된 배선층을 형성하고, 상기 배선층상에 도전재료층을 형성하고, 상기 도전재료층상에 레지스트층을 도포하고, 상기 레지스트층을 패턴화하여 상기 반도체 기판에 대향하는 상기 게이트 전극층의 상기 소정면적에 대하여 약10배이상의 안테나비를 갖는 배선패턴을 형성하는 레지스트 마스크를 형성하고, 에칭마스크로서 상기 레지스트 마스크를 사용하여 적어도 상기 도전 재료층을 제1플라즈마 에칭하고, 상기 제1플라즈마 에칭 단계후에 상기 레지스트 마스크를 제거하며, 상기 레지스트 마스크 제거후에 상기 게이트 전극층에 접속된 상기 배선층의 적어도 일부를 제2 플라즈마 에칭하는 단계로 구성되는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 층간절연막이 다른 배선층을 중간에 끼운 다수의 절연막인 방법.
  3. 제1항에 있어서, 상기 도전재료층이 탄소로 된 방법.
  4. 제1항에 있어서, 상기 제거단계가 산소 플라즈마 다운-플로우에 의해 실행되는 방법.
  5. 제1항에 있어서, 상기 제1플라즈마 에칭단계가 상기 도전 재료층을 에칭하며, 상기 제2플라즈마 에칭단계가 상기 도전재료층을 에칭마스크로서 사용하며 상기 배선층을 에칭하는 방법.
  6. 제1항에 있어서, 상기 제1플라즈마 에칭단계가 상기 도전재료층과 상기 배선층의 주요부분을 에칭하며, 상기 제2플라즈마 에칭 단계가 상기 배선층의 나머지 부분을 에칭하는 방법.
  7. 패턴간격이 1㎛미만인 도전막 패턴을 갖는 반도체장치의 제조방법에 있어서, 반도체 기판의 일부표면상에 얇은 절연막을 개재하여 전극층을 형성하고, 상기 전극층상에 층간 절연막을 형성하고, 상기 층간절연막상에 상기 전극층에 접속된 도전막을 형성하고, 상기 도전막상에 절연재료 마스크층을 형성하고, 상기 절연재료 마스크층상에 레지스트층을 도포하고, 상기 레지스트층을 패턴화하고, 상기 레지스트층을 에칭 마스크로서 사용하여 상기 절연재료 마스크층을 패턴화하고, 상기 레지스트층을 제거하며, 상기 절연재료 마스크층을 에칭마스크로서 사용하여 상기 도전층을 플라즈마 에칭하고 패턴화하여, 상기 절연재료 마스크층의 두께를 최소 패턴간격의 1/2이하로 설정하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 층간절연막이 상기 전극층을 노출하는 콘택트홀을 갖는 방법.
  9. 제7항에 있어서, 상기 층간절연막이 다른 배선층을 중간에 끼운 다수의 절연막인 방법.
  10. 피가공물 표면상에 대하여 특성이 균일한 플라즈마를 사용하여 절연게이트형 전계효과 트랜지스터의 절연게이트에 접속된 배선층 또는 그 배선층상에 절연층을 가공할때 , 상기 배선층 표면에 수직방향으로 입사하는 이온과 전자양을 서로 같도록 하기 위하여 1MHz이하의 주파수를 갖는 RF바이어스를 상기 피가공물에 인가하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 자속밀도가 점차적으로 감소하는 발산자장과 미러필드를 상기 피가공물에 인가하는 방법.
  12. 피가공물에 대하여 자속밀도가 감소하는 발산자장하에 플라즈마를 발생시키고, 피가공물의 표면에 수직방향으로 입사하는 이온과 전자양을 서로 같도록 하기 위하여 커스프(cusp)자장을 인가하는 반도체 장치의 제조방법.
  13. 반도체 영역상에 형성된 게이트 절연막상의 게이트 전극에 접속된 제1배선층과 상기 반도체 영역에 접속된 제2배선층을 동시에 형성하는 반도체 장치의 제조방법에 있어서, 제1및 제2배선층을 패턴화할 때, 제1 및 제2배선층으로부터 전기적으로 분리되고 이들 배선층사이에 위치된 제3배선층을 에칭하지 않은 상태로 남기는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 제3, 제1및 제2 배선층중에서 공간이 상기 제3, 제1 및 제2 배선층의 최소 패턴간격과 같은 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100787371B1 (ko) * 2000-09-11 2007-12-24 소니 가부시끼 가이샤 전극 및 반도체 장치 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2814477B2 (ja) * 1995-04-13 1998-10-22 ソニーケミカル株式会社 非接触式ｉｃカード及びその製造方法
KR100328598B1 (ko) 1999-10-05 2002-03-15 윤종용 정션 다이오드가 구비된 반도체 소자 및 그 제조방법
US8617351B2 (en) * 2002-07-09 2013-12-31 Applied Materials, Inc. Plasma reactor with minimal D.C. coils for cusp, solenoid and mirror fields for plasma uniformity and device damage reduction
US8048806B2 (en) * 2000-03-17 2011-11-01 Applied Materials, Inc. Methods to avoid unstable plasma states during a process transition
US20070048882A1 (en) * 2000-03-17 2007-03-01 Applied Materials, Inc. Method to reduce plasma-induced charging damage
JP2002141421A (ja) * 2000-10-31 2002-05-17 Toshiba Corp 半導体集積回路装置
JP4009087B2 (ja) * 2001-07-06 2007-11-14 アプライド マテリアルズ インコーポレイテッド 半導体製造装置における磁気発生装置、半導体製造装置および磁場強度制御方法
US7374636B2 (en) * 2001-07-06 2008-05-20 Applied Materials, Inc. Method and apparatus for providing uniform plasma in a magnetic field enhanced plasma reactor
US20030077910A1 (en) * 2001-10-22 2003-04-24 Russell Westerman Etching of thin damage sensitive layers using high frequency pulsed plasma
KR20030057067A (ko) * 2001-12-28 2003-07-04 엘지.필립스 엘시디 주식회사 인쇄방식을 이용한 패턴형성방법
TWI283899B (en) * 2002-07-09 2007-07-11 Applied Materials Inc Capacitively coupled plasma reactor with magnetic plasma control
US7458335B1 (en) 2002-10-10 2008-12-02 Applied Materials, Inc. Uniform magnetically enhanced reactive ion etching using nested electromagnetic coils
JP2004152929A (ja) * 2002-10-30 2004-05-27 Nec Electronics Corp 半導体装置及びその製造方法
US7422654B2 (en) * 2003-02-14 2008-09-09 Applied Materials, Inc. Method and apparatus for shaping a magnetic field in a magnetic field-enhanced plasma reactor
US20050136664A1 (en) * 2003-12-22 2005-06-23 Taiwan Semiconductor Manufacturing Co. Novel process for improved hot carrier injection
US7178126B2 (en) * 2004-01-21 2007-02-13 Oki Electric Industry Co., Ltd. Method of protecting a semiconductor integrated circuit from plasma damage
US20050242439A1 (en) * 2004-04-28 2005-11-03 International Business Machines Corporation Method and structure for connecting ground/power networks to prevent charge damage in silicon on insulator
US7445966B2 (en) * 2005-06-24 2008-11-04 International Business Machines Corporation Method and structure for charge dissipation during fabrication of integrated circuits and isolation thereof
US7589005B2 (en) * 2006-09-29 2009-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming semiconductor structures and systems for forming semiconductor structures
US8470713B2 (en) 2010-12-13 2013-06-25 International Business Machines Corporation Nitride etch for improved spacer uniformity
FR3123501A1 (fr) * 2021-05-25 2022-12-02 Stmicroelectronics Sa Capteur passif de décharges éléctrostatiques et procédé de détection de décharges électrostatiques.

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5613480A (en) * 1979-07-13 1981-02-09 Hitachi Ltd Dry etching apparatus
US4564997A (en) * 1981-04-21 1986-01-21 Nippon-Telegraph And Telephone Public Corporation Semiconductor device and manufacturing process thereof
JPS60117723A (ja) 1983-11-30 1985-06-25 Fujitsu Ltd 微細パタ−ンの形成方法
JPS60120526A (ja) 1983-12-02 1985-06-28 Nippon Telegr & Teleph Corp <Ntt> 微細パタン形成法
US4563367A (en) * 1984-05-29 1986-01-07 Applied Materials, Inc. Apparatus and method for high rate deposition and etching
JPS6343324A (ja) * 1986-08-09 1988-02-24 Anelva Corp プラズマシヤワ−装置
US5022977A (en) * 1986-09-29 1991-06-11 Nippon Telegraph And Telephone Corporation Ion generation apparatus and thin film forming apparatus and ion source utilizing the ion generation apparatus
EP0273741B1 (en) * 1986-12-29 1991-10-23 Sumitomo Metal Industries, Ltd. Plasma apparatus
DE3708717A1 (de) * 1987-03-18 1988-09-29 Hans Prof Dr Rer Nat Oechsner Verfahren und vorrichtung zur bearbeitung von festkoerperoberflaechen durch teilchenbeschuss
US4949162A (en) * 1987-06-05 1990-08-14 Hitachi, Ltd. Semiconductor integrated circuit with dummy pedestals
JPS6414920A (en) * 1987-07-08 1989-01-19 Toshiba Corp Plasma etching apparatus
JPS6432632A (en) 1987-07-29 1989-02-02 Hitachi Ltd Manufacture of semiconductor device
JPS6432631A (en) * 1987-07-29 1989-02-02 Toshiba Corp Etching device
US5183777A (en) * 1987-12-30 1993-02-02 Fujitsu Limited Method of forming shallow junctions
US5220199A (en) * 1988-09-13 1993-06-15 Hitachi, Ltd. Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
JP2670623B2 (ja) * 1988-09-19 1997-10-29 アネルバ株式会社 マイクロ波プラズマ処理装置
JPH0294628A (ja) * 1988-09-30 1990-04-05 Toshiba Corp プラズマ発生装置
DE68916784T2 (de) * 1989-04-20 1995-01-05 Ibm Integrierte Schaltungspackung.
JPH03188650A (ja) * 1989-12-18 1991-08-16 Hitachi Ltd 配線経路処理方法、配線経路処理システム、及び半導体集積回路
US4971651A (en) * 1990-02-05 1990-11-20 Hitachi, Ltd. Microwave plasma processing method and apparatus
US5259922A (en) * 1990-08-14 1993-11-09 Matsushita Electric Industrial Co., Ltd. Drying etching method
JP2528737B2 (ja) * 1990-11-01 1996-08-28 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH0590224A (ja) 1991-01-22 1993-04-09 Toshiba Corp 半導体装置の製造方法
JPH04291944A (ja) 1991-03-20 1992-10-16 Fujitsu Ltd 半導体装置
JPH04307958A (ja) 1991-04-05 1992-10-30 Hitachi Ltd 半導体集積回路装置の製造方法
JPH04340717A (ja) 1991-05-17 1992-11-27 Sharp Corp 半導体装置の製造方法
JPH04354124A (ja) * 1991-05-31 1992-12-08 Fujitsu Ltd エッチング装置及びエッチング方法
JPH0589203A (ja) 1991-09-25 1993-04-09 Fujitsu Ltd 半導体装置及び配線配置設計方法
JP3438785B2 (ja) * 1991-12-03 2003-08-18 東京応化工業株式会社 プラズマ処理装置及び方法
US5290382A (en) * 1991-12-13 1994-03-01 Hughes Aircraft Company Methods and apparatus for generating a plasma for "downstream" rapid shaping of surfaces of substrates and films
JPH05234955A (ja) * 1992-02-19 1993-09-10 Hitachi Ltd プラズマエッチングの制御方法
US5368685A (en) * 1992-03-24 1994-11-29 Hitachi, Ltd. Dry etching apparatus and method
US5444207A (en) * 1992-03-26 1995-08-22 Kabushiki Kaisha Toshiba Plasma generating device and surface processing device and method for processing wafers in a uniform magnetic field
JP3199847B2 (ja) * 1992-07-09 2001-08-20 株式会社東芝 半導体装置およびその製造方法
JP2778612B2 (ja) * 1992-09-02 1998-07-23 日本電気株式会社 半導体装置
JP3259380B2 (ja) * 1992-12-04 2002-02-25 ソニー株式会社 半導体装置の製造方法
US5350710A (en) * 1993-06-24 1994-09-27 United Microelectronics Corporation Device for preventing antenna effect on circuit
JP3135039B2 (ja) * 1995-11-15 2001-02-13 日本電気株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100787371B1 (ko) * 2000-09-11 2007-12-24 소니 가부시끼 가이샤 전극 및 반도체 장치 제조 방법

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US6376388B1 (en) 2002-04-23
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