JP2004152929A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ＭＯＳトランジスタを含む半導体装置のアンテナ基準を緩和して設計の自由度を高めた半導体装置及びその製造方法を提供する。
【解決手段】ゲート絶縁膜の膜厚が異なる複数のＭＯＳトランジスタを含む混載型の半導体装置において、ゲート絶縁膜の膜厚が所定膜厚以下のＭＯＳトランジスタのアンテナ基準を、それよりも膜厚が厚いＭＯＳトランジスタのアンテナ基準よりも緩和する。特に、ゲート絶縁膜が電荷のトンネリングの生じる膜厚２．６ｎｍ以下のＭＯＳトランジスタのアンテナ基準を、それよりも膜厚の厚いＭＯＳトランジスタのアンテナ基準よりも緩和する。ゲート絶縁膜の薄いＭＯＳトランジスタの設計基準を緩和して半導体装置の設計、製造の自由度を向上することが可能になる。
【選択図】 図４
【解決手段】ゲート絶縁膜の膜厚が異なる複数のＭＯＳトランジスタを含む混載型の半導体装置において、ゲート絶縁膜の膜厚が所定膜厚以下のＭＯＳトランジスタのアンテナ基準を、それよりも膜厚が厚いＭＯＳトランジスタのアンテナ基準よりも緩和する。特に、ゲート絶縁膜が電荷のトンネリングの生じる膜厚２．６ｎｍ以下のＭＯＳトランジスタのアンテナ基準を、それよりも膜厚の厚いＭＯＳトランジスタのアンテナ基準よりも緩和する。ゲート絶縁膜の薄いＭＯＳトランジスタの設計基準を緩和して半導体装置の設計、製造の自由度を向上することが可能になる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明はＭＯＳトランジスタ等のゲート絶縁膜を備える半導体素子を含む半導体装置に関し、特にゲート絶縁膜が異なる複数の半導体素子を同一基板上に一体的に形成した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタ等のゲート絶縁膜を備える半導体素子では、その製造工程における絶縁膜信頼性劣化や絶縁膜特性劣化或いはゲート絶縁破壊が問題になる。例えば、ＭＯＳトランジスタを半導体素子とする半導体装置では、半導体基板にシリコン酸化膜等によりゲート絶縁膜を形成し、その上にポリシリコンやアルミニウム等でゲート電極を形成してＭＯＳトランジスタを形成した後、当該ＭＯＳトランジスタを覆う層間絶縁膜を形成し、この層間絶縁膜にゲート電極につながるコンタクトプラグを形成し、さらに層間絶縁膜上に当該コンタクトプラグにつながる上層配線を形成し、さらに層間絶縁膜に当該配線につながるビア（スルーホール）を形成する。この一連の工程において、ゲート電極、コンタクト、配線、ビア等を形成する際にこれらを所要のパターンに形成するための反応性イオンエッチングのようなプラズマを用いたエッチングが行われるが、エッチングに発生するプラズマにより被エッチング材であるゲート電極、コンタクト、配線、ビア等に電荷が蓄積して、いわゆるチャージアップが発生する。また、プラズマＣＶＤ等によって層間絶縁膜を形成する場合や、同じくビアを開口する場合等においてもチャージアップが発生する。さらに、電荷が発生する条件での処理であれば剥離等のウェット処理の場合にもチャージアップが発生することもある。そして、このチャージされた電荷は上層配線やビアからゲート電極にまで伝達されてゲート電極に蓄積され、ゲート絶縁膜を通して半導体基板に放電される。この放電によりゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊が生じることになる。
【０００３】
このようなチャージアップによるデバイスのダメージの要因として、特許文献１にはアスペクト比やアンテナ比の増加が上げられている。ここでアスペクト比とは、プラズマエッチング時のフォトレジストの開口部における開口幅とエッチング高さの比（エッチング高さ／開口幅）である。また、アンテナ比とは、アンテナ電極とゲート絶縁膜の面積比（アンテナ電極面積／ゲート絶縁膜面積）であり、アンテナ電極はゲート電極及びこれにつながるビアや上層配線等であり、特にプラズマによりエッチングされる導電部材である。これらのうち、アンテナ比についてみると、ゲート電極、ビア、上層配線等のアンテナ電極のエッチング時にチャージアップされる電荷量はプラズマ中に露呈されているビアや上層配線からなるアンテナ電極の表面積に比例し、このチャージアップされた電荷がゲート絶縁膜に集中的に伝達されるため、ゲート絶縁膜の単位面積には前記アンテナ比に応じた電荷が帯電されることになる。そのため、アンテナ比が大きいＭＯＳトランジスタほどゲート絶縁膜の絶縁膜信頼性劣化や絶縁膜特性劣化或いは絶縁破壊が発生し易いものとなる。したがって、半導体装置の設計、製造に際しての設計基準のうち、アンテナ比についての基準（以下、本明細書ではアンテナ基準と称する）を厳しくしてアンテナ比を小さくすれば、前記したチャージアップによるゲート絶縁膜の絶縁膜信頼性劣化や絶縁膜特性劣化或いは絶縁破壊を防止することが可能になる。
【０００４】
【特許文献１】
特開２０００−３３１９９０号公報
【０００５】
【発明が解決しようとする課題】
ゲート絶縁膜を備える半導体素子、特にＭＯＳトランジスタにおいては、ゲート絶縁膜の膜厚が厚い方がゲート絶縁膜の絶縁耐圧が大きいことが知られている。５Ｖ−ＣＭＯＳトランジスタ等で使用されてきた１０ｎｍ以上のゲート絶縁膜厚を有する半導体装置ではアンテナ基準を設けることがなかった。しかしながら、半導体装置の高集積化、高性能化、低電圧動作化によるＭＯＳトランジスタの縮小に伴い、ゲート絶縁膜を薄くすることが余儀なくされている。そのため、前述のように、ＭＯＳトランジスタにおけるゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を防止するためにアンテナ基準を厳しくしているが、これでは半導体装置におけるビアや上層配線の設計に制約を受けるようになり、設計の自由度が低下するという問題が生じる。特に、近年のように半導体装置の高集積化、高性能化、低電圧化が進められて配線幅の縮小及び配線密度の増大、多層配線化、半導体装置面積の増大が行われると総配線長が増大することになり、またその配線へ接続されるビア個数が増大するため、アンテナ電極面積が増大する。また他方でＭＯＳトランジスタの微細化によってゲート絶縁膜の面積が減少する等、アンテナ比が極めて大きくなり易いため、設計の自由度はますます低下することになる。
【０００６】
本発明の目的は、アンテナ基準を緩和して設計の自由度を高めた半導体装置及びその製造方法を提供するものである。
【０００７】
【課題を解決するための手段】
ＭＯＳトランジスタにおいては、前述したようにゲート絶縁膜の膜厚が厚い方がゲート絶縁膜の絶縁耐圧が大きくなるが、その一方で、逆にゲート絶縁膜を薄くして行くと、電荷がゲート絶縁膜を通過して半導体基板にまで達するトンネリングが生じ、そのためにゲート絶縁膜の絶縁破壊が生じ難くなることが報告されている。例えば、１９９７．ＩＥＥＥ，ＩＥＤＭ ９７−４１，１７．３．１−４，「Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｔｈｉｎ Ｏｘｉｄｅ ｕｎｄｅｒ Ｐｌａｓｍａ Ｃｈａｒｇｉｎｇ Ｃａｕｓｅｄ ｂｙ Ａｎｔｅｎｎａ Ｔｏｐｏｇｒａｐｈｙ−Ｄｅｐｅｎｄｉｎｇ Ｅｌｅｃｔｒｏｎ Ｓｈａｄｉｎｇ Ｅｆｆｅｃｔ」には、図１６に示すように、アンテナ比が５Ｋ，２４Ｋの各ＭＯＳトランジスタにおけるプラズマエッチングに際してのゲート絶縁膜の膜厚とゲート絶縁膜の良品率との相関について報告されており、これからゲート絶縁膜の膜厚を厚くすることによって絶縁破壊が抑制される一方で、ゲート絶縁膜の膜厚を薄くした場合でも電荷のトンネリングによって絶縁破壊が抑制されることが判る。
【０００８】
この報告では単純にＭＯＳトランジスタにおけるゲート絶縁膜の膜厚とアンテナ比を示しているものであり、ゲート絶縁膜が異なる複数のＭＯＳトランジスタを混載する半導体装置においては、いかなるアンテナ比で設計、製造することが好ましいかについては触れられていない。そのため、このような混載型の半導体装置を製造する場合には、アンテナ比が厳しいゲート絶縁膜のＭＯＳトランジスタを基準として半導体装置におけるアンテナ比を設定し、当該半導体装置の設計、製造を行わざるを得ないものとなっており、前述のように半導体装置の設計、製造に際しての自由度が低く、設計、製造を困難なものにしている。
【０００９】
そこで本発明は、ゲート絶縁膜の膜厚が異なる複数の半導体素子を含む混載型の半導体装置において、各半導体素子がそれぞれ異なるアンテナ基準に設定されていることを特徴とする。すなわち、ゲート絶縁膜の膜厚が所定膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚が厚い半導体素子のアンテナ基準よりも緩和する。特に、ゲート絶縁膜が電荷のトンネリングの生じる膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚の厚い半導体素子のアンテナ基準よりも緩和する。なお、本発明におけるアンテナ基準とはアンテナ比が主体であるが、アンテナにおけるアスペクト比を含むものであってもよく、またアンテナ比及びアスペクト比は特許文献１及び比特許文献１に記載のものと同じ定義である。このように、ゲート絶縁膜をトンネリングが生じる膜厚よりも薄くゲート絶縁膜を形成することで、当該半導体素子におけるアンテナ比を大きくすることが可能となり、設計基準を緩和して半導体装置の設計、製造の自由度を向上することが可能になる。
【００１０】
具体的には、本発明者の実験によれば、ゲート絶縁膜をシリコン酸化膜で形成した場合におけるトンネリングは膜厚が２．６ｎｍにおいて顕著なものとなることが確認され、この膜厚よりも薄くすればチャージアップによるゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊の防止効果が高められることが確認された。そこで本発明では、ゲート絶縁膜をシリコン酸化膜で形成した場合に、その膜厚が２．６ｎｍ以下の半導体素子のアンテナ比を、２．６ｎｍよりも膜厚が厚い半導体素子のアンテナ比よりも大きくすることで本発明の目的が達成される。また、この場合にゲート絶縁膜の膜厚が２．６ｎｍよりも厚い半導体素子についてはポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下とすれば、当該半導体素子におけるゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊が防止できることも確認されている。ここでポリアンテナはポリシリコンで形成するゲート電極の面積から計算されるアンテナ比、コンタクトアンテナは半導体素子に接続するためのコンタクトの面積から計算されるアンテナ比、ビアアンテナは半導体素子及び配線間での接続を行うビアの面積から計算されるアンテナ比、配線アンテナは配線の面積から計算されるアンテナ比であり、以下同様である。特に、配線アンテナは最下層の配線層から最上層の配線層まで含む全ての配線の面積を加えた面積から計算される。同様に、ビアアンテナも最下層のビアから最上層のビアまで含む全てのビアの面積を加えた面積から計算される。これにより、混載した半導体素子全てにおいてトランジスタのゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊がない半導体装置を得る事が可能になる。
【００１１】
さらに、本発明においては、ゲート絶縁膜の膜厚が所定以下の半導体素子と、それよりもゲート絶縁膜の膜厚が厚い半導体素子とでアンテナ電極部分が共通である場合、ゲート絶縁膜の膜厚が厚い半導体素子のアンテナ基準で形成する。これにより、アンテナ電極共通の部分でチャージアップした電荷によりアンテナ基準の低い側の半導体素子でのゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を防止することが可能となる。
【００１２】
また、以上の本発明の半導体装置の製造方法では、ゲート絶縁膜の膜厚が所定膜厚より厚い半導体素子を第１のアンテナ基準で製造する工程と、ゲート絶縁膜の膜厚が前記所定膜厚よりも薄い半導体素子を前記第１のアンテナ基準よりも緩和された第２のアンテナ基準で製造する工程とを含むことを特徴とする。少なくとも半導体装置の一部の半導体素子については基準の緩い第２のアンテナ基準で設計、製造を行うことができるため、半導体装置の全体の設計、製造の容易化を進めることが可能になる。
【００１３】
また、これまで述べてきたチャージアップとはプラズマ等によるものであり正電荷が支配的である。ゲート電極部に正電荷がチャージされるために、ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊の生じ易さはＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジスタとＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジスタとで異なるものになる。具体的には、ＮＭＯＳトランジスタにおいてゲート絶縁膜直下には正孔と呼ばれる正電荷が存在する。ＰＭＯＳトランジスタには同様に電子が存在することにより負電荷が存在する。そのため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとではゲート絶縁膜を挟んで、異なる電界がかかることになり、ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊はＰＭＯＳトランジスタで顕著となる。そのため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとに個々のアンテナ基準を設け、ＮＭＯＳトランジスタのアンテナ基準をＰＭＯＳトランジスタよりも緩和することにより、更に設計自由度が増すことになる。
【００１４】
ここで前述のＮＭＯＳトランジスタとＰＭＯＳトランジスタは主にシリコン基板上に作成されるが、半導体装置の基板であるＮ型シリコン基板、Ｐ型シリコン基板、ＳＯＩ基板等に限るものではないことが容易に推測される。これは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタは注入する物質で決定される為、基板によらないことによる。
【００１５】
また、チャージアップが正電荷によるものであることから、半導体素子であるゲート絶縁膜を保護するための方法として、ＰＮ接合ダイオードを接続して正電荷を逃がすことができる。具体的には、第１のメタル配線接続時に、ゲート電極に接続するものとＰ拡散層上に同時に接続するように配慮することにより、正電荷はＰＮ接合ダイオードを通じて基板側へ逃げることが可能であり、ダイオード接続することによりゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を招くことなく、アンテナ基準を緩和し、より大きなアンテナ比を有する半導体装置の設計を実現する事ができる。しかしながら、チャージアップを防止するためにダイオード素子と接続することは効果的である一方で、ダイオード素子を必要以上に接続することは半導体装置の微細化を阻害する要因となる為小さな面積でダイオードを形成し、チャージアップを防止できることが望ましいことは言うまでもない。
【００１６】
【発明の実施の形態】
図１は本発明をＭＯＳトランジスタを素子とする半導体装置に適用した実施形態のチップの平面構成の一例を模式的に示す図である。チップ１の中央領域はメモリ回路あるいはロジック回路等を構成するゲートサイズの小さい多数の微小ＭＯＳトランジスタが配列形成された内部回路２として構成されている。また、チップ１の周辺領域は入出力回路等を構成するゲートサイズの大きなＭＯＳトランジスタが配列された周辺回路３として構成されている。そして、後述するようにこれら内部回路２と周辺回路３の各ＭＯＳトランジスタはそれぞれ積層構造をした上層配線によって所要の電気接続が行われている。ここで、周辺回路とはＩ／Ｏ素子もしくは、Ｉ／Ｏバッファと呼ばれることもあり、図１に示される様に周辺部のみに配置される限りではなく、実際の半導体装置の配置を問わないものである。
【００１７】
図２は前記チップ１のＡＡ線に沿う箇所の模式的な断面図である。一般的な形成方法は、シリコン基板１０１の表面に素子分離絶縁膜１０２が形成され、この素子分離絶縁膜１０２によって内部回路２の微小ＭＯＳトランジスタＱｉと周辺回路３のＭＯＳトランジスタＱｏが絶縁分離した状態に形成されている。各ＭＯＳトランジスタＱｉ，Ｑｏはそれぞれシリコン基板１０１の表面に形成されたシリコン酸化膜からなるゲート絶縁膜１０３と、このゲート絶縁膜１０３上にポリシリコンによって形成されたゲート電極１０４と、前記シリコン基板１０１に不純物を導入して形成されたソース・ドレイン領域１０５とで構成されている。また、前記各ＭＯＳトランジスタＱｉ，Ｑｏは第１層間絶縁膜１１１で被覆されるとともに、この第１層間絶縁膜１１１に設けられたコンタクトプラグ１２１が前記ゲート電極１０４、ソース・ドレイン領域１０５に電気接続される。さらに、前記第１層間絶縁膜１１１上には第２層間絶縁膜１１２が形成され、この第２層間絶縁膜１１２にはダマシン構造をした所要パターンのアルミニウムや金、銀、銅等を主成分とする金属で形成された第１上層配線１３１が形成され、前記コンタクトプラグ１２１を介して前記ゲート電極１０４、ソース・ドレイン領域１０５に電気接続されている。さらに、前記第２層間絶縁膜１１２上には第３層間絶縁膜１１３が形成され、前記第２層間絶縁膜１１２に形成されたダマシン構造の前記第１上層配線１３１と接続するための第１ビア１２２が形成される。第３層間絶縁膜１１３上には第４層間絶縁膜１１４が積層され、第３層間絶縁膜１１３に形成された前記第１ビア１２２に接続されるダマシン構造の第２上層配線１３２が形成され、前記ゲート電極１０４あるいはソース・ドレイン領域１０５に電気接続される。そして、その上に最上層絶縁膜１１５が形成され、この最上層絶縁膜１１５に設けた開口内に前記第２上層配線１３２に接続されたアルミニウムパッド１３３が形成されている。
【００１８】
この半導体装置の製造方法は、例えば、図３（ａ）に示すように、シリコン基板１０１の表面を選択酸化して厚いシリコン酸化膜からなる素子分離絶縁膜１０２を形成した後、これら素子分離絶縁膜１０２で区画される素子形成領域の表面を酸化して薄いシリコン酸化膜からなるゲート酸化膜１０３を形成する。次いで、全面にポリシリコン膜を成長した後、フォトリソグラフィ技術を用いたプラズマエッチング法により当該ポリシリコン膜を選択エッチングし、エッチング後のデポジション及びフォトレジストを除去するため、酸素あるいはＨ２ −Ｎ２ 雰囲気によるプラズマ処理を行った後にウェット剥離し、ゲート電極１０４およびこれにつながる図には現れないゲート配線を形成する。このゲート電極１０４及びゲート配線の形成時のプラズマエッチング時に電荷がゲート電極１０４にチャージアップされる。次いで、前記ゲート電極１０４を利用したセルフアライン法によりシリコン基板１０１の素子形成領域に不純物を導入してソース・ドレイン領域１０５を形成し、これによりＭＯＳトランジスタを製造する。
【００１９】
次いで、図３（ｂ）に示すように、全面に第１層間絶縁膜１１１をプラズマＣＶＤ法により形成した後、必要に応じて熱処理によるリフローやＣＭＰ（化学的機械的研磨法）による平坦化を行ってもよい。その後、フォトリソグラフィ技術を利用したプラズマエッチング法によりゲート電極１０４上やソース・ドレイン領域１０５上のコンタクトプラグの形成箇所に開口１１１ａを設け、フォトレジストを除去するため酸素或いはＨ２ −Ｎ２ 雰囲気によるプラズマ処理を行った後ウェット剥離する。このプラズマＣＶＤ時にも電荷が露呈されているゲート電極１０４にチャージアップされ、またその後のプラズマエッチング時にもコンタクトプラグ用の開口１１１ａから電荷がゲート電極１０４にチャージアップされる。次いで、図３（ｃ）に示すように、前記コンタクトプラグ用の開口１１１ａを埋設する程度の膜厚にプラズマＣＶＤ法あるいは反応性を含むスパッタリング法、ＰＶＤ法等により金属膜を形成するとともに、この金属膜を表面側からエッチングあるいはＣＭＰして開口１１１ａ内にのみ残しコンタクトプラグ１２１を形成する。このエッチング或いはＣＭＰにも電荷がコンタクトプラグ１２１にチャージアップされ、さらにゲート電極１０４に伝達されてチャージアップされる。
【００２０】
次いで、図３（ｄ）に示すように、第２層間絶縁膜１１２をＣＶＤ法により形成した後、フォトリソグラフィ技術を利用したプラズマエッチング法により第１上層配線の形成箇所を開口し、フォトレジストを除去するため酸素或いはＨ２ −Ｎ２ 雰囲気によるプラズマ処理を行った後、ウェット剥離する。このときにも電荷がコンタクトプラグ１２１を介してゲート電極１０４にチャージアップされる。そしてコンタクトプラグ１２１を形成したときと同様に金属膜の形成及びエッチング等を行って開口内にのみ残し、第１上層配線１３１を形成する。これは一般的な溝配線形成技術であるが、ＲＩＥ法による配線加工法補等を用いてもよい。以下、図２に示したように、同様にして第３層間絶縁膜１１３と第１ビア１２２、第４層間絶縁膜１１４と第２上層配線１３２を形成する。さらに、最上層間絶縁膜１１５を形成し、第２上層配線１３２の一部を露出する箇所をエッチングにより開口した後、全面にアルミニウム膜を形成し、このアルミニウム膜を選択的にエッチングすることでアルミニウムパッド１３３が形成される。なお、図２及び図３には示されていないが、内部回路２と周辺回路３にはそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタが形成されているものとする。これらのＭＯＳトランジスタではソース・ドレイン領域の形成にそれぞれ異なる導電型の不純物をシリコン基板に導入するものであることは言うまでもない。
【００２１】
このようにして製造される図２に示した半導体装置では、前述したようにゲート絶縁膜１０３上にゲート電極１０４を形成する際のプラズマエッチング工程、第１層間絶縁膜１１１のプラズマＣＶＤ工程、コンタクトプラグ１２１を形成するためのプラズマＣＶＤ法あるいは反応性を含むスパッタリング法、ＰＶＤ法及びプラズマエッチング法等が行われ、これ以降も第１ビア１２２、第１上層配線１３１ないしアルミニウムパッド１３３の形成に際しても種々のプラズマ処理が行われるため、その際に露出されている状態にあるゲート電極、ビア、上層配線においてチャージアップが発生する。また、このチャージアップはウェットエッチング、ＣＭＰ、洗浄等のウェット処理においても生じることがある。そのため、各々の工程においてゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を生じる恐れがあることは前述の通りである。
【００２２】
そこで、本実施形態においては、前記内部回路２の微小ＭＯＳトランジスタＱｉではゲート電極１０４のゲート長及びゲート幅は周辺回路３のＭＯＳトランジスタＱｏのゲート長及びゲート幅よりも縮小されているが、これと共にゲート絶縁膜１０３の膜厚も薄くされている。ここでは、内部回路２の微小ＭＯＳトランジスタＱｉのゲート絶縁膜１０３は２．６ｎｍ以下の膜厚に形成され、周辺回路３のＭＯＳトランジスタＱｏのゲート絶縁膜１０３は２．６ｎｍよりも大きい膜厚、通常では２．６〜７．０ｎｍ程度の膜厚に形成されている。
【００２３】
さらに、前記内部回路２の微小ＭＯＳトランジスタＱｉのゲート電極１０４、及びこれに電気接続されているポリ、コンタクト、ビア、配線のそれぞれの表面積（ここで示す表面積とは、あるゲート電極１０４に電気接続されている全てのポリシリコン、全てのコンタクト表面積、全てのビア表面積、全ての配線表面積であり、図２を例とするとポリ面積とは拡散層上以外（素子分離上）のポリシリコンの面積であり、配線面積とは同じゲート電極に接続されている第１上層配線１３１と第２上層配線１３２の表面積和となる。また、多層した場合も同様であり、ビアも配線と同様である。）とゲート絶縁膜１０３の面積とのアンテナ比（Ａ／Ｒ）は、ポリアンテナ１００ ないし無限大、コンタクトアンテナ１０ないし無限大、ビアアンテナ２０ないし無限大、配線アンテナ５０００ないし無限大に設定されており、実質的にはアンテナ基準を無制限にまで緩和している。一方、前記周辺回路３のＭＯＳトランジスタＱｏのゲート電極１０３、コンタクトプラグ１２１，第１ビア１２２、第１及び第２上層配線１３１，１３２及びアルミニウムパッド１３３の各表面面積とゲート絶縁膜１０３とのアンテナ比は、ポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下とアンテナ基準を厳しく設定している。
【００２４】
このようにすることで、周辺回路３の設計においては、アンテナ比がポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下であるため、これまでの半導体装置と同様なアンテナ基準の制約を受けることになるが、内部回路２の設計においてはアンテナ比がポリアンテナ１００ より大きいアンテナ比、コンタクトアンテナ１０より大きいアンテナ比、ビアアンテナ２０より大きいアンテナ比、配線アンテナ５０００より大きいアンテナ比の値で実質的には無制限であり、周辺回路３に対してアンテナ基準が緩和されているため内部回路２の設計の自由度が高められる。そのため、従来のように初期設計時に発生するアンテナ基準違反の箇所に対して上層配線の引回しを上層や下層に変更する等の設計修正を行う必要が少なくなり、設計が容易になる。特に、アンテナ基準の厳しい周辺回路の設計を優先的に行った後に、アンテナ基準の緩やかな内部回路の設計を行うことで、周辺回路のアンテナ基準を満たす設計を容易に行うとともに、内部回路のアンテナ基準をも容易に満たすことができ、製造される半導体装置の周辺回路及び内部回路の各ＭＯＳトランジスタにおけるゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を防止して良品率を高めるとともに、半導体装置における高集積化・高速化等を実現する上で有利なものとなる。
【００２５】
図４〜図７は本発明者が測定したデータを示すグラフであり、ポリアンテナ、コンタクトアンテナ、ビアアンテナ、配線アンテナについて、異なるゲート絶縁膜厚のＭＯＳトランジスタに対して異なるアンテナ比となるように回路設計を行って製造した半導体装置における良品率を測定したデータである。ここではゲート絶縁膜が１．６ｎｍ，１．９ｎｍ，２．６ｎｍ，３．５ｎｍ，５．０ｎｍのＭＯＳトランジスタについてアンテナ比を変化させた場合における良品率について測定した。ここでの良品率はゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊が生じていないＭＯＳトランジスタの割合である。ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊はゲート電極に所定の電圧を印加した際のゲートリーク電流を測定して判定した。図４〜図７の各図（ａ）からは、ゲート絶縁膜の膜厚が２．６ｎｍ以下ではアンテナ比にかかわらずほぼ１００％の良品率が得られることが判る。また、２．６ｎｍよりも厚い場合には、アンテナ比の増大に伴って良品率が低下することが判る。また、図４〜図７の各図（ｂ）からは、ゲート絶縁膜の膜厚を５．０ｎｍとした場合でも、ポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下で設計することによりほぼ１００％の良品率が得られることが判る。以上から、ゲート絶縁膜の膜厚を薄くすることでアンテナ比を大きくした場合でも良品率を高めることができ、ゲート絶縁膜を厚くした場合でもアンテナ比を制限することで良品率を高めることができることが判る。
【００２６】
また、図８〜図１１は本発明者が測定したデータを示すグラフであり、ＮＭＯＳトランジスタについて異なるゲート絶縁膜厚に対して異なるアンテナ比となるように回路設計を行って製造した半導体装置における良品率を測定したデータである。ここでは上記同様ゲート絶縁膜が１．６ｎｍ，１．９ｎｍ，２．６ｎｍ，３．５ｎｍ，５．０ｎｍのＮＭＯＳトランジスタについてアンテナ比を変化させた場合における良品率について測定した。ここでの良品率はゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を生じていないＮＭＯＳトランジスタの割合である。ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊はゲート電極に所定の電圧を印加した際のゲートリーク電流を測定して判定した。図８〜図１１の各図（ａ）からは、ゲート絶縁膜の膜厚、アンテナ比にかかわらず１００％の良品率が得られることが判る。また、図８〜図１１の各図（ｂ）からは、ゲート絶縁膜の膜厚によらずほぼ１００％の良品率が得られることが判る。
【００２７】
この結果から、ゲート絶縁膜の膜厚を２．６ｎｍ以下にすると電荷のトンネリングが顕著なものとなり、アンテナ電極にチャージされた電荷がゲート絶縁膜を放電破壊することなく半導体基板に流れるようになるものと判断される。２．６ｎｍよりも厚いとトンネリングが不十分であり、アンテナ電極にチャージされた電荷によってゲート絶縁膜の放電破壊が発生し易くなり、アンテナ比を制限することが必要になる。
【００２８】
したがって、前記実施形態において良品率としてほぼ１００％を確保するためには、内部回路の微小ＭＯＳトランジスタのゲート絶縁膜の膜厚を２．６ｎｍ以下としているので、ポリアンテナ２５０ 、コンタクトアンテナ２５、ビアアンテナ５０、配線アンテナ１５０００ 程度となるようにアンテナ基準を緩和できる。また、周辺回路のＭＯＳトランジスタのゲート絶縁膜の膜厚は５．０ｎｍ程度としているので、アンテナ比をポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下となるようにアンテナ基準を設定すればよい。
【００２９】
なお、ゲート絶縁膜の膜厚を薄くすればアンテナ比をさらに高くすることも可能であり、例えば、膜厚を１．９ｎｍ，１．６ｎｍの場合には、アンテナ比を２００００ 以上、さらには無限大にまで増大しても良品率を１００％に近いものとすることが推測される。
【００３０】
しかしながら、その一方でゲート絶縁膜の膜厚を薄くすることで、ゲートリーク電流が増大し、特に消費電力の点で不利になるおそれがあるため、ゲート電極に印加する電圧に応じて適切なゲート絶縁膜の膜厚に設定することが好ましい。
【００３１】
図１２，図１３は本発明者が測定したデータを示すグラフであり、ＰＭＯＳトランジスタについて、異なるゲート絶縁膜厚に対して異なるアンテナ比となるように回路設計を行い製造した半導体装置における良品率を測定したデータである。この場合には前記同様ゲート絶縁膜が１．６ｎｍ，１．９ｎｍ，２．６ｎｍ，３．５ｎｍ，５．０ｎｍのＰＭＯＳトランジスタについてダイオード接続を行い、アンテナ比を変化させた場合における良品率について測定した。ここでの良品率はゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を生じていないＰＭＯＳトランジスタの割合である。ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊はゲート電極に所定の電圧を印加した際のゲートリーク電流を測定して判定した。図１２，図１３の（ａ）からは、ゲート絶縁膜の膜厚が２．６ｎｍ以下ではアンテナ比にかかわらずほぼ１００％の良品率が得られることが判る。また、２．６ｎｍよりも厚い場合には、アンテナ比の増大に伴って良品率が低下することが判る。また、図１２，図１３の（ｂ）からは、ゲート絶縁膜の膜厚を５．０ｎｍとした場合でも、ビアアンテナ４０以下、配線アンテナ１６０００ 以下で設計することによりほぼ１００％の良品率が得られることが判る。
【００３２】
このように図１０，図１１のＮＭＯＳトランジスタと図１２，図１３のＰＭＯＳトランジスタとの対比の結果から、アンテナ電極が接続されるトランジスタがＮＭＯＳトランジスタであるかＰＭＯＳトランジスタであるかにより、ＮＭＯＳトランジスタであれば更に基準緩和することが可能であることが判る。なお、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにおけるチャージアップの違いは前述した通りである。
【００３３】
図１４はＰＭＯＳトランジスタについてダイオードを接続した構成例であり、素子分離絶縁膜１０２で区画されたＮ型シリコン基板あるいはＮ型ウェル１０１にＰ型ソース・ドレイン領域１０５が形成されており、その上にゲート絶縁膜１０３及びゲート電極１０４が形成されている。また、前記素子分離絶縁膜１０２で区画された他の領域には前記ソース・ドレイン領域１０５と同時に形成されたＰ型領域１０５Ｐが形成され、このＰ型領域１０５Ｐと前記Ｎ型シリコン基板あるいはＮ型ウェル１０１によってＰＮ接合のダイオードＤが形成されている。そして、第１層間絶縁膜１１１にはゲート電極１０４とＰ型領域１０５ｐにそれぞれ接続されたコンタクトプラグ１２１が形成されており、これらは第１上層配線１３１を介して相互に接続される。これにより、第１配線１３１を形成した工程以降ではアンテナにチャージされた正電荷はコンタクトプラグ１２１からＰ型領域１０５ＰないしＮ型シリコン基板あるいはＮ型ウェル１０１、すなわちダイオードＤを通して基板側に逃がすことが可能になる。ここで、本明細書ではダイオードＤの面積はコンタクトプラグ１２１直下の拡散層の平面積として定義する。なお、ダイオード接続による効果はビアアンテナと配線アンテナであり、ポリアンテナ、コンタクトアンテナに使用することはできない。何故ならばダイオード接続時はソース・ドレイン領域１０５と同時または別工程で形成されるＰ型領域１０５Ｐとコンタクトプラグ１２１との接続が完了しないと効果が発揮できないからである。また、図示は省略するがＮＭＯＳトランジスタについても同様である。
【００３４】
図１５はダイオード面積に依存する配線アンテナとビアアンテナの良品率を示すグラフである。これから、アンテナ比が小さいほど良品率を高めることが可能であるが、これに加えてダイオード面積、すなわちコンタクトプラグ１２１直下の拡散層の平面積を０．４μｍ□以上とすれば、良品率をほぼ１００％に近いものとすることができる。このように、ダイオード接続を行うことにより、ポリ、コンタクトを除く各種アンテナ比の設計上限値が大きくなっており、ダイオード接続によりアンテナ基準が緩和できることが判る。
【００３５】
また、前記実施形態の場合に、内部回路２と周辺回路３とで共通接続される上層配線を設計する場合には、当該上層配線にチャージされた電荷が内部回路と周辺回路の両方のＭＯＳトランジスタのゲート電極にまで伝達され、特にアンテナ基準の低い周辺回路のＭＯＳトランジスタのゲート絶縁膜を絶縁破壊することがあるため、共通接続される上層配線についてはアンテナ基準の低い周辺回路のアンテナ基準に揃えることが肝要である。
【００３６】
ここで、前記実施形態では、内部回路と周辺回路を混載する半導体装置について説明したが、このような回路構成の半導体装置に限られるものではなく、ゲート絶縁膜の膜厚が２つの異なるＭＯＳトランジスタを同一半導体基板上に形成する半導体装置であれば本発明を同様に適用することが可能である。したがって、同じ内部回路内でもゲート絶縁膜の膜厚が異なるＭＯＳトランジスタが存在する場合には、それぞれのＭＯＳトランジスタについて独立のアンテナ基準を設定するようにしてもよい。
【００３７】
また、ゲート絶縁膜の膜厚が２つの異なるＭＯＳトランジスタに限られるものでもなく、ゲート絶縁膜の膜厚が３つ以上の異なるＭＯＳトランジスタを含む半導体装置の場合においても、各ＭＯＳトランジスタのゲート絶縁膜の膜厚に対応したアンテナ基準を設定してそれぞれ設計を行うようにしてもよい。このようにすることで、アンテナ比を小さく制限することが要求されるＭＯＳトランジスタでのゲート絶縁膜の絶縁膜信頼性劣化や絶縁膜特性劣化或いはゲート絶縁破壊を防止する一方で、アンテナ比を大きく設計できるＭＯＳトランジスタでの設計の自由度を高め、半導体装置全体の設計を容易に行うことができ、かつその良品率を高めることが可能になる。
【００３８】
また、前記実施形態ではゲート絶縁膜をシリコン酸化膜を構成したＭＯＳトランジスタの例を示したが、ゲート絶縁膜をシリコン窒化膜、あるいはシリコン酸化膜とシリコン窒化膜の多層構造としたＭＯＳトランジスタ、さらにはその他のＴａ２ Ｏ５，ＨｆＯ２ 絶縁膜等使用してもよく、前記絶縁膜の種類に限るものではない。シリコン酸化膜以外を絶縁膜として使用するＭＯＳトランジスタについては、各絶縁膜でのトンネリングが顕著になる限界の膜厚を測定し、当該膜厚以下の膜厚のゲート絶縁膜のＭＯＳトランジスタのアンテナ基準を緩和することで、当該ＭＯＳトランジスタを含む半導体装置の設計の自由度を高め、設計を容易に行うことができるようになる。
【００３９】
さらに、本発明の半導体装置では、使用する基板はＰ型シリコン基板、Ｎ型シリコン基板、ＳＯＩ基板等に限るものではなく、かつ使用する素子分離方法はＬＯＣＯＳ構造、ＳＴＩ構造等に限るものではないことは言うまでもない。さらに、ゲート電極として用いる材料はアルミニウム、ポリシリコン、シリコンゲルマニウム等を使用することが可能であることも言うまでもない。
【００４０】
【発明の効果】
以上説明したように本発明は、ゲート絶縁膜の膜厚が異なる複数の半導体素子を含む半導体装置において、各半導体素子がそれぞれ異なるアンテナ基準に設定されており、ゲート絶縁膜の膜厚が所定膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚が厚い半導体素子のアンテナ基準よりも緩和する。特に、ゲート絶縁膜が電荷のトンネリングの生じる膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚の厚い半導体素子のアンテナ基準よりも緩和することで、当該半導体素子におけるアンテナ比を大きくすることが可能となり、設計基準を緩和し、半導体装置の設計、製造の自由度を高めることが可能になる。また、本発明はＮＭＯＳ半導体素子とＰＭＯＳ半導体素子とでそれぞれ異なるアンテナ基準に設定し、さらにはダイオードが接続された半導体素子と接続されていない素子とで異なるアンテナ基準に設定することで、同様に半導体装置の設計、製造の自由度を高めることが可能になる。
【００４１】
また、本発明の半導体装置の製造方法では、ゲート絶縁膜の膜厚が所定膜厚より厚い半導体素子を第１のアンテナ基準で製造する工程と、ゲート絶縁膜の膜厚が前記所定膜厚よりも薄い半導体素子を第１のアンテナ基準よりも緩和された第２のアンテナ基準で製造する工程とを含むでいるので、少なくとも半導体装置の一部の半導体素子については基準の緩い第２のアンテナ基準で設計、製造を行うことができ、半導体装置の全体の設計、製造の自由度を高め、かつ高い良品率で半導体装置を製造することが可能になる。また、ＮＭＯＳ半導体素子とＰＭＯＳ半導体素子の製造、またダイオード接続している素子としていない素子との製造のそれぞれを異なるアンテナ基準で設計、製造を行うことで、同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施形態の平面構成図である。
【図２】図１のＡＡ線に相当する部分の模式的な拡大断面図である。
【図３】図２の半導体装置の製造工程の一部を示す工程断面図である。
【図４】ポリアンテナのアンテナ比とゲート絶縁膜厚の各良品率の相関を示すグラフである。
【図５】コンタクトアンテナのアンテナ比とゲート絶縁膜厚の各良品率の相関を示すグラフである。
【図６】ビアアンテナのアンテナ比とゲート絶縁膜厚の各良品率の相関を示すグラフである。
【図７】配線アンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図８】ＮＭＯＳトランジスタにおけるポリアンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図９】ＮＭＯＳトランジスタにおけるコンタクトアンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１０】ＮＭＯＳトランジスタにおけるビアアンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１１】ＮＭＯＳトランジスタにおける配線アンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１２】ＰＭＯＳトランジスタにおけるビアアンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１３】ＰＭＯＳトランジスタにおける配線アンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１４】ダイオード接続を行ったＰＭＯＳトランジスタの一部の断面図である。
【図１５】ダイオード面積（ダイオードサイズ）に依存するＭＯＳトランジスタにおける配線アンテナとビアアンテナのアンテナ比によるゲート絶縁膜の良品率を示すグラフである。
【図１６】報告されているゲート絶縁膜の膜厚と良品率の相関を示す図である。
【符号の説明】
１ 半導体装置（チップ）
２ 内部回路
３ 周辺回路
Ｑｉ 内部回路の微小ＭＯＳトランジスタ
Ｑｏ 周辺回路のＭＯＳトランジスタ
１０１ シリコン基板
１０２ 素子分離絶縁膜
１０３ ゲート絶縁膜
１０４ ゲート電極（ポリシリコン）
１０５ ソース・ドレイン領域
１１１〜１１５ 層間絶縁膜
１２１ コンタクトプラグ
１２２，１２３ ビア
１３１〜１３３ 上層配線
【発明の属する技術分野】
本発明はＭＯＳトランジスタ等のゲート絶縁膜を備える半導体素子を含む半導体装置に関し、特にゲート絶縁膜が異なる複数の半導体素子を同一基板上に一体的に形成した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタ等のゲート絶縁膜を備える半導体素子では、その製造工程における絶縁膜信頼性劣化や絶縁膜特性劣化或いはゲート絶縁破壊が問題になる。例えば、ＭＯＳトランジスタを半導体素子とする半導体装置では、半導体基板にシリコン酸化膜等によりゲート絶縁膜を形成し、その上にポリシリコンやアルミニウム等でゲート電極を形成してＭＯＳトランジスタを形成した後、当該ＭＯＳトランジスタを覆う層間絶縁膜を形成し、この層間絶縁膜にゲート電極につながるコンタクトプラグを形成し、さらに層間絶縁膜上に当該コンタクトプラグにつながる上層配線を形成し、さらに層間絶縁膜に当該配線につながるビア（スルーホール）を形成する。この一連の工程において、ゲート電極、コンタクト、配線、ビア等を形成する際にこれらを所要のパターンに形成するための反応性イオンエッチングのようなプラズマを用いたエッチングが行われるが、エッチングに発生するプラズマにより被エッチング材であるゲート電極、コンタクト、配線、ビア等に電荷が蓄積して、いわゆるチャージアップが発生する。また、プラズマＣＶＤ等によって層間絶縁膜を形成する場合や、同じくビアを開口する場合等においてもチャージアップが発生する。さらに、電荷が発生する条件での処理であれば剥離等のウェット処理の場合にもチャージアップが発生することもある。そして、このチャージされた電荷は上層配線やビアからゲート電極にまで伝達されてゲート電極に蓄積され、ゲート絶縁膜を通して半導体基板に放電される。この放電によりゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊が生じることになる。
【０００３】
このようなチャージアップによるデバイスのダメージの要因として、特許文献１にはアスペクト比やアンテナ比の増加が上げられている。ここでアスペクト比とは、プラズマエッチング時のフォトレジストの開口部における開口幅とエッチング高さの比（エッチング高さ／開口幅）である。また、アンテナ比とは、アンテナ電極とゲート絶縁膜の面積比（アンテナ電極面積／ゲート絶縁膜面積）であり、アンテナ電極はゲート電極及びこれにつながるビアや上層配線等であり、特にプラズマによりエッチングされる導電部材である。これらのうち、アンテナ比についてみると、ゲート電極、ビア、上層配線等のアンテナ電極のエッチング時にチャージアップされる電荷量はプラズマ中に露呈されているビアや上層配線からなるアンテナ電極の表面積に比例し、このチャージアップされた電荷がゲート絶縁膜に集中的に伝達されるため、ゲート絶縁膜の単位面積には前記アンテナ比に応じた電荷が帯電されることになる。そのため、アンテナ比が大きいＭＯＳトランジスタほどゲート絶縁膜の絶縁膜信頼性劣化や絶縁膜特性劣化或いは絶縁破壊が発生し易いものとなる。したがって、半導体装置の設計、製造に際しての設計基準のうち、アンテナ比についての基準（以下、本明細書ではアンテナ基準と称する）を厳しくしてアンテナ比を小さくすれば、前記したチャージアップによるゲート絶縁膜の絶縁膜信頼性劣化や絶縁膜特性劣化或いは絶縁破壊を防止することが可能になる。
【０００４】
【特許文献１】
特開２０００−３３１９９０号公報
【０００５】
【発明が解決しようとする課題】
ゲート絶縁膜を備える半導体素子、特にＭＯＳトランジスタにおいては、ゲート絶縁膜の膜厚が厚い方がゲート絶縁膜の絶縁耐圧が大きいことが知られている。５Ｖ−ＣＭＯＳトランジスタ等で使用されてきた１０ｎｍ以上のゲート絶縁膜厚を有する半導体装置ではアンテナ基準を設けることがなかった。しかしながら、半導体装置の高集積化、高性能化、低電圧動作化によるＭＯＳトランジスタの縮小に伴い、ゲート絶縁膜を薄くすることが余儀なくされている。そのため、前述のように、ＭＯＳトランジスタにおけるゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を防止するためにアンテナ基準を厳しくしているが、これでは半導体装置におけるビアや上層配線の設計に制約を受けるようになり、設計の自由度が低下するという問題が生じる。特に、近年のように半導体装置の高集積化、高性能化、低電圧化が進められて配線幅の縮小及び配線密度の増大、多層配線化、半導体装置面積の増大が行われると総配線長が増大することになり、またその配線へ接続されるビア個数が増大するため、アンテナ電極面積が増大する。また他方でＭＯＳトランジスタの微細化によってゲート絶縁膜の面積が減少する等、アンテナ比が極めて大きくなり易いため、設計の自由度はますます低下することになる。
【０００６】
本発明の目的は、アンテナ基準を緩和して設計の自由度を高めた半導体装置及びその製造方法を提供するものである。
【０００７】
【課題を解決するための手段】
ＭＯＳトランジスタにおいては、前述したようにゲート絶縁膜の膜厚が厚い方がゲート絶縁膜の絶縁耐圧が大きくなるが、その一方で、逆にゲート絶縁膜を薄くして行くと、電荷がゲート絶縁膜を通過して半導体基板にまで達するトンネリングが生じ、そのためにゲート絶縁膜の絶縁破壊が生じ難くなることが報告されている。例えば、１９９７．ＩＥＥＥ，ＩＥＤＭ ９７−４１，１７．３．１−４，「Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｔｈｉｎ Ｏｘｉｄｅ ｕｎｄｅｒ Ｐｌａｓｍａ Ｃｈａｒｇｉｎｇ Ｃａｕｓｅｄ ｂｙ Ａｎｔｅｎｎａ Ｔｏｐｏｇｒａｐｈｙ−Ｄｅｐｅｎｄｉｎｇ Ｅｌｅｃｔｒｏｎ Ｓｈａｄｉｎｇ Ｅｆｆｅｃｔ」には、図１６に示すように、アンテナ比が５Ｋ，２４Ｋの各ＭＯＳトランジスタにおけるプラズマエッチングに際してのゲート絶縁膜の膜厚とゲート絶縁膜の良品率との相関について報告されており、これからゲート絶縁膜の膜厚を厚くすることによって絶縁破壊が抑制される一方で、ゲート絶縁膜の膜厚を薄くした場合でも電荷のトンネリングによって絶縁破壊が抑制されることが判る。
【０００８】
この報告では単純にＭＯＳトランジスタにおけるゲート絶縁膜の膜厚とアンテナ比を示しているものであり、ゲート絶縁膜が異なる複数のＭＯＳトランジスタを混載する半導体装置においては、いかなるアンテナ比で設計、製造することが好ましいかについては触れられていない。そのため、このような混載型の半導体装置を製造する場合には、アンテナ比が厳しいゲート絶縁膜のＭＯＳトランジスタを基準として半導体装置におけるアンテナ比を設定し、当該半導体装置の設計、製造を行わざるを得ないものとなっており、前述のように半導体装置の設計、製造に際しての自由度が低く、設計、製造を困難なものにしている。
【０００９】
そこで本発明は、ゲート絶縁膜の膜厚が異なる複数の半導体素子を含む混載型の半導体装置において、各半導体素子がそれぞれ異なるアンテナ基準に設定されていることを特徴とする。すなわち、ゲート絶縁膜の膜厚が所定膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚が厚い半導体素子のアンテナ基準よりも緩和する。特に、ゲート絶縁膜が電荷のトンネリングの生じる膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚の厚い半導体素子のアンテナ基準よりも緩和する。なお、本発明におけるアンテナ基準とはアンテナ比が主体であるが、アンテナにおけるアスペクト比を含むものであってもよく、またアンテナ比及びアスペクト比は特許文献１及び比特許文献１に記載のものと同じ定義である。このように、ゲート絶縁膜をトンネリングが生じる膜厚よりも薄くゲート絶縁膜を形成することで、当該半導体素子におけるアンテナ比を大きくすることが可能となり、設計基準を緩和して半導体装置の設計、製造の自由度を向上することが可能になる。
【００１０】
具体的には、本発明者の実験によれば、ゲート絶縁膜をシリコン酸化膜で形成した場合におけるトンネリングは膜厚が２．６ｎｍにおいて顕著なものとなることが確認され、この膜厚よりも薄くすればチャージアップによるゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊の防止効果が高められることが確認された。そこで本発明では、ゲート絶縁膜をシリコン酸化膜で形成した場合に、その膜厚が２．６ｎｍ以下の半導体素子のアンテナ比を、２．６ｎｍよりも膜厚が厚い半導体素子のアンテナ比よりも大きくすることで本発明の目的が達成される。また、この場合にゲート絶縁膜の膜厚が２．６ｎｍよりも厚い半導体素子についてはポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下とすれば、当該半導体素子におけるゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊が防止できることも確認されている。ここでポリアンテナはポリシリコンで形成するゲート電極の面積から計算されるアンテナ比、コンタクトアンテナは半導体素子に接続するためのコンタクトの面積から計算されるアンテナ比、ビアアンテナは半導体素子及び配線間での接続を行うビアの面積から計算されるアンテナ比、配線アンテナは配線の面積から計算されるアンテナ比であり、以下同様である。特に、配線アンテナは最下層の配線層から最上層の配線層まで含む全ての配線の面積を加えた面積から計算される。同様に、ビアアンテナも最下層のビアから最上層のビアまで含む全てのビアの面積を加えた面積から計算される。これにより、混載した半導体素子全てにおいてトランジスタのゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊がない半導体装置を得る事が可能になる。
【００１１】
さらに、本発明においては、ゲート絶縁膜の膜厚が所定以下の半導体素子と、それよりもゲート絶縁膜の膜厚が厚い半導体素子とでアンテナ電極部分が共通である場合、ゲート絶縁膜の膜厚が厚い半導体素子のアンテナ基準で形成する。これにより、アンテナ電極共通の部分でチャージアップした電荷によりアンテナ基準の低い側の半導体素子でのゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を防止することが可能となる。
【００１２】
また、以上の本発明の半導体装置の製造方法では、ゲート絶縁膜の膜厚が所定膜厚より厚い半導体素子を第１のアンテナ基準で製造する工程と、ゲート絶縁膜の膜厚が前記所定膜厚よりも薄い半導体素子を前記第１のアンテナ基準よりも緩和された第２のアンテナ基準で製造する工程とを含むことを特徴とする。少なくとも半導体装置の一部の半導体素子については基準の緩い第２のアンテナ基準で設計、製造を行うことができるため、半導体装置の全体の設計、製造の容易化を進めることが可能になる。
【００１３】
また、これまで述べてきたチャージアップとはプラズマ等によるものであり正電荷が支配的である。ゲート電極部に正電荷がチャージされるために、ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊の生じ易さはＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジスタとＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジスタとで異なるものになる。具体的には、ＮＭＯＳトランジスタにおいてゲート絶縁膜直下には正孔と呼ばれる正電荷が存在する。ＰＭＯＳトランジスタには同様に電子が存在することにより負電荷が存在する。そのため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとではゲート絶縁膜を挟んで、異なる電界がかかることになり、ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊はＰＭＯＳトランジスタで顕著となる。そのため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとに個々のアンテナ基準を設け、ＮＭＯＳトランジスタのアンテナ基準をＰＭＯＳトランジスタよりも緩和することにより、更に設計自由度が増すことになる。
【００１４】
ここで前述のＮＭＯＳトランジスタとＰＭＯＳトランジスタは主にシリコン基板上に作成されるが、半導体装置の基板であるＮ型シリコン基板、Ｐ型シリコン基板、ＳＯＩ基板等に限るものではないことが容易に推測される。これは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタは注入する物質で決定される為、基板によらないことによる。
【００１５】
また、チャージアップが正電荷によるものであることから、半導体素子であるゲート絶縁膜を保護するための方法として、ＰＮ接合ダイオードを接続して正電荷を逃がすことができる。具体的には、第１のメタル配線接続時に、ゲート電極に接続するものとＰ拡散層上に同時に接続するように配慮することにより、正電荷はＰＮ接合ダイオードを通じて基板側へ逃げることが可能であり、ダイオード接続することによりゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を招くことなく、アンテナ基準を緩和し、より大きなアンテナ比を有する半導体装置の設計を実現する事ができる。しかしながら、チャージアップを防止するためにダイオード素子と接続することは効果的である一方で、ダイオード素子を必要以上に接続することは半導体装置の微細化を阻害する要因となる為小さな面積でダイオードを形成し、チャージアップを防止できることが望ましいことは言うまでもない。
【００１６】
【発明の実施の形態】
図１は本発明をＭＯＳトランジスタを素子とする半導体装置に適用した実施形態のチップの平面構成の一例を模式的に示す図である。チップ１の中央領域はメモリ回路あるいはロジック回路等を構成するゲートサイズの小さい多数の微小ＭＯＳトランジスタが配列形成された内部回路２として構成されている。また、チップ１の周辺領域は入出力回路等を構成するゲートサイズの大きなＭＯＳトランジスタが配列された周辺回路３として構成されている。そして、後述するようにこれら内部回路２と周辺回路３の各ＭＯＳトランジスタはそれぞれ積層構造をした上層配線によって所要の電気接続が行われている。ここで、周辺回路とはＩ／Ｏ素子もしくは、Ｉ／Ｏバッファと呼ばれることもあり、図１に示される様に周辺部のみに配置される限りではなく、実際の半導体装置の配置を問わないものである。
【００１７】
図２は前記チップ１のＡＡ線に沿う箇所の模式的な断面図である。一般的な形成方法は、シリコン基板１０１の表面に素子分離絶縁膜１０２が形成され、この素子分離絶縁膜１０２によって内部回路２の微小ＭＯＳトランジスタＱｉと周辺回路３のＭＯＳトランジスタＱｏが絶縁分離した状態に形成されている。各ＭＯＳトランジスタＱｉ，Ｑｏはそれぞれシリコン基板１０１の表面に形成されたシリコン酸化膜からなるゲート絶縁膜１０３と、このゲート絶縁膜１０３上にポリシリコンによって形成されたゲート電極１０４と、前記シリコン基板１０１に不純物を導入して形成されたソース・ドレイン領域１０５とで構成されている。また、前記各ＭＯＳトランジスタＱｉ，Ｑｏは第１層間絶縁膜１１１で被覆されるとともに、この第１層間絶縁膜１１１に設けられたコンタクトプラグ１２１が前記ゲート電極１０４、ソース・ドレイン領域１０５に電気接続される。さらに、前記第１層間絶縁膜１１１上には第２層間絶縁膜１１２が形成され、この第２層間絶縁膜１１２にはダマシン構造をした所要パターンのアルミニウムや金、銀、銅等を主成分とする金属で形成された第１上層配線１３１が形成され、前記コンタクトプラグ１２１を介して前記ゲート電極１０４、ソース・ドレイン領域１０５に電気接続されている。さらに、前記第２層間絶縁膜１１２上には第３層間絶縁膜１１３が形成され、前記第２層間絶縁膜１１２に形成されたダマシン構造の前記第１上層配線１３１と接続するための第１ビア１２２が形成される。第３層間絶縁膜１１３上には第４層間絶縁膜１１４が積層され、第３層間絶縁膜１１３に形成された前記第１ビア１２２に接続されるダマシン構造の第２上層配線１３２が形成され、前記ゲート電極１０４あるいはソース・ドレイン領域１０５に電気接続される。そして、その上に最上層絶縁膜１１５が形成され、この最上層絶縁膜１１５に設けた開口内に前記第２上層配線１３２に接続されたアルミニウムパッド１３３が形成されている。
【００１８】
この半導体装置の製造方法は、例えば、図３（ａ）に示すように、シリコン基板１０１の表面を選択酸化して厚いシリコン酸化膜からなる素子分離絶縁膜１０２を形成した後、これら素子分離絶縁膜１０２で区画される素子形成領域の表面を酸化して薄いシリコン酸化膜からなるゲート酸化膜１０３を形成する。次いで、全面にポリシリコン膜を成長した後、フォトリソグラフィ技術を用いたプラズマエッチング法により当該ポリシリコン膜を選択エッチングし、エッチング後のデポジション及びフォトレジストを除去するため、酸素あるいはＨ２ −Ｎ２ 雰囲気によるプラズマ処理を行った後にウェット剥離し、ゲート電極１０４およびこれにつながる図には現れないゲート配線を形成する。このゲート電極１０４及びゲート配線の形成時のプラズマエッチング時に電荷がゲート電極１０４にチャージアップされる。次いで、前記ゲート電極１０４を利用したセルフアライン法によりシリコン基板１０１の素子形成領域に不純物を導入してソース・ドレイン領域１０５を形成し、これによりＭＯＳトランジスタを製造する。
【００１９】
次いで、図３（ｂ）に示すように、全面に第１層間絶縁膜１１１をプラズマＣＶＤ法により形成した後、必要に応じて熱処理によるリフローやＣＭＰ（化学的機械的研磨法）による平坦化を行ってもよい。その後、フォトリソグラフィ技術を利用したプラズマエッチング法によりゲート電極１０４上やソース・ドレイン領域１０５上のコンタクトプラグの形成箇所に開口１１１ａを設け、フォトレジストを除去するため酸素或いはＨ２ −Ｎ２ 雰囲気によるプラズマ処理を行った後ウェット剥離する。このプラズマＣＶＤ時にも電荷が露呈されているゲート電極１０４にチャージアップされ、またその後のプラズマエッチング時にもコンタクトプラグ用の開口１１１ａから電荷がゲート電極１０４にチャージアップされる。次いで、図３（ｃ）に示すように、前記コンタクトプラグ用の開口１１１ａを埋設する程度の膜厚にプラズマＣＶＤ法あるいは反応性を含むスパッタリング法、ＰＶＤ法等により金属膜を形成するとともに、この金属膜を表面側からエッチングあるいはＣＭＰして開口１１１ａ内にのみ残しコンタクトプラグ１２１を形成する。このエッチング或いはＣＭＰにも電荷がコンタクトプラグ１２１にチャージアップされ、さらにゲート電極１０４に伝達されてチャージアップされる。
【００２０】
次いで、図３（ｄ）に示すように、第２層間絶縁膜１１２をＣＶＤ法により形成した後、フォトリソグラフィ技術を利用したプラズマエッチング法により第１上層配線の形成箇所を開口し、フォトレジストを除去するため酸素或いはＨ２ −Ｎ２ 雰囲気によるプラズマ処理を行った後、ウェット剥離する。このときにも電荷がコンタクトプラグ１２１を介してゲート電極１０４にチャージアップされる。そしてコンタクトプラグ１２１を形成したときと同様に金属膜の形成及びエッチング等を行って開口内にのみ残し、第１上層配線１３１を形成する。これは一般的な溝配線形成技術であるが、ＲＩＥ法による配線加工法補等を用いてもよい。以下、図２に示したように、同様にして第３層間絶縁膜１１３と第１ビア１２２、第４層間絶縁膜１１４と第２上層配線１３２を形成する。さらに、最上層間絶縁膜１１５を形成し、第２上層配線１３２の一部を露出する箇所をエッチングにより開口した後、全面にアルミニウム膜を形成し、このアルミニウム膜を選択的にエッチングすることでアルミニウムパッド１３３が形成される。なお、図２及び図３には示されていないが、内部回路２と周辺回路３にはそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタが形成されているものとする。これらのＭＯＳトランジスタではソース・ドレイン領域の形成にそれぞれ異なる導電型の不純物をシリコン基板に導入するものであることは言うまでもない。
【００２１】
このようにして製造される図２に示した半導体装置では、前述したようにゲート絶縁膜１０３上にゲート電極１０４を形成する際のプラズマエッチング工程、第１層間絶縁膜１１１のプラズマＣＶＤ工程、コンタクトプラグ１２１を形成するためのプラズマＣＶＤ法あるいは反応性を含むスパッタリング法、ＰＶＤ法及びプラズマエッチング法等が行われ、これ以降も第１ビア１２２、第１上層配線１３１ないしアルミニウムパッド１３３の形成に際しても種々のプラズマ処理が行われるため、その際に露出されている状態にあるゲート電極、ビア、上層配線においてチャージアップが発生する。また、このチャージアップはウェットエッチング、ＣＭＰ、洗浄等のウェット処理においても生じることがある。そのため、各々の工程においてゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を生じる恐れがあることは前述の通りである。
【００２２】
そこで、本実施形態においては、前記内部回路２の微小ＭＯＳトランジスタＱｉではゲート電極１０４のゲート長及びゲート幅は周辺回路３のＭＯＳトランジスタＱｏのゲート長及びゲート幅よりも縮小されているが、これと共にゲート絶縁膜１０３の膜厚も薄くされている。ここでは、内部回路２の微小ＭＯＳトランジスタＱｉのゲート絶縁膜１０３は２．６ｎｍ以下の膜厚に形成され、周辺回路３のＭＯＳトランジスタＱｏのゲート絶縁膜１０３は２．６ｎｍよりも大きい膜厚、通常では２．６〜７．０ｎｍ程度の膜厚に形成されている。
【００２３】
さらに、前記内部回路２の微小ＭＯＳトランジスタＱｉのゲート電極１０４、及びこれに電気接続されているポリ、コンタクト、ビア、配線のそれぞれの表面積（ここで示す表面積とは、あるゲート電極１０４に電気接続されている全てのポリシリコン、全てのコンタクト表面積、全てのビア表面積、全ての配線表面積であり、図２を例とするとポリ面積とは拡散層上以外（素子分離上）のポリシリコンの面積であり、配線面積とは同じゲート電極に接続されている第１上層配線１３１と第２上層配線１３２の表面積和となる。また、多層した場合も同様であり、ビアも配線と同様である。）とゲート絶縁膜１０３の面積とのアンテナ比（Ａ／Ｒ）は、ポリアンテナ１００ ないし無限大、コンタクトアンテナ１０ないし無限大、ビアアンテナ２０ないし無限大、配線アンテナ５０００ないし無限大に設定されており、実質的にはアンテナ基準を無制限にまで緩和している。一方、前記周辺回路３のＭＯＳトランジスタＱｏのゲート電極１０３、コンタクトプラグ１２１，第１ビア１２２、第１及び第２上層配線１３１，１３２及びアルミニウムパッド１３３の各表面面積とゲート絶縁膜１０３とのアンテナ比は、ポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下とアンテナ基準を厳しく設定している。
【００２４】
このようにすることで、周辺回路３の設計においては、アンテナ比がポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下であるため、これまでの半導体装置と同様なアンテナ基準の制約を受けることになるが、内部回路２の設計においてはアンテナ比がポリアンテナ１００ より大きいアンテナ比、コンタクトアンテナ１０より大きいアンテナ比、ビアアンテナ２０より大きいアンテナ比、配線アンテナ５０００より大きいアンテナ比の値で実質的には無制限であり、周辺回路３に対してアンテナ基準が緩和されているため内部回路２の設計の自由度が高められる。そのため、従来のように初期設計時に発生するアンテナ基準違反の箇所に対して上層配線の引回しを上層や下層に変更する等の設計修正を行う必要が少なくなり、設計が容易になる。特に、アンテナ基準の厳しい周辺回路の設計を優先的に行った後に、アンテナ基準の緩やかな内部回路の設計を行うことで、周辺回路のアンテナ基準を満たす設計を容易に行うとともに、内部回路のアンテナ基準をも容易に満たすことができ、製造される半導体装置の周辺回路及び内部回路の各ＭＯＳトランジスタにおけるゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を防止して良品率を高めるとともに、半導体装置における高集積化・高速化等を実現する上で有利なものとなる。
【００２５】
図４〜図７は本発明者が測定したデータを示すグラフであり、ポリアンテナ、コンタクトアンテナ、ビアアンテナ、配線アンテナについて、異なるゲート絶縁膜厚のＭＯＳトランジスタに対して異なるアンテナ比となるように回路設計を行って製造した半導体装置における良品率を測定したデータである。ここではゲート絶縁膜が１．６ｎｍ，１．９ｎｍ，２．６ｎｍ，３．５ｎｍ，５．０ｎｍのＭＯＳトランジスタについてアンテナ比を変化させた場合における良品率について測定した。ここでの良品率はゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊が生じていないＭＯＳトランジスタの割合である。ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊はゲート電極に所定の電圧を印加した際のゲートリーク電流を測定して判定した。図４〜図７の各図（ａ）からは、ゲート絶縁膜の膜厚が２．６ｎｍ以下ではアンテナ比にかかわらずほぼ１００％の良品率が得られることが判る。また、２．６ｎｍよりも厚い場合には、アンテナ比の増大に伴って良品率が低下することが判る。また、図４〜図７の各図（ｂ）からは、ゲート絶縁膜の膜厚を５．０ｎｍとした場合でも、ポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下で設計することによりほぼ１００％の良品率が得られることが判る。以上から、ゲート絶縁膜の膜厚を薄くすることでアンテナ比を大きくした場合でも良品率を高めることができ、ゲート絶縁膜を厚くした場合でもアンテナ比を制限することで良品率を高めることができることが判る。
【００２６】
また、図８〜図１１は本発明者が測定したデータを示すグラフであり、ＮＭＯＳトランジスタについて異なるゲート絶縁膜厚に対して異なるアンテナ比となるように回路設計を行って製造した半導体装置における良品率を測定したデータである。ここでは上記同様ゲート絶縁膜が１．６ｎｍ，１．９ｎｍ，２．６ｎｍ，３．５ｎｍ，５．０ｎｍのＮＭＯＳトランジスタについてアンテナ比を変化させた場合における良品率について測定した。ここでの良品率はゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を生じていないＮＭＯＳトランジスタの割合である。ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊はゲート電極に所定の電圧を印加した際のゲートリーク電流を測定して判定した。図８〜図１１の各図（ａ）からは、ゲート絶縁膜の膜厚、アンテナ比にかかわらず１００％の良品率が得られることが判る。また、図８〜図１１の各図（ｂ）からは、ゲート絶縁膜の膜厚によらずほぼ１００％の良品率が得られることが判る。
【００２７】
この結果から、ゲート絶縁膜の膜厚を２．６ｎｍ以下にすると電荷のトンネリングが顕著なものとなり、アンテナ電極にチャージされた電荷がゲート絶縁膜を放電破壊することなく半導体基板に流れるようになるものと判断される。２．６ｎｍよりも厚いとトンネリングが不十分であり、アンテナ電極にチャージされた電荷によってゲート絶縁膜の放電破壊が発生し易くなり、アンテナ比を制限することが必要になる。
【００２８】
したがって、前記実施形態において良品率としてほぼ１００％を確保するためには、内部回路の微小ＭＯＳトランジスタのゲート絶縁膜の膜厚を２．６ｎｍ以下としているので、ポリアンテナ２５０ 、コンタクトアンテナ２５、ビアアンテナ５０、配線アンテナ１５０００ 程度となるようにアンテナ基準を緩和できる。また、周辺回路のＭＯＳトランジスタのゲート絶縁膜の膜厚は５．０ｎｍ程度としているので、アンテナ比をポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下となるようにアンテナ基準を設定すればよい。
【００２９】
なお、ゲート絶縁膜の膜厚を薄くすればアンテナ比をさらに高くすることも可能であり、例えば、膜厚を１．９ｎｍ，１．６ｎｍの場合には、アンテナ比を２００００ 以上、さらには無限大にまで増大しても良品率を１００％に近いものとすることが推測される。
【００３０】
しかしながら、その一方でゲート絶縁膜の膜厚を薄くすることで、ゲートリーク電流が増大し、特に消費電力の点で不利になるおそれがあるため、ゲート電極に印加する電圧に応じて適切なゲート絶縁膜の膜厚に設定することが好ましい。
【００３１】
図１２，図１３は本発明者が測定したデータを示すグラフであり、ＰＭＯＳトランジスタについて、異なるゲート絶縁膜厚に対して異なるアンテナ比となるように回路設計を行い製造した半導体装置における良品率を測定したデータである。この場合には前記同様ゲート絶縁膜が１．６ｎｍ，１．９ｎｍ，２．６ｎｍ，３．５ｎｍ，５．０ｎｍのＰＭＯＳトランジスタについてダイオード接続を行い、アンテナ比を変化させた場合における良品率について測定した。ここでの良品率はゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊を生じていないＰＭＯＳトランジスタの割合である。ゲート絶縁膜信頼性劣化やゲート絶縁膜特性劣化或いはゲート絶縁破壊はゲート電極に所定の電圧を印加した際のゲートリーク電流を測定して判定した。図１２，図１３の（ａ）からは、ゲート絶縁膜の膜厚が２．６ｎｍ以下ではアンテナ比にかかわらずほぼ１００％の良品率が得られることが判る。また、２．６ｎｍよりも厚い場合には、アンテナ比の増大に伴って良品率が低下することが判る。また、図１２，図１３の（ｂ）からは、ゲート絶縁膜の膜厚を５．０ｎｍとした場合でも、ビアアンテナ４０以下、配線アンテナ１６０００ 以下で設計することによりほぼ１００％の良品率が得られることが判る。
【００３２】
このように図１０，図１１のＮＭＯＳトランジスタと図１２，図１３のＰＭＯＳトランジスタとの対比の結果から、アンテナ電極が接続されるトランジスタがＮＭＯＳトランジスタであるかＰＭＯＳトランジスタであるかにより、ＮＭＯＳトランジスタであれば更に基準緩和することが可能であることが判る。なお、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにおけるチャージアップの違いは前述した通りである。
【００３３】
図１４はＰＭＯＳトランジスタについてダイオードを接続した構成例であり、素子分離絶縁膜１０２で区画されたＮ型シリコン基板あるいはＮ型ウェル１０１にＰ型ソース・ドレイン領域１０５が形成されており、その上にゲート絶縁膜１０３及びゲート電極１０４が形成されている。また、前記素子分離絶縁膜１０２で区画された他の領域には前記ソース・ドレイン領域１０５と同時に形成されたＰ型領域１０５Ｐが形成され、このＰ型領域１０５Ｐと前記Ｎ型シリコン基板あるいはＮ型ウェル１０１によってＰＮ接合のダイオードＤが形成されている。そして、第１層間絶縁膜１１１にはゲート電極１０４とＰ型領域１０５ｐにそれぞれ接続されたコンタクトプラグ１２１が形成されており、これらは第１上層配線１３１を介して相互に接続される。これにより、第１配線１３１を形成した工程以降ではアンテナにチャージされた正電荷はコンタクトプラグ１２１からＰ型領域１０５ＰないしＮ型シリコン基板あるいはＮ型ウェル１０１、すなわちダイオードＤを通して基板側に逃がすことが可能になる。ここで、本明細書ではダイオードＤの面積はコンタクトプラグ１２１直下の拡散層の平面積として定義する。なお、ダイオード接続による効果はビアアンテナと配線アンテナであり、ポリアンテナ、コンタクトアンテナに使用することはできない。何故ならばダイオード接続時はソース・ドレイン領域１０５と同時または別工程で形成されるＰ型領域１０５Ｐとコンタクトプラグ１２１との接続が完了しないと効果が発揮できないからである。また、図示は省略するがＮＭＯＳトランジスタについても同様である。
【００３４】
図１５はダイオード面積に依存する配線アンテナとビアアンテナの良品率を示すグラフである。これから、アンテナ比が小さいほど良品率を高めることが可能であるが、これに加えてダイオード面積、すなわちコンタクトプラグ１２１直下の拡散層の平面積を０．４μｍ□以上とすれば、良品率をほぼ１００％に近いものとすることができる。このように、ダイオード接続を行うことにより、ポリ、コンタクトを除く各種アンテナ比の設計上限値が大きくなっており、ダイオード接続によりアンテナ基準が緩和できることが判る。
【００３５】
また、前記実施形態の場合に、内部回路２と周辺回路３とで共通接続される上層配線を設計する場合には、当該上層配線にチャージされた電荷が内部回路と周辺回路の両方のＭＯＳトランジスタのゲート電極にまで伝達され、特にアンテナ基準の低い周辺回路のＭＯＳトランジスタのゲート絶縁膜を絶縁破壊することがあるため、共通接続される上層配線についてはアンテナ基準の低い周辺回路のアンテナ基準に揃えることが肝要である。
【００３６】
ここで、前記実施形態では、内部回路と周辺回路を混載する半導体装置について説明したが、このような回路構成の半導体装置に限られるものではなく、ゲート絶縁膜の膜厚が２つの異なるＭＯＳトランジスタを同一半導体基板上に形成する半導体装置であれば本発明を同様に適用することが可能である。したがって、同じ内部回路内でもゲート絶縁膜の膜厚が異なるＭＯＳトランジスタが存在する場合には、それぞれのＭＯＳトランジスタについて独立のアンテナ基準を設定するようにしてもよい。
【００３７】
また、ゲート絶縁膜の膜厚が２つの異なるＭＯＳトランジスタに限られるものでもなく、ゲート絶縁膜の膜厚が３つ以上の異なるＭＯＳトランジスタを含む半導体装置の場合においても、各ＭＯＳトランジスタのゲート絶縁膜の膜厚に対応したアンテナ基準を設定してそれぞれ設計を行うようにしてもよい。このようにすることで、アンテナ比を小さく制限することが要求されるＭＯＳトランジスタでのゲート絶縁膜の絶縁膜信頼性劣化や絶縁膜特性劣化或いはゲート絶縁破壊を防止する一方で、アンテナ比を大きく設計できるＭＯＳトランジスタでの設計の自由度を高め、半導体装置全体の設計を容易に行うことができ、かつその良品率を高めることが可能になる。
【００３８】
また、前記実施形態ではゲート絶縁膜をシリコン酸化膜を構成したＭＯＳトランジスタの例を示したが、ゲート絶縁膜をシリコン窒化膜、あるいはシリコン酸化膜とシリコン窒化膜の多層構造としたＭＯＳトランジスタ、さらにはその他のＴａ２ Ｏ５，ＨｆＯ２ 絶縁膜等使用してもよく、前記絶縁膜の種類に限るものではない。シリコン酸化膜以外を絶縁膜として使用するＭＯＳトランジスタについては、各絶縁膜でのトンネリングが顕著になる限界の膜厚を測定し、当該膜厚以下の膜厚のゲート絶縁膜のＭＯＳトランジスタのアンテナ基準を緩和することで、当該ＭＯＳトランジスタを含む半導体装置の設計の自由度を高め、設計を容易に行うことができるようになる。
【００３９】
さらに、本発明の半導体装置では、使用する基板はＰ型シリコン基板、Ｎ型シリコン基板、ＳＯＩ基板等に限るものではなく、かつ使用する素子分離方法はＬＯＣＯＳ構造、ＳＴＩ構造等に限るものではないことは言うまでもない。さらに、ゲート電極として用いる材料はアルミニウム、ポリシリコン、シリコンゲルマニウム等を使用することが可能であることも言うまでもない。
【００４０】
【発明の効果】
以上説明したように本発明は、ゲート絶縁膜の膜厚が異なる複数の半導体素子を含む半導体装置において、各半導体素子がそれぞれ異なるアンテナ基準に設定されており、ゲート絶縁膜の膜厚が所定膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚が厚い半導体素子のアンテナ基準よりも緩和する。特に、ゲート絶縁膜が電荷のトンネリングの生じる膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚の厚い半導体素子のアンテナ基準よりも緩和することで、当該半導体素子におけるアンテナ比を大きくすることが可能となり、設計基準を緩和し、半導体装置の設計、製造の自由度を高めることが可能になる。また、本発明はＮＭＯＳ半導体素子とＰＭＯＳ半導体素子とでそれぞれ異なるアンテナ基準に設定し、さらにはダイオードが接続された半導体素子と接続されていない素子とで異なるアンテナ基準に設定することで、同様に半導体装置の設計、製造の自由度を高めることが可能になる。
【００４１】
また、本発明の半導体装置の製造方法では、ゲート絶縁膜の膜厚が所定膜厚より厚い半導体素子を第１のアンテナ基準で製造する工程と、ゲート絶縁膜の膜厚が前記所定膜厚よりも薄い半導体素子を第１のアンテナ基準よりも緩和された第２のアンテナ基準で製造する工程とを含むでいるので、少なくとも半導体装置の一部の半導体素子については基準の緩い第２のアンテナ基準で設計、製造を行うことができ、半導体装置の全体の設計、製造の自由度を高め、かつ高い良品率で半導体装置を製造することが可能になる。また、ＮＭＯＳ半導体素子とＰＭＯＳ半導体素子の製造、またダイオード接続している素子としていない素子との製造のそれぞれを異なるアンテナ基準で設計、製造を行うことで、同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施形態の平面構成図である。
【図２】図１のＡＡ線に相当する部分の模式的な拡大断面図である。
【図３】図２の半導体装置の製造工程の一部を示す工程断面図である。
【図４】ポリアンテナのアンテナ比とゲート絶縁膜厚の各良品率の相関を示すグラフである。
【図５】コンタクトアンテナのアンテナ比とゲート絶縁膜厚の各良品率の相関を示すグラフである。
【図６】ビアアンテナのアンテナ比とゲート絶縁膜厚の各良品率の相関を示すグラフである。
【図７】配線アンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図８】ＮＭＯＳトランジスタにおけるポリアンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図９】ＮＭＯＳトランジスタにおけるコンタクトアンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１０】ＮＭＯＳトランジスタにおけるビアアンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１１】ＮＭＯＳトランジスタにおける配線アンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１２】ＰＭＯＳトランジスタにおけるビアアンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１３】ＰＭＯＳトランジスタにおける配線アンテナのアンテナ比とゲート絶縁膜厚に依存する良品率を示すグラフである。
【図１４】ダイオード接続を行ったＰＭＯＳトランジスタの一部の断面図である。
【図１５】ダイオード面積（ダイオードサイズ）に依存するＭＯＳトランジスタにおける配線アンテナとビアアンテナのアンテナ比によるゲート絶縁膜の良品率を示すグラフである。
【図１６】報告されているゲート絶縁膜の膜厚と良品率の相関を示す図である。
【符号の説明】
１ 半導体装置（チップ）
２ 内部回路
３ 周辺回路
Ｑｉ 内部回路の微小ＭＯＳトランジスタ
Ｑｏ 周辺回路のＭＯＳトランジスタ
１０１ シリコン基板
１０２ 素子分離絶縁膜
１０３ ゲート絶縁膜
１０４ ゲート電極（ポリシリコン）
１０５ ソース・ドレイン領域
１１１〜１１５ 層間絶縁膜
１２１ コンタクトプラグ
１２２，１２３ ビア
１３１〜１３３ 上層配線
Claims (16)
- ゲート絶縁膜の膜厚が異なる複数の半導体素子を含む半導体装置において、前記各半導体素子がそれぞれ異なるアンテナ基準に設定されていることを特徴とする半導体装置。
- 前記ゲート絶縁膜の膜厚が所定膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚が厚い半導体素子のアンテナ基準よりも緩和することを特徴とする請求項１に記載の半導体装置。
- 前記ゲート絶縁膜が電荷のトンネリングの生じる膜厚以下の半導体素子のアンテナ基準を、それよりも膜厚の厚い半導体素子のアンテナ基準よりも緩和することを特徴とする請求項２に記載の半導体装置。
- 前記ゲート絶縁膜はシリコン酸化膜であり、その膜厚が２．６ｎｍ以下の半導体素子のアンテナ比を、２．６ｎｍよりも膜厚が厚い半導体素子のアンテナ比よりも大きくすることを特徴とする請求項３に記載の半導体装置。
- 前記ゲート絶縁膜の膜厚が２．６ｎｍよりも厚い半導体素子のアンテナ比がポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下であることを特徴とする請求項４に記載の半
導体装置。 - 前記ゲート絶縁膜の膜厚が所定膜厚以下の半導体素子と、それよりもゲート絶縁膜の膜厚が厚い半導体素子とでアンテナ電極が両者に共通となる部分は前記ゲート絶縁膜の膜厚が厚い半導体素子のアンテナ基準で形成されていることを特徴とする請求項２ないし５のいずれかに記載の半導体装置。
- ゲート絶縁膜の膜厚が薄いＭＯＳトランジスタで構成される内部回路と、ゲート絶縁膜の膜厚がそれよりも厚いＭＯＳトランジスタで構成される周辺回路とを備える半導体装置において、前記内部回路のアンテナ基準は前記周辺回路のアンテナ基準よりも緩和されていることを特徴とする半導体装置。
- 前記各ＭＯＳトランジスタのゲート絶縁膜はシリコン酸化膜で形成され、前記内部回路のゲート絶縁膜の膜厚は２．６ｎｍ以下であり、前記周辺回路のゲート絶縁膜の膜厚は２．６ｎｍよりも厚いことを特徴とする請求項７に記載の半導体装置。
- 前記半導体素子はＮＭＯＳ半導体素子とＰＭＯＳ半導体素子を含み、前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタとがそれぞれ異なるアンテナ基準に設定されていることを特徴とする請求項１に記載の半導体装置。
- ＮＭＯＳ半導体素子のアンテナ基準がＰＭＯＳ半導体素子のアンテナ基準よりも緩和されていることを特徴とする請求項９に記載の半導体装置。
- 前記半導体素子はゲート電極と基板との間に接続されたダイオードを備え、前記ダイオードを接続した半導体素子のアンテナ基準をダイオードが接続されていない半導体素子よりも緩和することを特徴とする請求項１ないし１０に記載の半導体装置。
- 前記ダイオードの面積が大きくなるに従ってアンテナ基準を緩和することを特徴とする請求項１１に記載の半導体装置。
- ゲート絶縁膜の膜厚が異なる複数の半導体素子を含む半導体装置の製造方法であって、ゲート絶縁膜の膜厚が所定膜厚より厚い半導体素子を第１のアンテナ基準で製造する工程と、ゲート絶縁膜の膜厚が前記所定膜厚よりも薄い半導体素子を前記第１のアンテナ基準よりも緩和された第２のアンテナ基準で製造する工程とを含むことを特徴とする半導体装置の製造方法。
- ゲート絶縁膜の膜厚が２．６ｎｍ以下の半導体素子をポリアンテナ１００ より大きいアンテナ比、コンタクトアンテナ１０より大きいアンテナ比、ビアアンテナ２０より大きいアンテナ比、配線アンテナ５０００より大きいアンテナ比で設計し、ゲート絶縁膜の膜厚が２．６ｎｍよりも厚い半導体素子をポリアンテナ１００ 以下、コンタクトアンテナ１０以下、ビアアンテナ２０以下、配線アンテナ５０００以下のアンテナ比で設計することを特徴とする請求項１３に記載の半導体装置の製造方法。
- ＮＭＯＳ半導体素子とＰＭＯＳ半導体素子を含む半導体装置の製造方法であって、ＰＭＯＳ半導体素子を第１のアンテナ基準で製造する工程と、ＮＭＯＳ半導体素子を前記第１のアンテナ基準よりも緩和された第２のアンテナ基準で製造する工程とを含むことを特徴とする半導体装置の製造方法。
- ダイオード接続された半導体素子とダイオード接続されていない半導体素子を含む半導体装置の製造方法であって、ダイオード接続されていない半導体素子を第１のアンテナ基準で製造する工程と、ダイオード接続された半導体素子を前記第１のアンテナ基準よりも緩和された第２のアンテナ基準で製造する工程とを含むことを特徴とする半導体装置の製造方法。
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