JP3191290B2 - 半導体装置の製造方法及び半導体装置の製造方法に用いられるプラズマｃｖｄ装置 - Google Patents
半導体装置の製造方法及び半導体装置の製造方法に用いられるプラズマｃｖｄ装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、素子と配線間とを電気的に接続するための
コンタクトの形成方法に関する。
方法に関し、素子と配線間とを電気的に接続するための
コンタクトの形成方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴ等の素子に電気的接
続をとるには、半導体基板上にＭＯＳＦＥＴを形成した
後、その上に層間絶縁膜を形成し、層間絶縁膜にコンタ
クトホールを開口して、ＭＯＳＦＥＴのソース電極、ド
レイン電極、ゲート電極を露出させ、開口に導電材を埋
め込んでコンタクトを形成し、その上に配線を形成して
他の素子や外部の電気端子との接続を行っていた。
続をとるには、半導体基板上にＭＯＳＦＥＴを形成した
後、その上に層間絶縁膜を形成し、層間絶縁膜にコンタ
クトホールを開口して、ＭＯＳＦＥＴのソース電極、ド
レイン電極、ゲート電極を露出させ、開口に導電材を埋
め込んでコンタクトを形成し、その上に配線を形成して
他の素子や外部の電気端子との接続を行っていた。
【０００３】図８および図９は、その工程の１例であ
り、図８はＭＯＳＦＥＴ構造のチャネルに平行に切断し
た断面図で、図９は図８でチャネル長方向に垂直な平面
で切断した断面図である。
り、図８はＭＯＳＦＥＴ構造のチャネルに平行に切断し
た断面図で、図９は図８でチャネル長方向に垂直な平面
で切断した断面図である。
【０００４】まず図８（ａ）、図９（ａ）に示すよう
に、ｐ型シリコン基板３０１上に素子分離用酸化シリコ
ン膜３０２で区画された素子領域に、ゲート酸化膜３０
３と、多結晶シリコン膜３０５とタングステンシリサイ
ド膜３０６からなるポリサイド構造のゲート電極３０４
と、ゲート電極の側壁に設けられたサイドウォール３０
８と、ソース・ドレイン領域３０７を備えたＭＯＳＦＥ
Ｔ素子を形成する。
に、ｐ型シリコン基板３０１上に素子分離用酸化シリコ
ン膜３０２で区画された素子領域に、ゲート酸化膜３０
３と、多結晶シリコン膜３０５とタングステンシリサイ
ド膜３０６からなるポリサイド構造のゲート電極３０４
と、ゲート電極の側壁に設けられたサイドウォール３０
８と、ソース・ドレイン領域３０７を備えたＭＯＳＦＥ
Ｔ素子を形成する。
【０００５】図８（ｂ）、図９（ｂ）に示すように、層
間絶縁膜としてＢＰＳＧ膜３０９を形成した後、ソース
・ドレイン領域３０７とゲート電極３０４に接続するコ
ンタクトホール３１１を形成する。図９（ｂ）で示した
断面からわかるように、ゲート電極に対してはチャネル
の真上ではなく引き出された部分の上に、コンタクトホ
ールが形成される。
間絶縁膜としてＢＰＳＧ膜３０９を形成した後、ソース
・ドレイン領域３０７とゲート電極３０４に接続するコ
ンタクトホール３１１を形成する。図９（ｂ）で示した
断面からわかるように、ゲート電極に対してはチャネル
の真上ではなく引き出された部分の上に、コンタクトホ
ールが形成される。
【０００６】次に図８（ｃ）、図９（ｃ）に示すよう
に、ＢＰＳＧ膜の表面（コンタクトホールの側壁を含
む。）、コンタクトホール内に露出しているソースドレ
イン領域およびゲート電極の表面に、チタン膜３１２を
形成する。このとき、ソースドレイン領域およびゲート
電極の表面では、シリコンとチタンの反応によりチタン
シリサイド膜３１３が形成され、コンタクトプラグとの
接触抵抗の低減が図られる。
に、ＢＰＳＧ膜の表面（コンタクトホールの側壁を含
む。）、コンタクトホール内に露出しているソースドレ
イン領域およびゲート電極の表面に、チタン膜３１２を
形成する。このとき、ソースドレイン領域およびゲート
電極の表面では、シリコンとチタンの反応によりチタン
シリサイド膜３１３が形成され、コンタクトプラグとの
接触抵抗の低減が図られる。
【０００７】さらに図８（ｄ）、図９（ｄ）に示すよう
に、少なくともコンタクトホールを埋め込むように全面
に窒化チタン膜３１４を熱ＣＶＤ法により形成する。こ
の窒化チタン膜をエッチバックしてコンタクトホール３
１１内にのみ窒化チタン膜を残してプラグを形成する。
その後、アルミニウム合金膜を形成し所定のパターンに
エッチングして図８（ｅ）、図９（ｅ）に示す上配線３
１５を形成する。ＭＯＳＦＥＴのソースドレイン領域お
よびゲート電極は、上配線３１５によって他の素子また
は外部に接続される。
に、少なくともコンタクトホールを埋め込むように全面
に窒化チタン膜３１４を熱ＣＶＤ法により形成する。こ
の窒化チタン膜をエッチバックしてコンタクトホール３
１１内にのみ窒化チタン膜を残してプラグを形成する。
その後、アルミニウム合金膜を形成し所定のパターンに
エッチングして図８（ｅ）、図９（ｅ）に示す上配線３
１５を形成する。ＭＯＳＦＥＴのソースドレイン領域お
よびゲート電極は、上配線３１５によって他の素子また
は外部に接続される。
【０００８】このような工程による半導体装置の製造方
法において、図８（ｃ）、図９（ｃ）に示したチタン膜
の形成は、プラズマＣＶＤ法で行われる。これは、例え
ばスパッタリング法ではコンタクトホールの底と壁面の
両方の表面に均一に成膜するのは困難であり、また原料
ガスにＴｉＣｌ4とＨ2を用いた場合に、熱ＣＶＤ法では
基板温度１０００℃以上の高温が必要になるのに対し、
プラズマＣＶＤ法を用いると基板温度６００℃程度で済
むからである。
法において、図８（ｃ）、図９（ｃ）に示したチタン膜
の形成は、プラズマＣＶＤ法で行われる。これは、例え
ばスパッタリング法ではコンタクトホールの底と壁面の
両方の表面に均一に成膜するのは困難であり、また原料
ガスにＴｉＣｌ4とＨ2を用いた場合に、熱ＣＶＤ法では
基板温度１０００℃以上の高温が必要になるのに対し、
プラズマＣＶＤ法を用いると基板温度６００℃程度で済
むからである。
【０００９】従来のプラズマＣＶＤ法では、まずＡｒと
Ｈ2ガスを装置内に導入し、ＲＦパワーを入れてプラズ
マを発生させ、プラズマがある程度安定した後（例えば
１〜５秒後）にＴｉＣｌ4ガスを流し始めて、チタン膜
の形成を行っていた。
Ｈ2ガスを装置内に導入し、ＲＦパワーを入れてプラズ
マを発生させ、プラズマがある程度安定した後（例えば
１〜５秒後）にＴｉＣｌ4ガスを流し始めて、チタン膜
の形成を行っていた。
【００１０】しかし、図１０に示すように、ＡｒとＨ2
によりプラズマを発生させたとき、ＢＰＳＧ膜３０９の
ような層間絶縁膜上に電荷が蓄積し、これがゲート電極
３０４とシリコン基板３０１の間で大きな電位差を生
じ、ゲート酸化膜３０３を絶縁破壊する問題があった。
特に、近年の微細化に伴い、ゲート酸化膜の層厚は薄く
なり、またゲート電極のアンテナ比（ゲート電極の全面
積／チャネル領域上のゲート電極の面積）が大きくなっ
てくるとなおさらゲート酸化膜の破壊が起きやすくなっ
てきている。例えば、ゲート酸化膜が１５０Åでは、プ
ラズマＣＶＤによる絶縁破壊はさほど問題ではないが、
１００Å程度になると問題が極めて顕著に現れるように
なる。また、コンタクトホールのアスペクト比（コンタ
クトホールの深さ／径）が大きくなると、図１０に示す
ようにシェーディング効果と呼ばれる電荷のかたよりが
一層大きくなり、さらにゲート酸化膜の絶縁破壊が問題
になりやすくなる。
によりプラズマを発生させたとき、ＢＰＳＧ膜３０９の
ような層間絶縁膜上に電荷が蓄積し、これがゲート電極
３０４とシリコン基板３０１の間で大きな電位差を生
じ、ゲート酸化膜３０３を絶縁破壊する問題があった。
特に、近年の微細化に伴い、ゲート酸化膜の層厚は薄く
なり、またゲート電極のアンテナ比（ゲート電極の全面
積／チャネル領域上のゲート電極の面積）が大きくなっ
てくるとなおさらゲート酸化膜の破壊が起きやすくなっ
てきている。例えば、ゲート酸化膜が１５０Åでは、プ
ラズマＣＶＤによる絶縁破壊はさほど問題ではないが、
１００Å程度になると問題が極めて顕著に現れるように
なる。また、コンタクトホールのアスペクト比（コンタ
クトホールの深さ／径）が大きくなると、図１０に示す
ようにシェーディング効果と呼ばれる電荷のかたよりが
一層大きくなり、さらにゲート酸化膜の絶縁破壊が問題
になりやすくなる。
【００１１】
【発明が解決しようとする課題】本発明は、このような
問題点に鑑みてなされたものであり、素子が高密度・高
集積化された場合であっても、プラズマＣＶＤ法により
コンタクトホール内に金属膜を形成する際にゲート絶縁
膜に対するダメージのない半導体装置の製造方法、およ
びそれに用いられるプラズマＣＶＤ装置を提供すること
を目的とする。
問題点に鑑みてなされたものであり、素子が高密度・高
集積化された場合であっても、プラズマＣＶＤ法により
コンタクトホール内に金属膜を形成する際にゲート絶縁
膜に対するダメージのない半導体装置の製造方法、およ
びそれに用いられるプラズマＣＶＤ装置を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明は、半導体基板上
に形成された所定の素子を覆う層間絶縁膜を貫通して、
前記素子の電極に達するコンタクトホール内に、プラズ
マＣＶＤ法により金属膜を形成する工程を含む半導体装
置の製造方法において、前記の金属膜を形成する工程
が、プラズマＣＶＤ装置の成膜チャンバー内に、水素と
アルゴンを含むガスを導入した後、プラズマを発生させ
るより前に、前記成膜チャンバー内にハロゲン化金属ガ
スを導入して前記コンタクトホール内に金属膜を形成す
る工程であることを特徴とする半導体装置の製造方法に
関する。
に形成された所定の素子を覆う層間絶縁膜を貫通して、
前記素子の電極に達するコンタクトホール内に、プラズ
マＣＶＤ法により金属膜を形成する工程を含む半導体装
置の製造方法において、前記の金属膜を形成する工程
が、プラズマＣＶＤ装置の成膜チャンバー内に、水素と
アルゴンを含むガスを導入した後、プラズマを発生させ
るより前に、前記成膜チャンバー内にハロゲン化金属ガ
スを導入して前記コンタクトホール内に金属膜を形成す
る工程であることを特徴とする半導体装置の製造方法に
関する。
【００１３】このように本発明ではハロゲン化金属を成
膜チャンバーに導入するタイミングをプラズマ発生より
前にすることにより素子電極に電荷が蓄積しないので、
素子電極が薄い絶縁膜に接していたとしても、その絶縁
膜を絶縁破壊させることが無く、素子の特性を劣化させ
ることがない。この理由について、本発明者は、プラズ
マが発生する際にハロゲン化金属ガスが系内に存在して
いると、プラズマ発生と同時に直ちに金属膜が絶縁膜上
に形成されると推定している。そのため、プラズマによ
って生じる電荷が直ちに逃散しまた中和され、電荷の蓄
積が生じない。
膜チャンバーに導入するタイミングをプラズマ発生より
前にすることにより素子電極に電荷が蓄積しないので、
素子電極が薄い絶縁膜に接していたとしても、その絶縁
膜を絶縁破壊させることが無く、素子の特性を劣化させ
ることがない。この理由について、本発明者は、プラズ
マが発生する際にハロゲン化金属ガスが系内に存在して
いると、プラズマ発生と同時に直ちに金属膜が絶縁膜上
に形成されると推定している。そのため、プラズマによ
って生じる電荷が直ちに逃散しまた中和され、電荷の蓄
積が生じない。
【００１４】また、ＲＦパワーをＯＮにした直後のプラ
ズマの不安定さは実際の成膜には全く問題が無かった。
ズマの不安定さは実際の成膜には全く問題が無かった。
【００１５】また、本発明はこのような半導体装置の製
造方法に用いられるプラズマＣＶＤ装置であって、前記
ハロゲン化金属ガスの導入時期がプラズマを発生させる
ＲＦパワーのＯＮ時より前になるような遅延機構を有し
ていることを特徴とするプラズマＣＶＤ装置に関する。
造方法に用いられるプラズマＣＶＤ装置であって、前記
ハロゲン化金属ガスの導入時期がプラズマを発生させる
ＲＦパワーのＯＮ時より前になるような遅延機構を有し
ていることを特徴とするプラズマＣＶＤ装置に関する。
【００１６】
【発明の実施の形態】本発明で、前記のハロゲン化金属
ガスの導入時期は、上記のようにプラズマ発生と同時で
あっても実際上の製造においては全く問題のない素子が
得られるが、ＲＦパワー等のマージンを考慮すると、プ
ラズマ発生より前の方が好ましく、例えば１秒以上前に
設定すればよい。このようなハロゲン化金属ガスの導入
時期はプラズマ発生より前であれば、必要以上に前から
導入してもことさら効果はなく、また一般にＴｉＣｌ4
のようなハロゲン化金属ガスは腐食性が高いので、高温
に維持されている基板や基板を保持するサセプターとの
接触時間を長くしない方が好ましい。従って、ハロゲン
化金属ガスの導入時期は、装置の耐久性を考慮するとＲ
Ｆパワーを入れてプラズマを点火する時期より通常は例
えば１５秒前以内、好ましくは５秒前以内に設定する。
ガスの導入時期は、上記のようにプラズマ発生と同時で
あっても実際上の製造においては全く問題のない素子が
得られるが、ＲＦパワー等のマージンを考慮すると、プ
ラズマ発生より前の方が好ましく、例えば１秒以上前に
設定すればよい。このようなハロゲン化金属ガスの導入
時期はプラズマ発生より前であれば、必要以上に前から
導入してもことさら効果はなく、また一般にＴｉＣｌ4
のようなハロゲン化金属ガスは腐食性が高いので、高温
に維持されている基板や基板を保持するサセプターとの
接触時間を長くしない方が好ましい。従って、ハロゲン
化金属ガスの導入時期は、装置の耐久性を考慮するとＲ
Ｆパワーを入れてプラズマを点火する時期より通常は例
えば１５秒前以内、好ましくは５秒前以内に設定する。
【００１７】ハロゲン化金属ガスの導入時期とプラズマ
の点火（ＲＦパワーＯＮ）はオペレーターが手動で行う
こともできるが、本発明のプラズマＣＶＤ装置を用いる
と、ハロゲン化金属ガスの導入時から所定の時間経過後
（同時を含まない）に自動的にＲＦパワーが入るように
できるので、時間設定によりプラズマが発生していない
状態で必要に以上にハロゲン化金属ガスが存在すること
がなくなる。この装置に用いられる同期・遅延回路は特
に制限はなく、例えばハロゲン化金属ガスの導入切り替
えバルブと連動してＲＦパワーのスイッチが入るように
すればよい。このＣＶＤ装置は特に大量生産のときに好
適に用いられる。
の点火（ＲＦパワーＯＮ）はオペレーターが手動で行う
こともできるが、本発明のプラズマＣＶＤ装置を用いる
と、ハロゲン化金属ガスの導入時から所定の時間経過後
（同時を含まない）に自動的にＲＦパワーが入るように
できるので、時間設定によりプラズマが発生していない
状態で必要に以上にハロゲン化金属ガスが存在すること
がなくなる。この装置に用いられる同期・遅延回路は特
に制限はなく、例えばハロゲン化金属ガスの導入切り替
えバルブと連動してＲＦパワーのスイッチが入るように
すればよい。このＣＶＤ装置は特に大量生産のときに好
適に用いられる。
【００１８】また本発明によって成膜する金属膜は、高
融点金属膜が好ましく、特にチタン膜、タングステン膜
またはタンタル膜が好ましい。またハロゲン化金属ガス
としては、これらの金属のハロゲン化物が用いられる
が、特に塩化物およびヨウ化物が好ましい。チタン金属
膜を成膜するときは、ＴｉＣｌ4およびＴｉＩ4が好まし
い。
融点金属膜が好ましく、特にチタン膜、タングステン膜
またはタンタル膜が好ましい。またハロゲン化金属ガス
としては、これらの金属のハロゲン化物が用いられる
が、特に塩化物およびヨウ化物が好ましい。チタン金属
膜を成膜するときは、ＴｉＣｌ4およびＴｉＩ4が好まし
い。
【００１９】本発明は、電極に接して薄い絶縁膜が設け
られるような素子に用いることが好ましく、このような
素子としてＭＯＳＦＥＴを挙げることができる。この場
合、特にゲート電極に達するコンタクトホールに金属膜
を形成する工程に適用するときに効果が大きい。そし
て、本発明の効果が明確に現れるためには、ゲート絶縁
膜の厚さは１５０Å未満であり、１２０Å以下が好まし
く、１００Å以下がさらに好ましい。また、ゲート電極
のアンテナ比は、１００以上であることが好ましい。
られるような素子に用いることが好ましく、このような
素子としてＭＯＳＦＥＴを挙げることができる。この場
合、特にゲート電極に達するコンタクトホールに金属膜
を形成する工程に適用するときに効果が大きい。そし
て、本発明の効果が明確に現れるためには、ゲート絶縁
膜の厚さは１５０Å未満であり、１２０Å以下が好まし
く、１００Å以下がさらに好ましい。また、ゲート電極
のアンテナ比は、１００以上であることが好ましい。
【００２０】そして、アスペクト比が、６以上であるコ
ンタクトホールに適用するときに特に効果が大きい。
ンタクトホールに適用するときに特に効果が大きい。
【００２１】
【実施例】以下に本発明の例をチャネル長方向に垂直な
平面で切断した断面図である図１を参照して説明する。
この説明ではハロゲン化金属ガスとしてＴｉＣｌ4を用
いてチタン膜を形成する場合を説明するが、これに限定
されるものではない。
平面で切断した断面図である図１を参照して説明する。
この説明ではハロゲン化金属ガスとしてＴｉＣｌ4を用
いてチタン膜を形成する場合を説明するが、これに限定
されるものではない。
【００２２】まず図１（ａ）に示すように、半導体基板
としてｐ型シリコン基板１０１上に素子分離用酸化シリ
コン膜１０２で区画された素子領域に、ゲート絶縁膜で
あるゲート酸化膜１０３と、多結晶シリコン膜１０５と
タングステンシリサイド膜１０６からなるポリサイド構
造のゲート電極１０４と、ゲート電極の側壁に設けられ
たサイドウォール（図示なし）と、ソース・ドレイン領
域を備えたＭＯＳＦＥＴ素子を形成した。尚、チャネル
に平行に切断した断面図は従来の技術で示した図８
（ａ）と同様の構造である。ここでゲート酸化膜の厚さ
は５０Åとし、アンテナ比が５０〜１００００の異なる
の各種のＭＯＳＦＥＴ構造を形成した。
としてｐ型シリコン基板１０１上に素子分離用酸化シリ
コン膜１０２で区画された素子領域に、ゲート絶縁膜で
あるゲート酸化膜１０３と、多結晶シリコン膜１０５と
タングステンシリサイド膜１０６からなるポリサイド構
造のゲート電極１０４と、ゲート電極の側壁に設けられ
たサイドウォール（図示なし）と、ソース・ドレイン領
域を備えたＭＯＳＦＥＴ素子を形成した。尚、チャネル
に平行に切断した断面図は従来の技術で示した図８
（ａ）と同様の構造である。ここでゲート酸化膜の厚さ
は５０Åとし、アンテナ比が５０〜１００００の異なる
の各種のＭＯＳＦＥＴ構造を形成した。
【００２３】次に、図１（ｂ）に示すように、層間絶縁
膜としてＢＰＳＧ膜１０９を形成した後、ソース・ドレ
イン領域（図示していない）とゲート電極１０４に接続
するためのコンタクトホール１１１を形成した。このと
きのコンタクトホールのアスペクト比は、本発明の効果
が明確に現れるように、およそ８とした。
膜としてＢＰＳＧ膜１０９を形成した後、ソース・ドレ
イン領域（図示していない）とゲート電極１０４に接続
するためのコンタクトホール１１１を形成した。このと
きのコンタクトホールのアスペクト比は、本発明の効果
が明確に現れるように、およそ８とした。
【００２４】次に図１（ｃ）に示すように、ＢＰＳＧ膜
の表面（コンタクトホールの側壁を含む。）、コンタク
トホール内に露出しているソースドレイン領域およびゲ
ート電極の表面に、チタン膜１１２をプラズマＣＶＤ法
により次のように形成した。
の表面（コンタクトホールの側壁を含む。）、コンタク
トホール内に露出しているソースドレイン領域およびゲ
ート電極の表面に、チタン膜１１２をプラズマＣＶＤ法
により次のように形成した。
【００２５】図２は、本発明のプラズマＣＶＤ法におけ
るタイミングを示したものである。まず、プラズマＣＶ
Ｄ装置のチャンバー内に水素ガスを１５００ｓｃｃｍと
アルゴンガスを５００ｓｃｃｍ導入し、チャンバー内の
全圧を５ｔｏｒｒにした後、ＴｉＣｌ4ガスを３．５ｓ
ｃｃｍ（１．５ｓｃｃｍ以上が好ましい。）導入してＲ
ＦパワーをＯＮ（ＲＦパワー２５０Ｗ、ＲＦパワーは５
００Ｗ以下が好ましい。）にしてプラズマを発生させ
た。本発明では、このときのＴｉＣｌ4ガスの導入は、
ＲＦパワーをＯＮにしてプラズマ発生させるのと同時か
それより前に行う。つまり本発明ではプラズマが発生し
た時点でＴｉＣｌ4がＣＶＤ装置のチャンバー内に導入
されており、プラズマが発生すると同時にチタン金属膜
の成膜が開始される。尚、比較のために、チャンバー内
に水素ガスとアルゴンガスを導入した後、ＲＦパワーを
ＯＮにしてプラズマ発生させてからＴｉＣｌ4を導入し
た実験も行った。
るタイミングを示したものである。まず、プラズマＣＶ
Ｄ装置のチャンバー内に水素ガスを１５００ｓｃｃｍと
アルゴンガスを５００ｓｃｃｍ導入し、チャンバー内の
全圧を５ｔｏｒｒにした後、ＴｉＣｌ4ガスを３．５ｓ
ｃｃｍ（１．５ｓｃｃｍ以上が好ましい。）導入してＲ
ＦパワーをＯＮ（ＲＦパワー２５０Ｗ、ＲＦパワーは５
００Ｗ以下が好ましい。）にしてプラズマを発生させ
た。本発明では、このときのＴｉＣｌ4ガスの導入は、
ＲＦパワーをＯＮにしてプラズマ発生させるのと同時か
それより前に行う。つまり本発明ではプラズマが発生し
た時点でＴｉＣｌ4がＣＶＤ装置のチャンバー内に導入
されており、プラズマが発生すると同時にチタン金属膜
の成膜が開始される。尚、比較のために、チャンバー内
に水素ガスとアルゴンガスを導入した後、ＲＦパワーを
ＯＮにしてプラズマ発生させてからＴｉＣｌ4を導入し
た実験も行った。
【００２６】そして、チタン膜を層間絶縁膜の上での厚
さが１００Åになるまで形成した。ソースドレイン領域
およびゲート電極の表面ではシリコンとチタンの反応に
よりチタンシリサイド膜１１３が形成され、コンタクト
プラグとの接触抵抗の低減が図られる。
さが１００Åになるまで形成した。ソースドレイン領域
およびゲート電極の表面ではシリコンとチタンの反応に
よりチタンシリサイド膜１１３が形成され、コンタクト
プラグとの接触抵抗の低減が図られる。
【００２７】次に図１（ｄ）に示すように、少なくとも
コンタクトホールを埋め込むように全面に窒化チタン膜
１１４を熱ＣＶＤ法により形成した。この窒化チタン膜
をエッチバックしてコンタクトホール１１１内にのみ窒
化チタン膜を残してプラグを形成し、その後、アルミニ
ウム合金膜を形成し所定のパターンにエッチングして図
１（ｅ）に示す上配線１１５を形成した。ＭＯＳＦＥＴ
のソースドレイン領域およびゲート電極は、上配線１１
５によって他の素子または外部に接続される。
コンタクトホールを埋め込むように全面に窒化チタン膜
１１４を熱ＣＶＤ法により形成した。この窒化チタン膜
をエッチバックしてコンタクトホール１１１内にのみ窒
化チタン膜を残してプラグを形成し、その後、アルミニ
ウム合金膜を形成し所定のパターンにエッチングして図
１（ｅ）に示す上配線１１５を形成した。ＭＯＳＦＥＴ
のソースドレイン領域およびゲート電極は、上配線１１
５によって他の素子または外部に接続される。
【００２８】このような製造方法で、ＴｉＣｌ4の導入
タイミングを変えて製造したＭＯＳＦＥＴの特性を図３
〜図７に示す。上述のように、ゲート酸化膜の厚さは５
０Åである。この初期耐圧試験は、多数のＭＯＳＦＥＴ
についてゲート電極とシリコン基板との間に５Ｖの電圧
を印加して、そのとき流れるリーク電流を求めることに
よって行った。グラフの横軸はリーク電流、縦軸は累積
度数である。チタン膜成膜の際にプラズマによるダメー
ジを受けている場合ほど、リーク電流の大きいＦＥＴ素
子の出現割合が増える。
タイミングを変えて製造したＭＯＳＦＥＴの特性を図３
〜図７に示す。上述のように、ゲート酸化膜の厚さは５
０Åである。この初期耐圧試験は、多数のＭＯＳＦＥＴ
についてゲート電極とシリコン基板との間に５Ｖの電圧
を印加して、そのとき流れるリーク電流を求めることに
よって行った。グラフの横軸はリーク電流、縦軸は累積
度数である。チタン膜成膜の際にプラズマによるダメー
ジを受けている場合ほど、リーク電流の大きいＦＥＴ素
子の出現割合が増える。
【００２９】グラフからわかるように、プラズマ点火１
５秒前（図３）、プラズマ点火５秒前（図４）にＴｉＣ
ｌ4を導入した場合は、アンテナ比５０〜１００００の
すべてにおいてリーク電流が１０-10Ａ未満であった。
プラズマ点火と同時にＴｉＣｌ4を導入した場合（図
５）は、アンテナ比１００００の場合に特性が劣化した
素子の存在が見られるが、通常に用いられるアンテナ比
では問題のない範囲である。これに対して、プラズマ点
火５秒後（図６）、プラズマ点火１５秒後（図７）にＴ
ｉＣｌ4を導入した場合は、アンテナ比５０の場合であ
っても劣化した素子が多数存在している。
５秒前（図３）、プラズマ点火５秒前（図４）にＴｉＣ
ｌ4を導入した場合は、アンテナ比５０〜１００００の
すべてにおいてリーク電流が１０-10Ａ未満であった。
プラズマ点火と同時にＴｉＣｌ4を導入した場合（図
５）は、アンテナ比１００００の場合に特性が劣化した
素子の存在が見られるが、通常に用いられるアンテナ比
では問題のない範囲である。これに対して、プラズマ点
火５秒後（図６）、プラズマ点火１５秒後（図７）にＴ
ｉＣｌ4を導入した場合は、アンテナ比５０の場合であ
っても劣化した素子が多数存在している。
【００３０】以上の結果より、本発明のようにプラズマ
発生と同時またはそれより前にＴｉＣｌ4をＣＶＤチャ
ンバーに導入することによりゲート酸化膜の破壊が無
く、特性の優れたＭＯＳＦＥＴが得られることがわか
る。
発生と同時またはそれより前にＴｉＣｌ4をＣＶＤチャ
ンバーに導入することによりゲート酸化膜の破壊が無
く、特性の優れたＭＯＳＦＥＴが得られることがわか
る。
【００３１】
【発明の効果】本発明によれば、素子が高密度・高集積
化された場合であっても、プラズマＣＶＤ法によりコン
タクトホール内に金属膜を形成する際にゲート絶縁膜に
対するダメージのない半導体装置の製造方法、およびそ
れに用いられるプラズマＣＶＤ装置を提供することがで
きる。
化された場合であっても、プラズマＣＶＤ法によりコン
タクトホール内に金属膜を形成する際にゲート絶縁膜に
対するダメージのない半導体装置の製造方法、およびそ
れに用いられるプラズマＣＶＤ装置を提供することがで
きる。
【図１】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図２】本発明の製造方法において、ガス導入時期およ
びＲＦパワーＯＮのタイミングを示す図である。
びＲＦパワーＯＮのタイミングを示す図である。
【図３】プラズマ点火１５秒前にＴｉＣｌ4を導入した
実施例で製造したＭＯＳＦＥＴのリーク電流特性を示す
グラフである。
実施例で製造したＭＯＳＦＥＴのリーク電流特性を示す
グラフである。
【図４】プラズマ点火５秒前にＴｉＣｌ4を導入した実
施例で製造したＭＯＳＦＥＴのリーク電流特性を示すグ
ラフである。
施例で製造したＭＯＳＦＥＴのリーク電流特性を示すグ
ラフである。
【図５】プラズマ点火と同時にＴｉＣｌ4を導入した参
考例で製造したＭＯＳＦＥＴのリーク電流特性を示すグ
ラフである。
考例で製造したＭＯＳＦＥＴのリーク電流特性を示すグ
ラフである。
【図６】プラズマ点火５秒後にＴｉＣｌ4を導入した比
較例で製造したＭＯＳＦＥＴのリーク電流特性を示すグ
ラフである。
較例で製造したＭＯＳＦＥＴのリーク電流特性を示すグ
ラフである。
【図７】プラズマ点火１５秒後にＴｉＣｌ4を導入した
比較例で製造したＭＯＳＦＥＴのリーク電流特性を示す
グラフである。
比較例で製造したＭＯＳＦＥＴのリーク電流特性を示す
グラフである。
【図８】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図９】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図１０】従来の半導体装置の製造方法において、電荷
の蓄積を示す図である。
の蓄積を示す図である。
１０１ ｐ型シリコン基板 １０２ 素子分離用酸化シリコン膜 １０３ ゲート酸化膜 １０５ 多結晶シリコン膜 １０６ タングステンシリサイド膜 １０４ ゲート電極 １０８ サイドウォール １０９ ＢＰＳＧ膜 １１１ コンタクトホール １１２ チタン膜 １１３ チタンシリサイド膜 １１４ 窒化チタン膜 １１５ 上配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872 H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (8)
- 【請求項１】 半導体基板上に形成された所定の素子を
覆う層間絶縁膜を貫通して、前記素子の電極に達するコ
ンタクトホール内に、プラズマＣＶＤ法により金属膜を
形成する工程を含む半導体装置の製造方法において、 前記の金属膜を形成する工程が、プラズマＣＶＤ装置の
成膜チャンバー内に、水素とアルゴンを含むガスを導入
した後、プラズマを発生させるより前に、前記成膜チャ
ンバー内にハロゲン化金属ガスを導入して前記コンタク
トホール内に金属膜を形成する工程であることを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記金属膜は、高融点金属膜であること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ハロゲン化金属は、金属の塩化物ま
たはヨウ化物であることを特徴とする請求項１または２
記載の半導体装置の製造方法。 - 【請求項４】 前記素子は、ＭＯＳＦＥＴを含み、前記
コンタクトホールはこのＭＯＳＦＥＴのゲート電極に電
気的接続をとるためのものである請求項１〜３のいずれ
かに記載の半導体装置の製造方法。 - 【請求項５】 前記ＭＯＳＦＥＴのゲート絶縁膜の厚さ
は、１００Å以下であることを特徴とする請求項４記載
の半導体装置の製造方法。 - 【請求項６】 前記ゲート電極のアンテナ比（全面積／
チャネル領域面積）は、１００以上であること特徴とす
る請求項４記載の半導体装置の製造方法。 - 【請求項７】 前記コンタクトホールのアスペクト比
は、６以上であることを特徴とする請求項４記載の半導
体装置の製造方法。 - 【請求項８】 請求項１の半導体装置の製造方法に用い
られるプラズマＣＶＤ装置であって、前記ハロゲン化金
属ガスの導入時期がプラズマを発生させるＲＦパワーの
ＯＮ時より前になるような遅延機構を有していることを
特徴とするプラズマＣＶＤ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00206099A JP3191290B2 (ja) | 1999-01-07 | 1999-01-07 | 半導体装置の製造方法及び半導体装置の製造方法に用いられるプラズマｃｖｄ装置 |
| KR10-2000-0000123A KR100400111B1 (ko) | 1999-01-07 | 2000-01-04 | 반도체 장치의 제조 공정 |
| US09/478,687 US6589873B2 (en) | 1999-01-07 | 2000-01-06 | Process for manufacturing a semiconductor device |
| US10/460,453 US20030205194A1 (en) | 1999-01-07 | 2003-06-11 | Process for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00206099A JP3191290B2 (ja) | 1999-01-07 | 1999-01-07 | 半導体装置の製造方法及び半導体装置の製造方法に用いられるプラズマｃｖｄ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000200761A JP2000200761A (ja) | 2000-07-18 |
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ID=11518808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00206099A Expired - Fee Related JP3191290B2 (ja) | 1999-01-07 | 1999-01-07 | 半導体装置の製造方法及び半導体装置の製造方法に用いられるプラズマｃｖｄ装置 |
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| JP (1) | JP3191290B2 (ja) |
| KR (1) | KR100400111B1 (ja) |
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|---|---|---|---|---|
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| JP2004152929A (ja) * | 2002-10-30 | 2004-05-27 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP3989415B2 (ja) * | 2003-07-22 | 2007-10-10 | 本田技研工業株式会社 | 作業機 |
| KR100714269B1 (ko) * | 2004-10-14 | 2007-05-02 | 삼성전자주식회사 | 반도체 소자 제조에 사용되는 금속층 형성방법 |
| JP2007211326A (ja) * | 2006-02-13 | 2007-08-23 | Nec Electronics Corp | 成膜装置および成膜方法 |
| JP2010111888A (ja) * | 2008-11-04 | 2010-05-20 | Tokyo Electron Ltd | Ｔｉ膜の成膜方法および成膜装置、ならびに記憶媒体 |
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|---|---|---|---|---|
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| US5177589A (en) * | 1990-01-29 | 1993-01-05 | Hitachi, Ltd. | Refractory metal thin film having a particular step coverage factor and ratio of surface roughness |
| KR0184279B1 (ko) * | 1990-01-29 | 1999-04-15 | 미다 가쓰시게 | 금속 또는 금속실리사이드막의 형성방법 |
| EP0536664B1 (en) * | 1991-10-07 | 1997-01-15 | Sumitomo Metal Industries, Ltd. | A method for forming a thin film |
| JPH088212A (ja) * | 1994-06-22 | 1996-01-12 | Sony Corp | プラズマｃｖｄ方法 |
| JPH08176823A (ja) * | 1994-12-26 | 1996-07-09 | Sony Corp | 高融点金属薄膜の成膜方法 |
| JPH09205070A (ja) | 1996-01-25 | 1997-08-05 | Sony Corp | プラズマｃｖｄ方法、およびこれにより形成された金属膜を有する半導体装置 |
| US5807788A (en) * | 1996-11-20 | 1998-09-15 | International Business Machines Corporation | Method for selective deposition of refractory metal and device formed thereby |
| EP0855452B1 (en) | 1997-01-24 | 2003-06-04 | Applied Materials, Inc. | Process and apparatus for depositing titanium layers |
| JP3624628B2 (ja) * | 1997-05-20 | 2005-03-02 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
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