KR100400111B1 - 반도체 장치의 제조 공정 - Google Patents

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Abstract

본 발명은 반도체 장치 제조 공정에 관한 것이다. 금속막이 플라즈마 CVD에 의해 층간 절연막을 관통하고 상기 장치의 전극에 도달하는 접촉구멍에 형성될 때, 플라즈마 CVD 장치의 침착 챔버에 수소 및 아르곤을 포함하는 가스가 도입된다. 이 때, 할로겐화 금속 가스가 플라즈마 발생과 동시에 또는 플라즈마 발생 전에 상기 침착 챔버로 도입된다.

Description

반도체 장치의 제조 공정{A process for manufacturing a semiconductor device}
(발명의 분야)본 발명은 반도체 장치의 제조 공정에 관한 것이다. 특히, 본 발명은 소자를 배선과 전기적으로 접속시키기 위한 접점을 형성하기 위한 공정에 관한 것이다.
(관련 기술의 설명)MOSFET 소자를 다른 소자 또는 외부 전기 단자와 전기적으로 접속시키기 위해, 반도체 기판상에는 MOSFET가 형성되고, 그 위에는 층간 절연막이 형성되며; 다음에 접촉 구멍이 상기 MOSFET의 소스, 드레인 및 게이트 전극들을 노출시키기 위해 상기 층간 절연막에 개방되고; 개구부는 접점을 형성하기 위해 전도성 물질로 매립되며, 이 후 그 위에는 배선이 형성된다.
도8(a) 내지 도8(e) 및 도9(a) 내지 도9(e)는 상술된 공정에 대한 예를 나타낸다. 도8(a) 내지 도8(e)는 MOSFET 구조의 채널을 따라 절취한 단면도이다. 도9(a) 내지 도9(e)는 도8(a) 내지 도8(e)의 채널에 수직인 방향을 따라 절취한 단면도이다.
도8(a) 및 도9(a)에 도시된 바와 같이, 게이트 산화막(303)을 포함하는 MOSFET 소자와, 폴리실리콘막(305)과 텅스텐 실리사이드막(306)으로 구성된 게이트 전극(304)의 폴리사이드 구조체와, 상기 게이트 전극 측벽상의 측벽(308), 및 소스-드레인 영역(307)은 소자 분리용 산화 실리콘 막(302)에 의해 구획되는 P-형 실리콘 기판(301)의 소자 영역상에 형성된다.
도8(b) 및 도9(b)에 도시된 바와 같이, BPSG막(309)은 층간 절연막으로서 형성되며, 이 후, 상기 소스-드레인 영역(307)과, 상기 게이트 전극(304)에 도달하는 접촉 구멍(311)이 형성된다. 도9(b)의 단면도에 도시된 바와 같이, 상기 접촉 구멍은 게이트 전극용 채널 바로 위에서 보다는 인출된 영역에 형성된다.
도8(c)및 도9(c)에 도시된 바와 같이, 티타늄막(312)은 접촉 구멍들의 측벽을 포함하는 BPSG막의 표면과, 각각 상기 접촉 구멍에 노출된 소스-드레인 영역 및 게이트 전극상에 형성된다. 본 공정에 있어서, 실리콘은 티타늄 실리사이드막(313)을 형성하기 위해 소스-드레인 영역 및 게이트 전극의 표면상에서 티타늄과 반응하여, 접촉 플러그와의 접촉 저항을 감소시키는 데 기여한다.
도8(d) 및 도9(d)에 도시된 바와 같이, 질화 티타늄막(314)은 전체 면상에 열(thermal) CVD에 의해 형성되어, 적어도 상기 접촉 구멍들을 매립한다. 상기 질화 티타늄막은 플러그들을 형성하기 위해 에칭 백되어, 접촉 구멍(311)에만 상기 막을 남긴다. 알루미늄 합금막이 형성되며, 이 후, 도8(e) 및 도9(e)에 도시된 상부 배선들(315)을 형성하기 위해 에칭에 의해 패터닝된다. 상기 MOSFET의 소스-드레인 영역 및 게이트 전극은 상부 배선(315)을 통해 다른 소자 또는 외부 단자에 연결된다.
상기와 같은 반도체 장치의 제조 공정에 있어서, 도8(c) 또는 도9(c)에 도시된 티타늄막은 다음과 같은 이유들 때문에 플라즈마 CVD에 의해 형성된다. 예를 들어, 스패터링은 접촉 구멍들의 측벽 및 저부 위 모두에 균일한 막을 형성할 수 없다. 또한, TiCl4및 H2가 반응물들로 사용될 때, 열 CVD는 1000℃의 높은 기판 온도를 요하는 반면, 플라즈마 CVD는 약 600℃를 요한다.
종래의 플라즈마 CVD에서는, 플라즈마를 발생시키기 위해 RF 전력이 Ar 및 H2가스가 도입되는 챔버에 제공된다. 상기 플라즈마가 거의 안정된 후에 예를 들어 1 내지 5초 후에 , 티타늄막을 형성하기 위해 TiCl4가스의 도입이 개시된다.
그러나, 상기 공정은, Ar 및 H2로 플라즈마를 발생시킬 때 전하가 도10에 도시된 바와 같이 BPSG막(309)과 같은 층간 절연막상에 축적되고, 게이트 전극(304)과 실리콘 기판(301) 사이에 큰 전위차가 발생하게 되고, 게이트 산화막(303)에 전기 절연 파괴가 발생한다는 문제점을 갖는다. 특히, 소자가 미세화됨에 따라, 게이트 산화막은 더욱 얇게 되고, 게이트 전극의 안테나 비, 즉, 게이트 전극의 전체 영역을 채널 영역 위의 게이트 전극 영역으로 나누는 것에 의해 정의된 비가 증가되어, 더욱 빈번히 게이트 산화막에서의 전기 절연 파괴가 발생한다. 예를 들어, 플라즈마 CVD에 의한 전기 절연 파괴는 게이트 산화막의 두께가 150Å인 경우에는 무시할 수 있으나, 100Å인 경우에는 중대한 문제가 된다. 또한, 접촉 구멍의 종횡비(aspect ratio)(즉, 깊이/직경)가 더욱 커짐에 따라, 도10에 도시된 바와 같은 셰이딩 효과(shading effect)라 불리는 전하 불균형이 더욱 확대되어 게이트 산화막에서의 전기 절연 파괴가 더욱 빈번히 발생된다.
(발명의 요약)상술된 문제점들에 비추어, 본 발명의 목적은 고밀도 및 고집적 소자의 경우에도 플라즈마 CVD에 의해 접촉 구멍에 금속막을 형성하는 동안 게이트 산화막이 손상을 입지 않는 반도체 장치 제조 공정 및 그에 이용되는 플라즈마 CVD 장치를 제공하는 것이다.
본 발명은 반도체 기판상에 형성된 소정의 소자를 덮는 층간 절연막을 관통하여 상기 소자의 전극에 도달하는 접촉 구멍내에 플라즈마 CVD에 의해 금속막을 형성하는 단계를 포함하는 반도체 장치 제조 공정에 있어서, 상기 금속막은 플라즈마 CVD 장치의 침착 챔버내에 수소 및 아르곤을 포함하는 가스를 도입한 후, 할로겐화 금속 가스를 플라즈마 발생과 동시에 또는 그 전에 상기 침착 챔버내로 도입함으로써 상기 접촉 구멍내에 형성되는, 반도체 장치 제조 공정을 제공한다.
본 발명은 또한, 할로겐화 금속 가스가 플라즈마 발생을 위해 RF 전력을 온함과 동시에 또는 그 전에 도입되는, 동기/지연 메카니즘을 포함하는 반도체 장치 제조 공정용 플라즈마 CVD 장치를 제공한다.
도1(a) 내지 도1(e)는 본 발명에 따른 반도체 장치 제조 공정을 도시하는 공정 단면도.
도2는 본 발명의 제조 공정에 있어서 가스 도입과 RF 전력-온 상태의 타이밍을 도시한 도면.
도3은 플라즈마 점화 15초 전에 TiCl4를 도입함으로써 제조된 MOSFET들의 누설 전류 특성들을 도시하는 그래프.
도4는 플라즈마 점화 5초 전에 TiCl4를 도입함으로써 제조된 MOSFET들의 누설 전류 특성들을 도시하는 그래프.
도5는 플라즈마 점화와 동시에 TiCl4를 도입함으로써 제조된 MOSFET들의 누설 전류 특성들을 도시하는 그래프.
도6은 플라즈마 점화 5초 후에 TiCl4를 도입함으로써 제조된 MOSFET들의 누설 전류 특성들을 도시하는 그래프.
도7은 플라즈마 점화 15초 후에 TiCl4를 도입함으로써 제조된 MOSFET들의 누설 전류 특성들을 도시하는 그래프.
도8(a) 내지 도8(e)는 종래 기술에 따른 반도체 장치 제조 공정을 도시하는 처리 단면도.
도9(a) 내지 도9(e)는 종래 기술에 따른 반도체 장치 제조 공정을 도시하는 처리 단면도.
도10은 종래 기술에 따른 제조 공정에 있어서 전하의 축적을 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
101,301: P-형 실리콘 기판 102,302: 소자 분리용 산화 실리콘 막
103,303: 게이트 산화막 104,304: 게이트 전극
105,305: 폴리실리콘막 106,306: 텅스텐 실리사이드막
109,309: BPSG막 111,311: 접촉 구멍
112,312: 티타늄막 113,313: 티타늄 실리사이드막
114,314: 질화 티타늄막 115,315: 상부 배선들
307: 소스-드레인 영역 308: 측벽
(발명의 상세한 설명)본 발명에 따라, 할로겐화 금속은 전하가 소자 전극상에 축적되는 것을 방지하기 위해 플라즈마 발생 전에 침착 챔버로 도입된다. 그러므로, 소자 전극이 얇은 절연막에 인접하는 소자이어도, 전기 절연파괴가 상기 절연막에서 발생하지 않으며, 따라서 소자 특성들이 열화되지 않는다. 본 시스템내의 할로겐화 금속 가스의 존재는 상기 금속막이 플라즈마 발생 직후 절연막상에 형성될 수 있게 허용하며, 따라서 상기 플라즈마로 인해 발생된 전하는 전하 축적을 방지하기 위해 충분히 신속하게 분산되거나 또는 중화될 수 있다는 효과 때문이라고 추정된다.
또한, RF 전력이 온(ON)으로 된 직후 플라즈마의 불안정성은 실질적인 침착 성능에 전혀 영향을 미치지 않는다.
본 발명의 공정에 있어서, 할로겐화 금속 가스가 플라즈마 발생과 동시에 도입되든지 또는 발생 전에 도입되든지 상관 없이 허용 가능한 소자가 실질적으로 제조될 수 있다. 그러나, RF 전력 등의 마진에 비추어, 그것은 플라즈마 발생 전, 예를 들어, 적어도 1초 전에 도입되는 것이 좋다. 상기 할로겐화 금속 가스를 플라즈마 발생 보다도 너무 일찍 도입시킬 필요는 없다. 일반적으로, TiCl4와 같은 할로겐화 금속 가스는 부식성이 크므로, 고온의 기판이나 상기 기판을 보유하고 있는 리테이너를 장시간 동안 상기 가스에 노출시키는 것은 피하는 것이 좋다. 따라서, 상기 장치의 내구성 측면에 비추어, 할로겐화 금속 가스의 도입은 일반적으로 플라즈마 점화를 위해 RF 전력을 온(ON)으로 하기 15초 전이내, 적합하게는 5초 이내로 설정하는 것이 좋다.
비록 할로겐화 금속 가스 및 플라즈마 점화(RF 전력 온)의 도입이 작업자에 의해 수동으로 제어될 수 있을 지라도, 본 발명의 플라즈마 CVD 장치는 할로겐화 금속 가스 도입으로부터 소정 기간 후에 자동적으로 RF 전력을 온으로 하기 위해 사용될 수 있다(동시 전력 온을 포함). 그와 같은 자동 시간 설정으로 플라즈마의 부재시 필요 이상의 할로겐화 금속 가스는 회피될 수 있다. 상기 장치용 동기/지연 회로는, RF 전력 스위치가 상기 할로겐화 금속 가스의 도입을 위한 스위칭 밸브와 연동하는 것일 수 있으며, 이것에 제한되는 것은 아니다. 상기 CVD 장치는 대량 생산에 적합하다.
본 발명에 따라 침착된 금속막은 적합하게는 고융점 금속, 적합하게는 티타늄, 텅스텐 및 탄탈륨으로 제조된다. 사용될 수 있는 할로겐화 금속 가스들은 상기 금속들의 할로겐화물들, 적합하게는 염화물 및 요드화물을 포함한다. TiCl4및 TiI4는 티타늄 금속막을 침착하기 적합하다.
본 발명은 적합하게는 MOSFET와 같은 전극과 접촉하는 얇은 절연막을 포함하는 소자에 이용될 수 있다. 특히, 본 발명은 게이트 전극에 도달하는 접촉 구멍에 금속막을 형성하는 단계에 효과적으로 이용될 수 있다. 본 발명은 게이트 절연막의 두께가 150Å 미만, 적합하게는 120Å 이하, 더욱 적합하게는 100Å 이하 일 때 가장 효과적이다. 상기 게이트 전극의 안테나 비는 100 이상이 바람직하다.
본 발명은 상기 접촉 구멍의 종횡비가 6이상일 때 특히 효과적이다.
본 발명의 실시예는 특히 채널에 수직인 방향에 따르는 단면을 도시하는 도1(a) 내지 도1(e)를 참조하여 상세히 설명된다. 다음의 설명에 있어서, 티타늄막은 할로겐화 금속 가스로서의 TiCl4을 사용하여 형성되나, 물론 본 발명은 특정 가스로 한정되지 않는다.
도1(a)에 도시된 바와 같이, 게이트 절연막으로서의 게이트 산화막(103)과, 폴리실리콘막(105) 및 텅스텐 실리사이드막(106)으로 구성된 게이트 전극(104)의 폴리사이드 구조와, 상기 게이트 전극의 측벽상의 측벽(도시되지 않음)과, 소스-드레인 영역을 포함하는 MOSFET 소자는, 소자 분리용 실리콘 산화막(102)에 의해 구획된 P형 실리콘 기판(101)의 소자 영역상에 형성된다. 상기 채널에 따른 단면도는 종래 기술에 대해 도8(a)에 도시된 것과 유사한 구조를 나타낸다. 상기 게이트 산화막은 50Å의 두께를 가졌다. 안테나비가 50 내지 10000 범위 내에서 변화되는 다양한 MOSFET 구조들이 제조되었다.
도1(b)에 도시된 바와 같이, BPSG막(109)은 층간 절연막으로서 형성되며, 이 후, 접촉 구멍들(111)은 상기 소스-드레인 영역들(도시되지 않음)에 도달하여, 상기 게이트 전극(104)이 형성된다. 상기 접촉 구멍의 종횡비(aspect ratio)는 본 발명의 효과가 명확하게 나타나도록 약 8로 하였다.
도1(c)에 도시된 바와 같이, 티타늄막(112)은, 이하에 설명된 바와 같은 플라즈마 CVD에 의해, 접촉 구멍의 측벽을 포함하는 BPSG막의 표면과, 각각 상기 접촉 구멍들에 노출된 소스-드레인 영역 및 게이트 전극상에 형성되었다.
도2는 본 발명에 따른 플라즈마 CVD에서의 타이밍을 도시한다. 플라즈마 CVD 장치의 챔버에는 각각 1500sccm 및 500sccm의 수소 및 아르곤 가스들이 도입되었다. 상기 챔버에서의 전체 압력이 5Torr에 도달한 후, TiCl4가스의 도입이 3.5sccm(적합하게는, 1.5sccm 이상)으로 개시되었고, 다음에 RF 전력이 플라즈마를 발생시키기 위해 온(RF 전력 250W; 적합하게는 500W 이하)으로 되었다. 본 발명의 공정에 있어서, TiCl4가스는 플라즈마 발생을 위해 RF 전력 온과 동시에 또는 그 전에 도입된다. 특히, 본 발명의 공정에 있어서, 플라즈마 발생시에, TiCl4는 CVD 장치의 챔버에 도입되며, 따라서 티타늄 금속막의 침착이 플라즈마 발생과 동시에 개시된다. 비교를 위해, 수소 및 아르곤 가스가 챔버 안으로 도입된 후에, RF 전력이 플라즈마 발생을 위해 온(ON)으로 되었고, 다음에 TiCl4가 도입되었다.
티타늄막은 층간 절연막상에 100Å 두께로 침착되었다. 이 공정에서, 실리콘은 티타늄 실리사이드막(113)을 형성하기 위해 소스-드레인 영역과 게이트 전극의 표면상에서 티타늄과 반응하여, 접촉 플러그와의 접촉 저항을 감소시키도록 작용한다.
도1(d)에 도시된 바와 같이, 질화 티타늄막(114)은 전체 표면상에 열 CVD에 의해 형성되어, 적어도 상기 접촉 구멍들을 매립한다. 상기 질화 티타늄막은 플러그를 형성하기 위해 에칭백되어, 상기 접촉 구멍들(111)에만 상기 막을 남긴다. 알루미늄 합금막이 형성되었고, 이 후 도1(e)에 도시된 상부 배선들(115)을 형성하기 위해 에칭에 의해 패터닝되었다. 상기 MOSFET의 소스-드레인 영역 및 게이트 전극은 상부 배선들(115)을 통해 다른 소자 또는 외부 단자에 연결된다.
도3 내지 도7은 상술된 공정에 따른 TiCl4의 도입 타이밍을 변화시켜 제조한 MOSFET들의 특성들을 도시한다. 상술된 바와 같이, 게이트 산화막의 두께는 50Å이었다. 초기 내압 시험에 따라, 누설 전류는 5V의 전압이 게이트 전극과 다른 MOSFET들용 실리콘 기판 사이에 인가될 때 결정되었다. 이들 그래프에 있어서, 횡축 및 종축은 각각 누설 전류 및 누적 도수를 나타낸다. 티타늄막이 침착되는 동안 플라즈마에 의해 더욱 손상을 입으면 입을수록, 누설 전류가 큰 FET 소자의 출현 가능성이 더욱 높아진다.
그래프에서 알 수 있는 것과 같이, TiCl4가 플라즈마 점화 15초 전(도3) 또는 5초 전(도4)에 도입되었을 때, 누설 전류는 안테나비가 50 내지 10000인 경우에 10-10A미만으로 되었다. TiCl4가 플라즈마 점화와 동시에 도입되었을 때(도5), 10000의 안테나 비에 대하여는 일부 소자들이 열화된 특성들을 나타내는 경우가 있었고, 한편 일반적으로 사용되는 안테나 비의 범위에 대하여는 그러한 가능성이 매우 적었다. 그에 반해, TiCl4가 플라즈마 점화 5초 후(도6) 또는 15초 후(도7)에 도입되었을 때, 50의 안테나 비에 대하여 조차도 열화된 특성들을 나타내는 소자들이 많이 있었다.
상술된 바와 같이, 게이트 산화막의 절연 파괴 없이도 양호한 특성들을 나타내는 MOSFET는 본 발명의 공정에 있어서와 같이 플라즈마 발생과 동시에 또는 그 전에 CVD 챔버 안으로 TiCl4를 도입함으로써 제공될 수 있다.
본 발명에 따르면, 고밀도 및 고집적 소자에 대해서도, 플라즈마 CVD에 의해 접촉 구멍에 금속막을 형성하는 동안 게이트 산화막이 손상을 입지 않는 반도체 장치 제조 공정, 및 그에 이용되는 플라즈마 CVD 장치를 제공할 수 있다.

Claims (9)

  1. 반도체 기판상에 형성된 소정의 소자를 덮는 층간 절연막을 관통하여 상기 소자의 전극에 도달하는 접촉 구멍내에 플라즈마 CVD에 의해 금속막을 형성하는 단계를 포함하는 반도체 장치 제조 공정에 있어서,
    상기 금속막은 플라즈마 CVD 장치의 침착 챔버내에 수소 및 아르곤을 포함하는 가스를 도입한 후, 할로겐화 금속 가스를 플라즈마 발생과 동시에 또는 그 전에 상기 침착 챔버내로 도입함으로써 상기 접촉 구멍내에 형성되는, 반도체 장치 제조 공정.
  2. 반도체 기판상에 형성된 소정의 소자를 덮는 층간 절연막을 관통하여 상기 소자의 전극에 도달하는 접촉 구멍내에 플라즈마 CVD에 의해 금속막을 형성하는 단계를 포함하는 반도체 장치 제조 공정에 있어서,
    상기 금속막은 플라즈마 CVD 장치의 침착 챔버내에 수소 및 아르곤을 포함하는 가스를 도입한 후, 할로겐화 금속 가스를 플라즈마 발생 전에 상기 침착 챔버내로 도입함으로써 상기 접촉 구멍내에 형성되는, 반도체 장치 제조 공정.
  3. 제1항에 있어서, 상기 금속막은 고융점 금속으로 이루어진, 반도체 장치 제조 공정.
  4. 제1항에 있어서, 상기 할로겐화 금속은 금속 염화물들 및 요드화물들로 구성된 그룹으로부터 선택되는, 반도체 장치 제조 공정.
  5. 제1항에 있어서, 상기 소자는 MOSFET를 포함하며, 상기 접촉 구멍은 상기 MOSFET의 게이트 전극과의 전기적 접속을 위한 것인, 반도체 장치 제조 공정.
  6. 제5항에 있어서, 상기 MOSFET의 게이트 절연막은 100Å 이하의 두께를 가지는, 반도체 장치 제조 공정.
  7. 제5항에 있어서, 상기 게이트 전극의 전체 면적을 채널 영역의 면적으로 나누는 것에 의해 정의되는 상기 게이트 전극의 안테나비(antenna ratio)는 100 이상인, 반도체 장치 제조 공정.
  8. 제5항에 있어서, 상기 접촉 구멍의 종횡비(aspect ratio)는 6 이상인, 반도체 장치 제조 공정.
  9. 반도체 기판상에 형성된 소정의 소자를 덮는 층간 절연막을 관통하여 상기 소자의 전극에 도달하는 접촉 구멍내에 플라즈마 CVD에 의해 금속막을 형성하는 단계를 포함하는 반도체 장치 제조 공정으로서, 상기 금속막은 플라즈마 CVD 장치의 침착 챔버내에 수소 및 아르곤을 포함하는 가스를 도입한 후, 할로겐화 금속 가스를 플라즈마 발생과 동시에 또는 그 전에 상기 침착 챔버내로 도입함으로써 상기 접촉 구멍내에 형성되는, 반도체 장치 제조 공정을 위한 플라즈마 CVD 장치에 있어서,
    상기 플라즈마 CVD 장치는 RF 전력의 스위치가 할로겐화 금속가스의 도입을 위한 스위칭 밸브와 연동하는 동기/지연 메카니즘을 포함하고,
    상기 동기/지연 메카니즘에 의해 상기 할로겐화 금속 가스는 플라즈마 발생을 위해 상기 RF 전력을 온(ON)함과 동시에 또는 그 전에 도입되는, 플라즈마 CVD 장치.
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