JPH03188650A - 配線経路処理方法、配線経路処理システム、及び半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートアレイやスタンダードセルそしてカス
タムＬＳＩなどの半導体集積回路さらには配線基板にお
ける、配線パターン若しくは配線経路のレイアウト技術
に関するものである。

〔従来技術〕

半導体集積回路などの自動配線設計に一般的に採用され
ている従来手法としては、第１５図に示されるようなパ
ターン限定法、迷路法、ラインサーチ法、チャンネル割
り当て法などがある。

パターン限定法は、Ｌ字型のような予め決定されている
パターン形状で端子間の接続を行うものであるが、利用
可能な配線パターンが制限されているため自動配線能力
が低く、単純な配線パターンにしか適用することができ
ない。

迷路法は、配線格子単位で配線の可否を管理し、始点端
子から終点端子に至る経路を、１配線格子づつ所定方向
にずらしながら探索していく手法である。この迷路法で
は探索が配線格子単位であるため、処理時間が長くなる
上、当該探索処理に膨大な作業記憶領域が必要とされる
。

ラインサーチ法は、探索の単位を配線格子に沿った線分
とするものであり、配線禁止領域を迂回するように線分
を縦横に延ばしながら配線パターンを探索していく。こ
のラインサーチ法は線分単位で探索を進めるため、迷路
法に比べれば処理時間の短縮などが図られているが、や
はり処理時間の短縮や作業記憶領域の低減には限界があ
る６チヤンネル割り当て法は、セル列間単位で幹線に支
線を接続していく手法である。この手法に依れば処理時
間は短縮されるが、配線禁止領域が複雑に定義されたチ
ップモデルに対しては扱いが難しく、しかも３層以上の
多層配線には適用が困難である。

今日、半導体集積回路の高集積化や回路素子の微細化に
伴って半導体集積回路の論理規模は増大の一途を辿って
おり、これに従って自動配線処理に対してはその処理時
間の短縮や多層配線への対応が要望されている。斯る要
求に対処する技術について記載された文献の例としては
下記のものがある。

■「計算幾何学的手法を用いた２層ルータ」　（情報処
理学会設計自動化２３−１．１９８４年９月１８日） ■「グリッドレスルータにおける配線パターンの更新手
法」　（電子通信学会ＣＡＳ８４−１３１゜１９８４年
１２月１日） ■特開昭６２−２３５６８３号 上記文献■、■に記載された手法は、２Ｍ配線モデルを
一例とするものであり、各配線層毎にチップ上の配線可
能な未使用領域を長方形に分割し、分割された各長方形
の辺の集合をデータとして蓄え１辺の交差関係をグラフ
表現して、このグラフ上で探索を行うことによって長方
形の辺を要素とした配線経路を求める手法である。例え
ば第１６Ａ図に示される第１層目の配線層における配線
可能領域を長方形に分割し、各長方形の上下辺ａ〜Ｑを
節点としたグラフ（第１６Ｅ図参照）を作成する。この
グラフの各節点は互いの間に２層目の配線層を使用した
経路が存在する場合のみ枝で結ばれる。このグラフに従
って始点端子Ｓから終点端子Ｔに至る配線経路が探索さ
れ、その結果が第１６Ｃ図に示される。

上記文献■に記載された手法は、配線領域及び配線禁止
領域を矩形に分割し、その配線領域とネットの形状に従
って動的に配線順序を変更しながら経路探索を行う手法
である。

〔発明が解決しようとする課題〕

しかしながら上記文献■、■に記載された従来技術は長
方形の辺を単位として配線経路を探索するため、第１６
Ｃ図のように配線禁止領域の縁で必ず配線経路が折れ曲
がり、配線経路が複雑化すると共にスルーホールの数が
増えることによってＬＳＩの歩留まりが低下するという
問題点のあることが本発明者によって見出された。例え
ば当該手法で探索された配線経路には第１６Ｃ図のよう
に８個のスルーホールが必要になるが、実際には第１６
Ｄ図に示されるような６個のスルーホールを持つ配線経
路も存在する。また別の例ではあるが第１６Ｆ図のよう
に７個のスルーホールを持つ配線経路ＲＴＩに対してス
ルーホールが１個になる配線経路ＲＴ２も存在すること
がある。このような場合にはスルーホールの数を極力少
なくするような配線経路を採用できることが望ましい。

また、第１６Ｅ図に示されるように経路探索に必要な情
報をグラフ構造でメモリに蓄える場合に、大規模論理Ｌ
ＳＩでは枝の数が膨大になり、コンピュータの作業領域
に必要な記憶容量が実際的な運用上の制限を超えるほど
大きくなってしまう。

例えば１個の枝に要するメモリ容量が４バイト、１節点
光たりの積数が２００個所、そして１００にゲート規模
のＬＳＩを想定するときＬＳＩ全体で必要な節点数が１
００ＯＫ個であるとするなら、作業領域に必要なメモリ
の記憶容量は８００Ｍバイトになり現実的な値をはるか
に超えてしまう。

また、それらの課題に対して上記文献■に記載された従
来技術は矩形を利用して配線経路を探索するという概念
以上のものを提供するものではないと考えられる。

本発明の目的は、配線経路探索処理の高速化、多層配線
構造への対応性、折れ曲がりの少ない配線経路の取得、
配線経路探索処理に必要な計算機の作業領域用メモリ容
量の低減、という課題の何れかを達成する配線経路処理
方法及び配線経路処理システムを提供することにある。

また本発明の別の目的は、配線経路が簡素化され、これ
によって動作上又は構造上信頼性の高い半導体集積回路
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、端子を接続するための配線経路を決定する方
法に、未使用の配線可能領域を複数個の矩形領域に分割
するステップと、配線対象とされる端子間を相互に交差
する矩形領域を辿って接続するための矩形領域を探索す
るステップと、探索された矩形領域の内部で詳細な配線
経路を決定するステップとを含めるものである。

特に多層配線に着目する場合には、配線層毎に未使用の
配線可能領域を複数個の矩形領域に分割するステップと
、配線対象とされる端子間を、相互に隣接する配線層間
で交差する矩形領域を辿って接続するための、矩形領域
を探索するステップと、探索された矩形領域の内部で詳
細な配線経路を決定するステップとを含める。

上記配線処理手法における処理のアルゴリズムを簡素化
し又は配線層数の多様化に対する適応性を一層増すには
、前記矩形領域を、横方向への配線が許容される横型の
矩形領域と、縦方向への配線が許容される縦型の矩形領
域との２通りに定義するとよい。

境界部分で矩形領域が交差するときの処理規則を明確化
するには、探索された矩形領域内部で詳細配線領域が決
定されたとき、当該配線領域を、配線領域の隣接レイア
ウトルールを満足させるように領域拡張し、これを配線
禁止領域として新たに前記矩形領域の分割ステップを実
行させるようにするとよい。

特に、配線経路の折れ曲がり数を少なくし、且つ経路探
索処理の高速化を図るには、一の矩形領域に交差する他
の矩形領域の選択に当たり、目的端子への距離、目的端
子への迂回距離、及び矩形領域の幅をパラメータとする
評価値を算出するステップと、そのパラメータにおける
目的端子への距離及び迂回距離が小さい程、そして矩形
領域の幅が大きいほどその評価値を優位と判定し、評価
値の優位度が高い矩形領域を優先させて目的端子に至る
ように矩形領域を選択するステップとを前記矩形領域探
索ステップに含めるとよい。

差動回路の差動信号線や信号バス配線などのペア配線に
対して効率的に配線経路の探索を行えるようにするには
、換言すれば複数ネットの配線経路を極力配線長が揃う
ように並行して探索可能にするには、探索により選択す
べき矩形領域に対し。

配線対象とされる複数組の端子を接続するための配線を
並設可能な所定幅以上の幅を持つことを探索条件に含め
るようにする。

配線経路処理システムは上記手法を利用して所要の端子
を接続するための物理的な配線パターン情報を得るよう
に構成される６例えば、回路ブロックの論理的な接続関
係と、その論理的な接続関係に基づいて決定された回路
ブロックの物理的なパターン配置結果と、半導体集積回
路のレイアウトルールとを少なくとも入力し、その入力
情報に基づいて、配線層毎に未使用の配線可能領域を複
数個の矩形領域に分割する処理と、配線対象とされる端
子間を、相互に隣接する配線層間で交差する矩形領域を
辿って接続するための、矩形領域を探索する処理と、探
索された矩形領域の内部で詳細な配線経路を決定する処
理とを行って、回路ブロックの端子を接続するための物
理的な配線パターン情報を出力するように構成される。

そして、上記配線経路処理システムによって生成された
物理的な配線パターンを含んで半導体集積回路が構成さ
れる。

〔作　用〕

上記した手段によれば、矩形を単位に配線経路の探索を
行っていくことは、格子点や線分を単位とする経路探索
に比べて処理の高速化を達成するものである。

配線格子を特に意識することなく相互に交差する矩形領
域を辿って探索を行うことは、特別にアルゴリズムの拡
張を行うことなく多層配線などへの適用を可能にする。

そして、交差する矩形領域を辿ることによって、目的端
子を接続するための矩形領域を探索していくことは、少
なくとも矩形領域それ自体を特定するための情報を計算
機の主メモリ（作業領域を含む）上に格納しておけばよ
く、矩形領域相互間のつながりを示す枝に相当する情報
についてはこれを特別に記憶することは必須とはされず
、経路探索処理に必要な計算機の作業領域用メモリ容量
の低減を達成する。

さらに、矩形領域の探索にあたって、目的端子までの距
離や矩形領域の幅などのパラメータを考慮した評価値の
優位度を利用して、交差する矩形領域の選択を進めてい
くことは、折れ曲がりの少ない配線の取得を容易化する
。特に、矩形領域の幅を考慮することは、複数ネットに
対する配線経路の並行探索処理を可能にする。

〔実施例〕

第１図には半導体集積回路の自動配置配線技術に本発明
を適用する場合の一実施例が示される。

同図において１は自動配置システム、２は自動配線シス
テムであり、夫々固有の動作プログラムを有し、キー若
しくはカードなどで入力されたパラメータに従った処理
を実行する。尚、第１図において自動配置システム１と
自動配線システム２は異なるブロックのように図示され
ているが、ハ−ドウェアとしてのワークステーション若
しくはコンピュータは兼用可能である。

自動配置システム１には論理ファイル３及びＬＳＩ構造
ライブラリ４の情報が与えられる。論理ファイル３には
半導体集積回路を構成するための論理ゲートやゲート間
の論理的な結線情報などの論理回路図情報が含まれる。

ＬＳＩ構造ライプラノ４にはＬＳＩの大きさ、セル形状
、配線禁止領域、レイアウトルール、そしてゲートアレ
イやスタンダードセルなどの場合に予め必要とされるセ
ル搭載可能領域などの情報が含まれている。

自動配置システム１は論理ファイル３及びＬＳＩ構造ラ
イブラリ４の情報を読み込み、これに従って所要の論理
回路を構成するための各種ゲー１〜を仮想的なチップ上
でセルへ割り付ける。このセル割り付は結果は配置結果
ファイル５に格納される。

自動配線システム２は、配置結果ファイル５、論理ファ
イル３、ＬＳＩ構造ライブラリ４の情報を読み込み、こ
れに従ってセル間の配線経路を求め、その座標情報を配
線結果ファイル６に格納する。この自動配置システム２
で行われる配線経路の探索処理内容については後で説明
するが、配置結果ファイル５などからの入力情報に基づ
いて、配線層毎に未使用の配線可能領域を複数個の矩形
領域に分割する処理と、配線対象とされる端子間を、相
互に隣接する配線層間で交差する矩形領域を辿って接続
するための、矩形領域を探索する処理と、探索された矩
形領域の内部で詳細な配線経路を決定する処理とを行っ
て、セル間を接続するための物理的な配線パターン情報
を得る。このときのデータ処理に必要とされる作業領域
はメインメモリ７の全部又は一部に割り当てられる。

第２Ａ図には第１図に示されるシステムで得られた配置
配線情報に従って形成された半導体集積回路の一例平面
図が示される。

同図において１０は半導体基板であり、その縁部分には
ポンディングパッド又はＣＣＢパッドなどの外部電極１
１や入出力バッファ回路１２が配置され、その中央部に
は所定の内部セル１３が多数配置されている。第２Ａ図
において内部セル１３はゲートアレイのように一定の幅
をもって列方向に規則的に配置されているが、本発明は
それに限定されない。

第２Ａ図の半導体集積回路は特に制限されないが配線層
を４層持つ。同図には内部セル１３の端子ＳからＴに至
る配線が代表的に示されており、１４は第１層目の配線
層に形成された第１層目配線、１５は第２Ｍ目配線、１
６は第３層目配線、１７は第４層目配線であり、隣接す
る配線層の端部はスルーホール１８，１９．２０を介し
て結合されている。前記第１層目配線１４及び第３層目
配線１６は主にＸ方向に延びるアルミニウムなどの導電
パターンによって形成され、前記第２層目配ｍ１５及び
第４層目配線１７は主にｙ方向に延びるアルミニウムな
どの導電パターンによって形成される。

第２Ｂ図には第２Ａ図において専ら配線層に着目した場
合の断面構造例が示される。同図に示されるように前記
配線１４〜１７は相互に層間絶縁膜２３〜２５によって
絶縁され、隣接する配線は所要位置で前記スルーホール
１８〜２ｏを介して接続されている。尚、２２は半導体
基板又はウェル領域であり、そこに形成された図示しな
い回路素子の電極は例えばコンタクトホール２６を介し
て第１層目配線１４に接続されている。

前記自動配線システム２で実行される処理の一例は第３
図に示される以下の手順に従って行われる。尚、第３図
には２層の配線層間で目的端子を接続する場合が一例と
して示されている。

■ステップＳ１； 前記ＬＳＩ構造ライブラリ４及び配置結果ファイル５の
情報からチップ（実際にはチップに対応する仮想的な領
域）上における配線禁止領域の座標が算出されてメイン
メモリ７に与えられる。Ｋｆは第１層目の配線禁止領域
、Ｋｓは第２層目の配線禁止領域である。

■ステップＳ２； 未使用の配線可能領域即ちチップ領域に対して配線禁止
領域を差し引いた領域を多数の矩形に分割する。例えば
横方向に配線される第１層目は横方向に分割され、縦方
向に配線される第２層目は縦方向に分割される。Ｈ１〜
Ｈ１４が第１層目において横方向に分割された矩形領域
であり、■１〜Ｖ７が第２層目において縦方向に分割さ
れた矩形領域である。

■ステップＳ３： 配線対象ネット（接続すべき端子対）を選択する。例え
ば始点端子Ｓと終点端子Ｔから成るネットが選択される
。

■ステップＳ４； 配線対象ネットとされる端子を含む矩形領域間の経路を
矩形のレベルで探索する。例えば始点端子Ｓを含む矩形
領域ｖ１を求め、次いでこれに交差する矩形領域Ｈ７，
Ｖ７を順次求めていく。矩形領域ｖ７には終点端子Ｔが
含まれるため矩形領域の探索は終了される。尚、矩形領
域の選択手法については後でその詳細を説明する。

（ＤステップＳ５； ステップＳ４で求められた矩形領域の内部においてレイ
アウトルールなど所定の規則に基づいて詳細な配線経路
を決定する。

■ステップＳ６； ステップＳ５で求められた配線経路の領域を新たな配線
禁止領域とみなして、未使用の配線可能領域に対する矩
形領域の再分割若しくは更新を行う。

■ステップＳ７； 配線対象ネットの全てに対して配線経路の探索処理が終
了したか否かの判定を行う。全てに対して処理済みでな
い場合には前記ステップＳ３に戻る。

■ステップＳ８； ステップＳ７において全ての配線対象ネットに対する処
理が済んだときは、決定された配線経路の情報が配線結
果ファイル６に格納される。

次に上記夫々の処理内容を詳細に説明する。

第４Ａ図には横型矩形領域の定義例が示される。

横型矩形領域Ｈｉ（ｉ＝ｏ〜ｎ）は、 Ｈｉ＝Ｈ（Ｘｚｔ　’／ｚｒ　Ｘｚｔ　）’ｚ＋　Ｌ）
として定義される６即ち矩形領域Ｈｉは、（Ｘ□、ｙ、
）を左下座標、　　（Ｘ２１　ｙｚ）を右上座標とする
形状を持つ。そしてこの矩形領域ＨｉはＬｊ　（配線層
温）によって特定される配線層に属する。この横型矩形
領域Ｈｉ内部においてはＸ方向（横方向）の配線パター
ンを任意に形成することが可能とされる。

第４Ｂ図には縦型矩形領域の定義例が示される。

縦型矩形領域Ｖｉ　（ｉ＝ｏ〜ｎ）は、Ｖ　ｌ　”Ｖ　
（Ｘｌｌ　Ｘｚｔ　Ｘ２１　Ｘ２１　Ｌ　Ｊ　）として
定義される。即ち矩形領域Ｖｉは、（Ｘ工、ｙｌ）を左
下座標、（Ｘ２１　ｙｚ）を右上座標とする形状を持つ
。そしてこの矩形領域ＶｉはＬｊ　　（配線層温）によ
って特定される配線層に属する。この縦型矩形領域Ｖｉ
内部においてはｙ方向（縦方向）の配線パターンを任意
に形成することが可能とされる。

第４Ｃ図には横型矩形領域Ｈｉと縦型矩形領域Ｖｉとの
交差部分に関する定義例が示される。

隣接する配線層間で横型矩形領域Ｈｉと縦型矩形領域Ｖ
ｉとが交差状態にあるとき、その交差矩形領域Ｓの内部
においては特に制限のない限り任意の位置にスルーホー
ルＴＨを配置可能とされ、これにより当該スルーホール
ＴＨでＸ方向及びｙ方向に折れ曲がった配線経路を形成
することができる。

第５Ａ図には仮想的なチップ領域を前記矩形領域に分割
する手法の一例が示される。同図においては説明を簡単
にするため配線禁止領域は１個とされ、Ｋｉで示される
。

チップ領域ＣＨを、 ＣＨ＝（（ｘ、ｙ）ｌｘ、≦Ｘ≦Ｘ　ｔ　ｔ　ｙ□≦ｙ
≦ｙｚ）として定義するとき。

そのチップ領域ＣＨの所定配線層（例えば横型）には、 Ｈ１＝（（ｘ　、　ｙ）ｌ　Ｘ１≦Ｘ≦ｘ２．ｄ　≦ｙ
≦ｙｚ）Ｈ２＝（（ｘ　ｔ　ｙ）ｌ　Ｘ、≦Ｘ≦ａ　、
ｂ　≦ｙ≦ｄ）Ｈ３”（（ｘ、ｙ）Ｉｃ　≦Ｘ≦ｘ、、
　ｂ　≦ｙ≦ｄ）Ｈ４＝（（ｘ、ｙ）Ｉｘｘ≦Ｘ≦Ｘｚ
＋　ｙ１≦ｙ≦ｂ）で定義される４個の横型矩形領域が
形成される。

第５Ｂ図には複数個の配線禁止領域がある仮想的なチッ
プ領域を前記矩形領域に分割する手法の−例が示される
。同図においてに１〜に３が配線禁止領域であり、各領
域に１〜に３の上下辺のｙ座標ｙ１〜ｙ６を大きい順に
並べると、ｙｚ＞ｙ４＞ｙ工＞　ｙ　Ｇ　＞　ｙ　３　
＞　ｙ　ｓとなる。そしてそのＸ座標の大きいものから
順番に、 ■；着目したＸ座標を有する配線禁止領域を選ぶ。

同−ｙ座標を有する配線禁止領域が複数個ある場合には
、未処理のものの内でＸ座標が最も小さい配線禁止領域
を選ぶ、 ■；着目配線禁止領域の左右に仮想的な直線ｈｉを他の
配線禁止領域にぶつかるまで延ばす、という処理を行う
ことによって横型矩形領域の分割が行われる。

例えば座標ｙ２に対して直線ｈ工＋　ｈｚを延ばすこと
により横型矩形領域Ｈ１が得られ、座標ｙ４に対して直
線り、、ｈ４を延ばすことにより横型矩形領域Ｈ２が得
られる。以下の手順により未使用の配線可能領域は横型
矩形領域Ｈ１〜ＨＩＯに分割される。

次に分割された矩形領域の定義情報を計算機のような自
動配線システム２のメインメモリ７に格納する手法例に
ついて説明する。一般的には夫々の横型矩形利用域Ｈｉ
及び縦型矩形利用域Ｖｉの座標や配線層温をテーブル上
に所定の順番に記憶していけば足りるが、矩形レベルで
の経路探索処理の高速化を図ることができるようにして
おくことが望ましく、その−例について説明する。

第６Ａ図には所定の配線層における横型矩形領域の分割
例が示される。この例に従えば配線禁止領域以外の領域
は８個の横型矩形領域Ｈ１〜Ｈ８に分割されており、Ｘ
座標はｙ。−ｙ９とされる。

第６Ｂ図には第６Ａ図に示される矩形領域Ｈ１〜Ｈ８の
定義情報記憶形式の一例が示される。この図に示される
記憶形式は一般的にリスト構造と呼ばれる形式であり、
Ｘ座標をキーとして、そのＸ座標を境界辺として持つ矩
形領域の定義情報をＸ座標が小さいものから（左側から
）順番に辿れるような構造になっている。例えば各デー
タは既述子ＤＣＲとポインタＰＩＴから成り、キーデー
タの既述子はＸ座標の値とされ、そのポインタには当該
既述子に連鎖される先頭データのアドレスが含まれる。

キーデータに連鎖されるデータの既述子には矩形領域の
定義情報が含まれ、そのポインタには次に連鎖されるデ
ータのアドレスが含まれる。例えば既述子に情報ｙ４を
持つキーデータのポインタは、既述子に矩形領域Ｈ３の
定義情報を持つ次のデータを連鎖させ、順次矩形領域Ｈ
５の定義情報を持つデータ、矩形領域Ｈ４の定義情報を
持つデータが連鎖される。

尚、このようなリスト構造は夫々の配線層毎に形成され
る。また、Ｘ座標の代わりにＸ座標の値をキーとするリ
スト構造にすることもできる。ポインタに含まれるＮＵ
ＬＬは連鎖情報の終端もしくは連鎖情報のないことを意
味する。

第７Ａ図から第７Ｄ図には矩形レベルでの経路探索時に
おける縦型矩形領域と横型矩形領域との交差条件例が示
される。

本実施例に従えば縦型矩形領域Ｖ　ｉ　”Ｖ　（Ｘ１ｔ
”Ｊ　１１　ｘｚ、　ｙｌ、Ｌｍ）と横型矩形領域Ｈｉ
　＝　Ｖ（ｘ３．　ｙ３．　ｘ４．　ｙ４．　Ｌ　ｎ）
とが交差すると言えるためには、 ■Ｌｎ＝Ｌｍ＋１又はＬｍ＝Ｌｎ＋１ ■　［Ｘｘ＋　　Ｘ２］　　ｎ　　［Ｘ２１　　Ｘ４コ
　≠０■　ＣＶ１＋　　３’２］　　ｎ　　［３’３．
　Ｙ４コ　≠０の全ての条件が満足されればよい。すな
わち、縦型矩形領域Ｖｉと横型矩形領域Ｈｉとが、部分
的に又は包含関係をもって、或いは辺や点の一部におい
て僅かに重なっていれば双方が交差すると言える。

第８Ａ図から第８Ｂ図には矩形レベルでの経路探索手法
の一例が示される。

第８Ａ図においてＨｌは、第３図におけるステップＳ４
の処理において始点端子Ｓから順に辿って探索されてき
た横型矩形領域である。第８Ａ図にはその矩形領域Ｈ１
からさらに終点端子Ｔへ向けて矩形領域を探索していく
場合の処理が一例として示される。

第８Ａ図において横型矩形領域Ｈ１に交差する縦型矩形
領域はＶ２．Ｖ３．Ｖ４の３種類が存在する、相互の位
置関係は第８Ｂ図に示されるような有向フラグで示され
る。矩形領域Ｈ１に交差する矩形領域Ｖ２．Ｖ３．Ｖ４
の中からどの領域を選択するかの判定は、目的端子とし
ての終点端子Ｔへの距離Ｌｇｈｉ、終点端子Ｔへの迂回
距離Ｄｔｃｉ、及び矩形領域の幅Ｗｄｈｉなどをパラメ
ータとする評価値Ｇ、即ち、 Ｇ＝＝ｆ　（Ｌｇｈｉ、Ｄｔｃｉ、Ｗｄｈｉ＋その他）
Ｇ＝＝αＬｇｈｉ＋βＤｔｃｉ−ｙＷｄｈｉ（但し、α
、β、γ〉０は定数） を夫々の矩形領域Ｖ２．Ｖ３．Ｖ４に対して算出し、 算出された評価値 Ｇ２＝ｆ　（Ｌｇｈ２．　　　０．Ｗｄｈ２）Ｇ３＝ｆ
　（Ｌｇｈ３．　　　　Ｏ，Ｗｄｈ３）Ｇ４＝ｆ　（Ｌ
ｇｈ４．Ｄｔｃ４．Ｗｄｈ４）のうち最も小さい値に対
応する矩形領域を選択する。ここで上記評価値の一般式
から明らかなように、そのパラメータにおける目的端子
への距ＭＬｇｈｉ及び迂回距ＭＤｔｃｉが小さい程、そ
して矩形領域の幅Ｗｄｈｉが大きいほどその評価値を優
位と判定する。このような評価値を用いることにより配
線長の短縮化や折れ曲がり数の低減などを容易に達成可
能になる。さらにパラメータとしては、クロストークや
配線抵抗を考慮するために矩形領域の長さを含めたりす
ることができる。

第９図には第８Ａ図の手法によって求められた評価値を
用いて矩形領域の経路を探索する手法の一例がグラフ構
造で示される。

同図において節点を意味する丸印の内部数字は矩形領域
の通し番号であり、節点ｌは始点端子を含む矩形領域を
指し、相互に交差する節点は枝で結ばれている。レベル
番号は始点端子を含む矩形領域を基準にしたときの当該
矩形領域までの折れ曲がり数を意味する。

例えば番号ｎの矩形領域の前記評価値をＧｎとするとき
、各レベルにおける評価値が、レベル１　；Ｇ３＜Ｇ２
＜Ｇ４＜Ｇ５＜・・・レベル２　；Ｇ８＜０９＜０７＜
・・・レベル３；Ｇ１８＜Ｇ１９＜・・・ の関係を採るとき、始点端子Ｓを含む矩形領域を起点に
、レベル１において最も評価値の小さな節点Ｇ３が選択
され１次いで節点３に枝で接続されている節点の中で最
も評価値の小さな節点８が選択され、節点１７に至る。

節点の矩形領域は終点端子を含まないため、分岐のある
節点３に戻り、ここで節点８の次に評価値の低い節点９
を選択する。節点９においては相対的に評価値の小さな
節点１８を選択する。当該節点１８には終点端子が含ま
れるため矩形領域レベルでの探索を終了する。

このような探索の順序は節点表示で１→３→８→１７→
９→１８だけで済み、始点端子から終点端子に至る矩形
領域が効率的に探索される。

第１０Ａ図から第１０Ｃ図には探索された矩形内部での
詳細配線経路を決定する手法の一例が示される。

第１０Ａ図には既述の手法によって始点端子Ｓから終点
端子Ｔに至る矩形領域の探索結果が示される。同図に従
えば、探索によって選択された矩形は、横型矩形領域Ｈ
１，Ｈ２及び縦型矩形領域Ｖｌ、Ｖ２．Ｖ３とされる。

前記矩形領域の定義より、各領域の内部では任意に配線
経路を選択することが保証されているが、実際には配線
長やレイアウトルールなどを考慮して決定される。尚、
始点端子Ｓ及び終点端子Ｔは点で代表されているが、線
分又はその集合であってもよい。

第１０Ｂ図には矩形内部での詳細経路決定例が示される
。

同図において線分Ｑ１及びＧ５は端子Ｓ、Ｔを通るため
一義的に決定される。線分Ｑ２及びＧ４はネット全体の
配線長さ及びネットの同電位のスルーホール条件により
決定される。即ち、第１゜０図に示される最終決定パタ
ーンを想定するとき配線長さを短くするにはＷｌ及びｗ
４をできるだけ小さくすることが望ましいがらである。

このとはき何等制約条件がなければＷ１＝Ｗ４＝Ｏとす
ればよいが、本例の場合には同電位のスルーホール隣接
条件を満足させなければならない。例えば第１０Ｃ図に
示されるようにスルーホールＴＨＩ。

ＴＨ２が隣接する場合、プロセス加工上の制約により、
距離δをそのレイアウトルールなどに従って所定距離（
δＯ）だけ離さなければならない。

したがって、線分Ｑ２とＱ４との距離δは、δ＝Ｌ＋Ｗ
１＋Ｗ４＞δ。

の関係を満足しなければならず、これによってＷｌ、Ｗ
２の値が決定される。Ｌ〉δ。のときにはＷ１＝Ｗ２＝
Ｏでよい。

第１１Ａ図から第１１Ｃ図には矩形領域内部で詳細配線
経路が決定された後に当該矩形領域を再分割する一例手
法が示される。

例えば第１１Ａ図に示されるように矩形領域Ｈ１の内部
に配線パターンＰＴＮが決定されたとき、導電パターン
の隣接ルールなどに従って当該配線パターンＰＴＮの周
りにはある一定の距離をおかなければ別の配線パターン
を配置することはできない。この説明ではその縦方向の
距離がｂ、横方向の距離がａで示され、これによって決
定される領域内部には配線やスルーホールなどその他の
導電パターンを配置しないこととする。従ってこの範囲
は実質的に配線禁止とされ、第１１Ｂ図に示されるよう
に矩形領域Ｈ１の内部に配線禁止領域に２０が設定され
る。ここで上記制限値ａ、ｂを実際にどのような値にす
るかは少なくともレイアウトルールに従って決定される
が、特に相互に矩形領域の一部が辺で重複してもそれら
矩形領域は交差すると定義する本実施例の場合、配線禁
止領域の縁辺部分を配線可能に定義しておくことが、そ
れとの整合を図る上で望ましい。そこで本実施例におい
ては、特に制限されないが、配線禁止領域の縁辺部分に
は配線を許容し得るように前記制限値ａ、ｂが決定され
る。

そして、矩形領域Ｈ１の内部に配線禁止領域に２０が設
定された後は、第１１Ｃ図に示されるように残りの配線
可能領域に対して再分割が行われ、前記矩形領域Ｈ１は
矩形領域Ｈ１ｌ、Ｈ１２，Ｈ１３、ＨＩ３に更新される
。

次に複数の配線対象ネットに対して並列的に配線経路の
探索処理を行う場合について説明する。

基本的にこのような処理を行うには、探索により選択す
べき矩形領域に対し、複数組の対象端子を接続するため
の配線を並設可能な所定幅以上の幅を持つことを条件に
矩形領域の探索を進めていけばよい。

第１２Ａ図には差動回路のペア配線の例が示される。同
図において差動回路ＧＡ置の出力端子は、ペア配線とし
ての相補信号線もしくは差動信号１１ＡｓＬ１．ＳＬ２
によって次段差動回路ＧＡＴＥ２の入力端子に結合され
ている。このような差動信号線を用いると実質的な信号
伝達を速くすることができるが、そのためには当該差動
信号線ＳＬＩ、ＳＬ２における抵抗や容量などの遅延成
分を等しくすることが必要になる。したがって通常差動
信号線ＳＬＩ、ＳＬ２に対しては平行に且つ等距離で配
線することが要求される。このような配線経路を自動的
に求める場合には、第１２Ｂ図に示されるように少なく
とも２本の配線パターンを並設可能な幅を持つ矩形領域
を探索し、その探索された矩形領域の内部にペア配線経
路を設定する。この探索対象とされる矩形領域の幅に対
する条件設定は、第８Ａ図に基づいて説明したような前
記評価値を、矩形領域の幅が所定値以下の場合には評価
値を無限大にするというような関数によって算定するよ
うにすればよい。

第１２Ｃ図には上記差動信号線ＳＬＩ、ＳＬ２の配線経
路決定手順の一例が示される。この処理手順は基本的に
第３図に基づいて説明した手順と同じである。相違点は
、配線対象ネットとして差動信号線ネットを選択するこ
と（ステップＳ３）、選択された差動信号線ネットの端
子を含む矩形間の経路を探索するときに探索対象矩形の
幅を所定幅以上に制限すること（ステップＳ４）、探索
された矩形領域の内部に差動信号線を並列配置すること
（ステップＳ５）、である。

第１３図にはペア配線としてバス信号線の例が示される
。同図においてＤＬＩ〜ＤＬ４は４本のデータ線であり
、夫々に対応するネット（Ｓｌ。

Ｔｌ）、（Ｓ２．Ｔ２）、（Ｓ３．Ｔ３）、（Ｓ４、Ｓ
Ｔ）を結ぶ。バス信号線の場合にはその全ての経路を完
全に並列化することはレイアウト的に難しく、実際には
ある程度分散されることがあるが、可能な限り並列化も
しくは束ねて配線長を極力揃えておくことが回路動作上
若しくは特性上望ましい。第１３図の例に従えば、端子
８１〜Ｓ４は夫々１本以上の配線層を形成可能な縦型矩
形領域■１〜ｖ４に含まれ、また、端子Ｔ１〜Ｔ４は夫
々１本以上の配線層を形成可能な縦型矩形領域ｖ６〜■
９に含まれている。これは端子Ｓ１〜Ｓ４、Ｔ１〜Ｔ４
の個々の位置やその他の回路パターンとの関係で４本の
配線を一つの矩形領域に並列化することが不可能な場合
を想定している。

そして、縦型矩形領域■１〜ｖ４と縦型矩形領域■６〜
ｖ９を接続する経路においては、４本以上の配線を並列
化し得る幅を持つ矩形領域Ｈ１，Ｖ５、Ｈ２が探索され
た結果が示されている。

第１４Ａ図には少なくともバス信号線の一部を並列化す
るように配線経路を探索する手法の一例が示される。

第１４Ａ図に示される手法は配線対象ネットを０組とす
る例であり、８１〜Ｓｎが始点端子、Ｔ１〜Ｔｎが終点
端子とされ、当該配線対象ネットに対する配線経路の探
索は以下の手順に従って行われる。

■ステップＰ１； 始点端子Ｓ１よりレベルｉ以下で結べる幅５以上の矩形
領域を全て探索する。始点端子８２〜Ｓｎに対しても同
様にして矩形領域の探索を行う。

ここでレベルｉとは矩形の数或いは矩形の折れ曲がり数
などとして定義することができる。また幅ｊは配線格子
数又はその他基準とされる格子数などとして定義するこ
とができる。上記１＋　ｊに対しては実際の数値が与え
られる。

■ステップＰ２； 上記ステップＰ１において各端子に対応して探索された
矩形領域群の中から各群に共通する１個の矩形領域を選
んで、これを矩形領域Ｈｓ又はＶＳとする。

■ステップＰ３； 終点端子Ｔ１よりレベルに以下で結べる幅５以上の矩形
領域を全て探索する。終点端子Ｔ２〜Ｔｎに対しても同
様にして矩形領域の探索を行う。

ここでレベルには矩形の数或いは矩形の折れ曲がり数な
どとして定義することができる。

■ステップＰ４； 上記ステップＰ３において各終点端子に対応して探索さ
れた矩形領域群の中から各群に共通する１個の矩形領域
を選んで、こ九を矩形領域Ｈｔ又はＶｔとする。

■ステップＰ５； 矩形領域Ｖｓ又はＨｓから矩形領域Ｖｔ又はＨしに至る
までの間において、幅ｍ　（ｍはｎ本の配線を並設可能
な幅を表すための、配線格子数又はその他格子数などを
意味する）以上の矩形領域の経路を求める。前記ステッ
プＰ１からステップＰ５まで実行することによって探索
された矩形領域の全体例は第１４Ｂ図に示され、Ｖｌ、
Ｈｌ、Ｖ２、Ｈ２とされる。

■ステップＰ６； 以上のようにして探索された矩形領域の内部において対
象ネット間の詳細配線経路を決定する。

このようにして決定された詳細配線の一例は第１４６図
に示される。

以上説明した実施例によれば以下の作用効果を得ること
ができる。

（１）半導体集積回路のレイアウトに当たり、第３図に
示されるように、配線層毎に未使用の配線可能領域を複
数個の矩形領域に分割するステップと、配線対象とされ
る端子間を、相互に隣接する配線層間で交差する矩形領
域を辿って接続するための、矩形領域を探索するステッ
プと、探索された矩形領域の内部で詳細な配線経路を決
定するステップとを含む処理を実行することによって、
配線対象ネットの自動配線処理が行われる。

これによれば、 ■；矩形を単位に配線経路の探索を行っていくから、格
子点や線分を単位とする経路探索に比べて処理の高速化
を達成することができる。例えば迷路法に比べて数十倍
、ラインサーチ法に比べて士数倍の処理速度が予想され
る。

■；配線格子を特に意識することなく相互に交差する矩
形領域を辿って探索を行うことにより、特別にアルゴリ
ズムの拡張を行うことなく容易に多層配線（例えば３乃
至５層以上の多層配線）にも適用可能になると共に、配
線格子間隔や配線幅が可変とされる各種モデルにも容易
に対応させることができ、しかも任意形状の配線禁止領
域があるモデルにも適応させることができる。

■；交差する矩形領域を辿ることによって、目的端子を
接続するための矩形領域を探索していくことにより、少
なくとも矩形領域それ自体を特定するための情報を計算
機の主メモリ（作業領域を含む）上に格納しておけばよ
く、矩形領域相互間のつながりを示す枝に相当する情報
についてはこれを特別に記憶することは必須とはされず
、経路探索処理に必要な計算機の作業領域用メモリ容量
の低減を達成することができる。

という効果がある。

（２）未使用の配線可能領域に設定される前記矩形領域
を、横方向への配線が許容される横型矩形領域Ｈｉと、
縦方向への配線が許容される縦型矩形領域Ｖｉとの２通
りに定義することにより、上記配線処理手法における処
理のアルゴリズムを簡素化し又は配線層数の多様化に対
する適応性を一層増すことができる。

（３）探索された矩形領域内部で詳細配線領域が決定さ
れたとき、当該配線領域を、同配線領域とその他の配線
領域との間での隣接レイアウトルールなどを満足させる
ように領域拡張し、これを配線禁止領域として新たに前
記矩形領域の分割ステップを実行させるようにすること
により、境界部分で矩形領域が相互に交差するときの処
理規則と、配線禁止領域と矩形領域が境界部分で接する
場合における当該境界部分での処理規則との間に、処理
の整合を図ることができる。換言すれば、矩形領域が縁
辺部で接して交差する場合にも当該境界辺において配線
経路の設定を許容し、また、配線禁止領域と矩形領域が
縁辺部で接する場合にも当該境界辺において配線経路の
設定を許容する、という相互に整合した規則の採用が可
能になる。

（４）一の矩形領域に交差する他の矩形領域の選択に当
たり、目的端子への距離、目的端子への迂回距離、及び
矩形領域の幅などの夫々をパラメータとする評価値Ｇを
算出するステップと、そのパラメータにおける目的端子
への距離及び迂回距離が小さい程、そして矩形領域の幅
が大きいほどその評価値を優位と判定し、評価値の優位
度が高い矩形領域を優先させて目的端子に至るように矩
形領域を選択するステップとを、前記矩形領域探索ステ
ップに含めることにより、配線経路の折れ曲がり数を少
なくし、且つ経路探索処理の高速化を図ることができる
ようになる。配線経路の折れ曲がり数が少なくなること
によってコンタクトホールの数が減少し、これによって
半導体集積回路の歩留まり向上に寄与する。

（５）矩形領域の定義情報をメインメモリに記憶する形
式として、座標情報を検索キーとするリスト構造を採用
することにより、計算機の作業領域として利用されるメ
インメモリにおいてそのような情報を記憶するための容
量を更に減少させることができる。

（６）探索により選択すべき矩形領域に対し、配線対象
とされる複数組の端子を接続するための配線を並設可能
な所定幅以上の幅を持つことを探索条件に含めるように
することにより、差動回路の差動信号線やバス信号線な
どのペア配線に対して効率的に配線経路の探索を行うこ
とができると共に、配線長さを容易に揃えることができ
るようになる。

（７）上記配線手法を採用した自動配線処理システムに
よって生成された物理的な配線パターンを含んで成る半
導体集積回路は、配線長が短く、折れ曲がり数が少なく
なることによってコンタクトホールの数も減り、さらに
ペア信号線の配線長も揃えられるから、動作上そして構
造上の信頼性が高くなる。

以上本発明を実施例に基づいて具体的に説明したが、本
発明はそれに限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは言うまで
もない。

例えば第３図に示される例では配線対象ネットを１個処
理する毎に矩形領域の再分割を行うようにしたが、ペア
信号配線の手法で説明したように複数ネットに対する処
理毎に矩形領域の再分割を行うようにしてもよい。これ
により全体としての処理速度が更に向上する。

矩形領域の定義の仕方やその種類、そして矩形領域相互
の交差条件などについては上記実施例に限定されず適宜
変更可能である６ スルーホール禁止点については予め配線禁止領域として
定義しておき、矩形領域の分割処理で参照させるような
手法に限定されず、そのスルーホール禁止点を別途テー
ブルに記憶させ、矩形領域内部での詳細配線経路決定時
にチエツクするようにしてもよい。

前記評価値の関数は上記実施例に限定されず、また参照
すべきパラメータの種類も適宜変更可能である。

以上本発明者によってなされた発明をその背景となった
利用分野である半導体集積回路のレイアウト技術に適用
した場合について説明したが１本発明はそれに限定され
るものではなく、実装基板もしくは配線基板のための配
線経路決定手法などにも広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、未使用の配線可能領域において分割された矩
形のレベルで予め経路を探索し、その後、探索された矩
形領域の内部で詳細配線経路を決定するというように、
最初は矩形を単位に配線経路の探索を行っていくから、
配線格子点や線分を単位とする経路探索に比べて処理の
高速化を図ることができるという効果がある６ 配線格子を特に意識することなく相互に交差する矩形領
域を辿って探索を行うことができるため、多層配線モデ
ル、配線格子間隔や配線幅が可変とされるモデル、そし
て任意形状の配線禁止領域を持つモデルに対しても容易
に対応させることができるという効果がある。

そして、交差する矩形領域を辿ることによって、目的端
子を接続するための矩形領域を探索していくから、少な
くとも矩形領域それ自体を特定するための情報を計算機
の作業領域に格納しておけばよく、矩形領域相互間のつ
ながりを示す枝に相当する情報についてはこれを特別に
記憶することは必須とはされず、経路探索処理に必要な
計算機の作業領域用メモリ容量を低減することができる
。

さらに、矩形領域の探索にあたって、目的端子までの距
離や矩形領域の幅などのパラメータを考慮した評価値の
優位度を利用して交差する矩形領域の選択を進めていく
ことにより、折れ曲がりの少ない配線の取得を容易化し
、ひいては半導体集積回路の歩留まり向上に寄与する。

上記評価値において矩形領域の幅を考慮することにより
、複数ネットに対する配線経路の並行探索処理が可能に
なる。したがって、差動回路の差動信号線やバス信号線
などのペア配線に対して効率的に配線経路の探索を行う
ことができると共に、配線長さを容易に揃えることがで
きる。

未使用の配線可能領域に設定される前記矩形領域を、横
方向への配線が許容される横型矩形領域と、縦方向への
配線が許容される縦型矩形領域との２通りに定義するこ
とにより、上記配線処理手法における処理のアルゴリズ
ムを簡素化し又は配線層数の多様化に対する適応性を一
層増すことができる。

探索された矩形領域内部で詳細配線領域が決定されたと
き、当該配線領域を、配線領域もしくは導電領域の隣接
レイアウトルールを満足させるように領域拡張し、これ
を配線禁止領域として新たに前記矩形領域の分割ステッ
プを実行させるようにすることにより、境界部分で矩形
領域が相互に交差するときの処理規則と、配線禁止領域
と矩形領域が境界部分で接する場合における当該境界部
分での処理規則との間に、処理の整合を図ることができ
る。

上記配線手法を採用した自動配線処理システムによって
生成された物理的な配線パターンを含んで成る半導体集
積回路は、配線長が短く、折れ曲がり数が少なくなるこ
とによってコンタクトホールの数も減り、さらにペア信
号線の配線長も揃えられるから、動作上そして構造上の
信頼性が高くなる。

【図面の簡単な説明】

第１図は半導体集積回路の自動配置配線技術に本発明を
適用した場合の一実施例システム構成図、第２Ａ図は第
１図のスジステムで得られた配置配線結果に従った半導
体集積回路の概略−側平面図、 第２Ｂ図は第２Ａ図の半導体集積回路において専ら配、
ｉ＠Ｊ’！に着目した場合の一例断面図。 第３図は本発明に係る配線経路処理の一実施例説明図。 第４Ａ図乃至第４Ｃ図は矩形領域に関する定義説明図、 第５Ａ図及び第５Ｂ図は矩形領域への分割手法に関する
説明図、 第６Ａ図及び第６Ｂ図は矩形領域定義情報の記憶手法に
関する説明図、 第７Ａ図乃至第７Ｄ図は矩形領域の交差条件に関する説
明図。 第８Ａ図及び第８Ｂ図は矩形レベルでの経路探索のため
の評価値に関する一例説明図、第９図は評価値を用いて
矩形領域を探索する手法の一例説明図、 第１０Ａ図乃至第１０Ｃ図は矩形領域内部での詳細配線
経路決定手法に関する一例説明図、第１１Ａ図乃至第１
．Ｉ　Ｃ図は詳細配線経路決定後の矩形領域に対する再
分割手法の一例説明図、第１２Ａ乃至第１２Ｃ図は差動
信号線に対する並列的な配線経路決定手法に関する一例
説明図、第１３図はバス信号線に対する並列的な配線経
路の一例説明図、 第１４Ａ図乃至第１４Ｃ図はバス信号線に対する並列的
な配線経路決定手法に関する一例説明図、第１５図は従
来のパターン限定法、迷路法、ラインサーチ法、及びチ
ャネル割り当て法についての概略説明図、 第１６Ａ図乃至第１６Ｆ図は矩形の辺を要素として配線
経路を探索する従来手法の説明図である。 １・・・自動配置システム。２・・・自動配線システｔ
１．３・・・論理ファイル、４・・・ＫＳＩ構造ライブ
ラリ、６・・・配置結果ファイル、６・・・配線結果フ
ァイル、７・・・メインメモリ、１４・・・第１配線層
、１５・・・第２配線層、１６・・・第３配線層、１７
・・・第４配線層、１８〜２０・・・スルーホール、Ｓ
・・・始点端子、Ｔ・・・終点端子、Ｈｌ・・・横型矩
形領域、Ｖｉ・・・縦型矩形領域、Ｋ１・・・配線禁止
領域、ＤＣＲ・・・既述子、ＰＩＴ・・・ポインタ、Ｌ
ｇｈｉ・・・終点端子への距離、Ｄｔｃｉ・・・終点端
子への迂回距離、Ｗ　ｄ　ｗ　ｉ・・・矩形領域の幅、
ＳＬ、Ｓ２・・・差動信号線、ＤＬＩ〜ＤＬ４・・・デ
ータ線。 第 ４ 図 第 図 第 図 第 図 會 第 ７Ａ 図 第 図 第 図 第 図 第 ８Ｂ図 １ 第 ９ 図 ノ 杆虐、塙す含ｔ・欠「形 第 Ａ 図 １ 第１１８ 図 第 １１Ｃ図 ＧＡＴＥ 第１２Ａ図 第 １２Ｂ図 第 図

Claims (1)

1. 【特許請求の範囲】 １、端子を接続するための配線経路を決定する方法であ
   って、未使用の配線可能領域を複数個の矩形領域に分割
   するステップと、配線対象とされる端子間を相互に交差
   する矩形領域を辿って接続するための矩形領域を探索す
   るステップと、探索された矩形領域の内部で詳細な配線
   経路を決定するステップとを含む配線経路処理方法。 ２、端子を接続するための配線経路を決定する方法であ
   って、配線層毎に未使用の配線可能領域を複数個の矩形
   領域に分割するステップと、配線対象とされる端子間を
   、相互に隣接する配線層間で交差する矩形領域を辿って
   接続するための、矩形領域を探索するステップと、探索
   された矩形領域の内部で詳細な配線経路を決定するステ
   ップとを含む配線経路処理方法。 ３、前記矩形領域は、横方向への配線が許容される横型
   の矩形領域と、縦方向への配線が許容される縦型の矩形
   領域とに定義された請求項２記載の配線経路処理方法。 ４、探索された矩形領域内部で詳細配線領域が決定され
   たとき、当該配線領域を、配線領域の隣接レイアウトル
   ールを満足させるように領域拡張し、これを配線禁止領
   域として新たに前記矩形領域の分割ステップを実行する
   請求項２又は３記載の配線経路処理方法。 ５、前記矩形領域探索ステップは、一の矩形領域に交差
   する他の矩形領域の選択に当たり、目的端子への距離、
   目的端子への迂回距離、及び矩形領域の幅をパラメータ
   とする評価値を算出するステップと、そのパラメータに
   おける目的端子への距離及び迂回距離が小さい程、そし
   て矩形領域の幅が大きいほどその評価値を優位と判定し
   、評価値の優位度が高い矩形領域を優先させて目的端子
   に至るように矩形領域を選択するステップとを含む請求
   項１乃至４の何れか１項に記載の配線経路処理方法。 ６、前記矩形領域探索ステップは、探索により選択する
   矩形領域に対し、配線対象とされる複数組の端子を接続
   するための配線を並設可能な所定幅以上の幅を持つこと
   を探索条件に含むものである請求項１乃至５の何れか１
   項に記載の配線経路処理方法。 ７、回路ブロックの論理的な接続関係と、その論理的な
   接続関係に基づいて決定された回路ブロックの物理的な
   パターン配置結果と、半導体集積回路のレイアウトルー
   ルとを少なくとも入力し、その入力情報に基づいて、配
   線層毎に未使用の配線可能領域を複数個の矩形領域に分
   割する処理と、配線対象とされる端子間を、相互に隣接
   する配線層間で交差する矩形領域を辿って接続するため
   の、矩形領域を探索する処理と、探索された矩形領域の
   内部で詳細な配線経路を決定する処理とを行って、回路
   ブロックの端子を接続するための物理的な配線パターン
   情報を出力する配線経路処理システム。 ８、請求項１乃至６の何れか１項に記載の配線経路処理
   方法を利用して、所要の端子を接続するための物理的な
   配線パターン情報を得る配線経路処理システム。 ９、請求項７又は８記載の配線経路処理システムによっ
   て生成された物理的な配線パターンを含んで成る半導体
   集積回路。