JP3175812B2 - 半導体集積回路配線方法 - Google Patents
半導体集積回路配線方法Info
- Publication number
- JP3175812B2 JP3175812B2 JP19962195A JP19962195A JP3175812B2 JP 3175812 B2 JP3175812 B2 JP 3175812B2 JP 19962195 A JP19962195 A JP 19962195A JP 19962195 A JP19962195 A JP 19962195A JP 3175812 B2 JP3175812 B2 JP 3175812B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- channel
- length
- parallel
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の配線方
法に関し、特に多層配線構造等の半導体集積回路の配線
技術において、平行配線による信号遅延時間の低減に好
適な配線方法に関する。
法に関し、特に多層配線構造等の半導体集積回路の配線
技術において、平行配線による信号遅延時間の低減に好
適な配線方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路の配線パターン設
計にあたり、信号遅延時間を考慮した技術としては、例
えば特開平４−２４５４５６号公報に記載されているよ
うに、着目する配線に交差する配線数を制御して、信号
遅延時間のばらつきを低減させるものがある。また、別
の従来技術としては、例えば特開平６−８３９１１号公
報に記載の、平行配線長制約を守るため禁止領域を設定
して配線経路を探索することで、平行配線に伴う信号遅
延時間を低減させるものがある。
計にあたり、信号遅延時間を考慮した技術としては、例
えば特開平４−２４５４５６号公報に記載されているよ
うに、着目する配線に交差する配線数を制御して、信号
遅延時間のばらつきを低減させるものがある。また、別
の従来技術としては、例えば特開平６−８３９１１号公
報に記載の、平行配線長制約を守るため禁止領域を設定
して配線経路を探索することで、平行配線に伴う信号遅
延時間を低減させるものがある。
【０００３】
【発明が解決しようとする課題】上記１番目の従来技術
は、交差する配線容量による信号遅延時間を考慮してい
るが、平行配線による信号遅延時間の増加、減少といっ
たばらつきの考慮は行われておらず、このため、交差す
る配線数を調整しても、平行配線による電気容量により
信号遅延時間がばらつくという問題がある。又、上記２
番目の従来技術では、平行配線長の制限により信号遅延
時間は少なくなるが、その方法は禁止領域を設定して単
に平行配線をなくそうとするものであり、チャネルの無
駄使いが発生する問題がある。
は、交差する配線容量による信号遅延時間を考慮してい
るが、平行配線による信号遅延時間の増加、減少といっ
たばらつきの考慮は行われておらず、このため、交差す
る配線数を調整しても、平行配線による電気容量により
信号遅延時間がばらつくという問題がある。又、上記２
番目の従来技術では、平行配線長の制限により信号遅延
時間は少なくなるが、その方法は禁止領域を設定して単
に平行配線をなくそうとするものであり、チャネルの無
駄使いが発生する問題がある。
【０００４】本発明の目的は、限られた配線チャネルを
最も有効に利用して、平行配線による信号遅延時間を最
小に抑える半導体集積回路配線方法技術を提供すること
にある。
最も有効に利用して、平行配線による信号遅延時間を最
小に抑える半導体集積回路配線方法技術を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明は、半導体集積回
路の自動配線設計にあたり、配線対象ネットについて、
最初に配線長の最長のものを所定の配線チャネルに割付
け、該最初に割付けた配線チャネルを基準に最小配線間
隔のＮ倍ピッチ（Ｎは２以上の整数）の配線チャネルを
定義し、以下、配線長の長い順に、前記定義したＮ倍ピ
ッチの配線チャネルを優先的に使用して配線を行うこと
を特徴する。
路の自動配線設計にあたり、配線対象ネットについて、
最初に配線長の最長のものを所定の配線チャネルに割付
け、該最初に割付けた配線チャネルを基準に最小配線間
隔のＮ倍ピッチ（Ｎは２以上の整数）の配線チャネルを
定義し、以下、配線長の長い順に、前記定義したＮ倍ピ
ッチの配線チャネルを優先的に使用して配線を行うこと
を特徴する。
【０００６】また、本発明は、半導体集積回路の自動配
線設計にあたり、配線対象ネットについて、配線長が基
準長を超えているものを、同様に最初に割付ける配線チ
ャネ ルを基準にして定義したＮ倍ピッチ（Ｎは２以上の
整数）の配線チャネルを優先的に使用して配線を行うこ
とを特徴する。
線設計にあたり、配線対象ネットについて、配線長が基
準長を超えているものを、同様に最初に割付ける配線チ
ャネ ルを基準にして定義したＮ倍ピッチ（Ｎは２以上の
整数）の配線チャネルを優先的に使用して配線を行うこ
とを特徴する。
【０００７】また、本発明は、半導体集積回路の自動配
線設計にあたり、着目する素子の駆動能力に応じて平行
配線長制限値を決定し、該平行配線長制限値以下の平行
配線長に抑えて配線することを特徴とする。
線設計にあたり、着目する素子の駆動能力に応じて平行
配線長制限値を決定し、該平行配線長制限値以下の平行
配線長に抑えて配線することを特徴とする。
【０００８】さらに、本発明は、半導体集積回路の自動
配線設計にあたり、端子間を接続する際に、着目する素
子の出力の駆動能力とその配線に対し他の配線が隣接し
始めるまでの距離とに基づいて平行配線長制限値を決定
し、その制限値以下の平行配線長に抑えて配線すること
を特徴とする。
配線設計にあたり、端子間を接続する際に、着目する素
子の出力の駆動能力とその配線に対し他の配線が隣接し
始めるまでの距離とに基づいて平行配線長制限値を決定
し、その制限値以下の平行配線長に抑えて配線すること
を特徴とする。
【０００９】
【作用】本発明では、長い配線の割付を通常配線チャネ
ルの倍ピッチ（一般に複数倍ピッチ）の配線チャネルを
優先的に使用して行う。これにより、長い配線同士が通
常配線ピッチで平行に引かれる事を抑えることがある。
また、平行配線長の許容値を素子の駆動能力及びソース
との距離から厳密に計算する。これにより、許容値内の
平行配線長は最大限まで許す事が出来るので、配線チャ
ネルを有効利用でき、配線率の低下を抑えることがあ
る。
ルの倍ピッチ（一般に複数倍ピッチ）の配線チャネルを
優先的に使用して行う。これにより、長い配線同士が通
常配線ピッチで平行に引かれる事を抑えることがある。
また、平行配線長の許容値を素子の駆動能力及びソース
との距離から厳密に計算する。これにより、許容値内の
平行配線長は最大限まで許す事が出来るので、配線チャ
ネルを有効利用でき、配線率の低下を抑えることがあ
る。
【００１０】
【実施例】図１に、本発明方法が適用される自動配線設
計システム例の概略ブロック図を示す。図において、配
線仕様ファイル２０は配線対象ネット群の配線仕様情報
（信号ピン位置、配線ネット等）を蓄積し、基板情報フ
ァイル３０は基板情報（基板の寸法、層数、配線チャネ
ルの形状等）を蓄積している。自動配線設計装置１０
は、いわゆる計算機（ＣＰＵ）であり、配線仕様ファイ
ル２０および基板情報ファイル３０から配線仕様情報と
基板情報を入力して、配線パターンを自動設計する。配
線パターンファイル４０には、自動配線設計装置１０で
求まった最適の配線パターン情報が蓄積される。
計システム例の概略ブロック図を示す。図において、配
線仕様ファイル２０は配線対象ネット群の配線仕様情報
（信号ピン位置、配線ネット等）を蓄積し、基板情報フ
ァイル３０は基板情報（基板の寸法、層数、配線チャネ
ルの形状等）を蓄積している。自動配線設計装置１０
は、いわゆる計算機（ＣＰＵ）であり、配線仕様ファイ
ル２０および基板情報ファイル３０から配線仕様情報と
基板情報を入力して、配線パターンを自動設計する。配
線パターンファイル４０には、自動配線設計装置１０で
求まった最適の配線パターン情報が蓄積される。
【００１１】自動配線設計装置１０内の処理は入力処理
１２、配線処理１４、出力処理１６に大別される。入力
処理１２では、配線仕様ファイル２０および基板情報フ
ァイル３０より、回路素子の端子に割り当てられた配線
に関する論理的な情報、配線チャネルの形状や回路素子
の端子位置（信号ピン位置）などの物理的な情報を入力
して、幹線や支線またはそれらの接続関係など、次の配
線処理１４で必要とするデータを生成する。配線処理１
４では、入力処理１２で得られたデータを読み込み、例
えばチャネル割当法をベースとして、本発明による平行
配線長制御を含む配線パターン処理を実行する。出力処
理１６は、配線処理１４で求まった配線パターン情報を
配線パターンファイル４０に記憶する。
１２、配線処理１４、出力処理１６に大別される。入力
処理１２では、配線仕様ファイル２０および基板情報フ
ァイル３０より、回路素子の端子に割り当てられた配線
に関する論理的な情報、配線チャネルの形状や回路素子
の端子位置（信号ピン位置）などの物理的な情報を入力
して、幹線や支線またはそれらの接続関係など、次の配
線処理１４で必要とするデータを生成する。配線処理１
４では、入力処理１２で得られたデータを読み込み、例
えばチャネル割当法をベースとして、本発明による平行
配線長制御を含む配線パターン処理を実行する。出力処
理１６は、配線処理１４で求まった配線パターン情報を
配線パターンファイル４０に記憶する。
【００１２】チャネル割当法とは、図２（ａ）に示すよ
うに、５０のチャネル領域と呼ばれる矩形領域の上下辺
にある端子５１、５２の間を接続関係に従って配線する
手法である。ここで、図２（ｂ）に示すように、チャネ
ル領域の広がり方向の配線５３を幹線、これに対して垂
直な配線５４、５５を支線と呼ぶ。図２（ｂ）中、５６
は後述の幹線長である。勿論、本発明はチャネル割当法
に限られるものではない。
うに、５０のチャネル領域と呼ばれる矩形領域の上下辺
にある端子５１、５２の間を接続関係に従って配線する
手法である。ここで、図２（ｂ）に示すように、チャネ
ル領域の広がり方向の配線５３を幹線、これに対して垂
直な配線５４、５５を支線と呼ぶ。図２（ｂ）中、５６
は後述の幹線長である。勿論、本発明はチャネル割当法
に限られるものではない。
【００１３】次に、本発明の平行配線長制御を含む配線
処理の二、三の実施例について説明する。
処理の二、三の実施例について説明する。
【００１４】〈実施例１〉 図３に、本発明配線方法の第１の実施例の処理フローチ
ャートを示す。まず、配線対象となる全ネットについ
て、例えば端子同士の座標の差分から幹線の見積もり長
さを求める（ステップ１０１）。この長さを幹線長と呼
ぶ。本実施例では全ネットとしたが、平行配線長に制限
のないネットが存在する場合、これを取り除く事も当然
可能である。次に、ステップ１０１で求めた幹線長でネ
ットをソートして（ステップ１０２）、幹線長の長いも
のより幹線の割付処理を実施する（ステップ１０４）。
この時、割付を行う配線チャネルは、最初に割付ける配
線 チャネルを基準にして最小配線間隔（通常ピッチ）の
倍ピッチの配線チャネルを定義し、この倍ピッチの配線
チャネルを優先的に使用する（ステップ１０５、１０
６）。倍ピッチの配線チャネルが使えない時のみ、通常
ピッチの配線チャネルを使用する（ステップ１０７）。
なお、配線層が複数層ある場合には幹線割付チャネルを
他の層に変更して、ここでも倍ピッチの配線チャネルを
優先的に使用し、その層でも倍ピッチの配線チャネルが
なくなったら通常チャネルを使用する。この幹線の割付
処理を、全ネットについてステップ１０２でソートした
順に行い、処理を終了とする（ステップ１０３）。
ャートを示す。まず、配線対象となる全ネットについ
て、例えば端子同士の座標の差分から幹線の見積もり長
さを求める（ステップ１０１）。この長さを幹線長と呼
ぶ。本実施例では全ネットとしたが、平行配線長に制限
のないネットが存在する場合、これを取り除く事も当然
可能である。次に、ステップ１０１で求めた幹線長でネ
ットをソートして（ステップ１０２）、幹線長の長いも
のより幹線の割付処理を実施する（ステップ１０４）。
この時、割付を行う配線チャネルは、最初に割付ける配
線 チャネルを基準にして最小配線間隔（通常ピッチ）の
倍ピッチの配線チャネルを定義し、この倍ピッチの配線
チャネルを優先的に使用する（ステップ１０５、１０
６）。倍ピッチの配線チャネルが使えない時のみ、通常
ピッチの配線チャネルを使用する（ステップ１０７）。
なお、配線層が複数層ある場合には幹線割付チャネルを
他の層に変更して、ここでも倍ピッチの配線チャネルを
優先的に使用し、その層でも倍ピッチの配線チャネルが
なくなったら通常チャネルを使用する。この幹線の割付
処理を、全ネットについてステップ１０２でソートした
順に行い、処理を終了とする（ステップ１０３）。
【００１５】上記説明例では、定められた最小配線間隔
（通常ピッチ）の倍ピッチの配線チャネルを優先的に使
用するとしたが、定められた最小配線間隔の複数倍ピッ
チ（一般にＮ倍ピッチ）の配線チャネルを優先的に使用
することも勿論、可能である。また、多層構造の半導体
集積回路において異層間でも平行配線長制御を行う場
合、幹線を割付る層を例えば最上層と最下層にするな
ど、配線間隔を離して上記幹線割付処理を行うことでも
よい。或いは、平行配線によるディレイへの影響が無視
できるような配線層を選んで、上記幹線割付処理を行う
ことでもよい。
（通常ピッチ）の倍ピッチの配線チャネルを優先的に使
用するとしたが、定められた最小配線間隔の複数倍ピッ
チ（一般にＮ倍ピッチ）の配線チャネルを優先的に使用
することも勿論、可能である。また、多層構造の半導体
集積回路において異層間でも平行配線長制御を行う場
合、幹線を割付る層を例えば最上層と最下層にするな
ど、配線間隔を離して上記幹線割付処理を行うことでも
よい。或いは、平行配線によるディレイへの影響が無視
できるような配線層を選んで、上記幹線割付処理を行う
ことでもよい。
【００１６】本実施例によって、長い配線同士が隣接す
る確率は低下して、結果として通常ピッチ間隔の平行配
線長を短くする事が出来る。
る確率は低下して、結果として通常ピッチ間隔の平行配
線長を短くする事が出来る。
【００１７】本実施例の具体例を、図４により２次元の
レイアウト図で説明する。図４(ａ)において、端子２０
１と２０２を接続する場合、まず、例えばチャネル２０
４に幹線２０３を割付ける。以下、このチャネル２０４
を基準に倍ピッチの配線チャネルを定義する。次に、図
４（ｂ）に示すように、端子２１０と端子２１１を接続
するとき、その幹線２１２はチャネル２１３に割付を行
う。このチャネル２１３は先のチャネル２０４に対して
倍ピッチの配線チャネルである。チャネル２０４に隣接
するチャネル２１４は通常チャネルなので使用を控え
る。このように配線する事によって、幹線２１４と２１
２は平行配線であるが、配線間隔が広い（倍ピッチ）た
めディレイ特性に及ぼす影響は少なくなり、要求される
特性を満たす配線レイアウトを可能とする事が出来る。
レイアウト図で説明する。図４(ａ)において、端子２０
１と２０２を接続する場合、まず、例えばチャネル２０
４に幹線２０３を割付ける。以下、このチャネル２０４
を基準に倍ピッチの配線チャネルを定義する。次に、図
４（ｂ）に示すように、端子２１０と端子２１１を接続
するとき、その幹線２１２はチャネル２１３に割付を行
う。このチャネル２１３は先のチャネル２０４に対して
倍ピッチの配線チャネルである。チャネル２０４に隣接
するチャネル２１４は通常チャネルなので使用を控え
る。このように配線する事によって、幹線２１４と２１
２は平行配線であるが、配線間隔が広い（倍ピッチ）た
めディレイ特性に及ぼす影響は少なくなり、要求される
特性を満たす配線レイアウトを可能とする事が出来る。
【００１８】〈実施例２〉 図５に、本発明配線方法の第２の実施例の処理フローチ
ャートを示す。まず、配線対象となる全ネットについ
て、それぞれ幹線の見積もり長さを求める（ステップ３
０１）。これは、第１の実施例の場合と同じである。ま
た、本実施例では全ネットとしたが、平行配線長に制限
のないネットが存在する場合、これを取り除く事も当然
可能である。次に、ステップ３０１で求めた幹線長が、
あらかじめ定めた基準長（この基準長はディレイ等の要
求性能により決定される）より長い幹線の場合（ステッ
プ３０３）、割付を行う配線チャネルは、これも第１の
実施例と同様に最初に割り付ける配線チャネルを基準に
して最小配線間隔（通常ピッチ）の倍ピッチの配線チャ
ネルを定義し、この倍ピッチの配線チャネルを優先的に
使用する（ステップ３０４、３０５）。倍ピッチの配線
チャネルが使えない時のみ、通常ピッチの配線チャネル
を使用する（ステップ３０６）。また、ステップ３０１
で求めた幹線長が基準長より短い場合も、通常ピッチの
配線チャネルを使用する（ステップ３０６）。なお、配
線層が複数層ある場合には幹線割付チャネルを他の層に
変更して、ここでも倍ピッチの配線チャネルを優先的に
使用し、その層でも倍ピッチの配線チャネルがなくなっ
たら通常チャネルを使用する。この幹線の割付対象の全
ネットについて行い、処理を終了とする（ステップ３０
２）。
ャートを示す。まず、配線対象となる全ネットについ
て、それぞれ幹線の見積もり長さを求める（ステップ３
０１）。これは、第１の実施例の場合と同じである。ま
た、本実施例では全ネットとしたが、平行配線長に制限
のないネットが存在する場合、これを取り除く事も当然
可能である。次に、ステップ３０１で求めた幹線長が、
あらかじめ定めた基準長（この基準長はディレイ等の要
求性能により決定される）より長い幹線の場合（ステッ
プ３０３）、割付を行う配線チャネルは、これも第１の
実施例と同様に最初に割り付ける配線チャネルを基準に
して最小配線間隔（通常ピッチ）の倍ピッチの配線チャ
ネルを定義し、この倍ピッチの配線チャネルを優先的に
使用する（ステップ３０４、３０５）。倍ピッチの配線
チャネルが使えない時のみ、通常ピッチの配線チャネル
を使用する（ステップ３０６）。また、ステップ３０１
で求めた幹線長が基準長より短い場合も、通常ピッチの
配線チャネルを使用する（ステップ３０６）。なお、配
線層が複数層ある場合には幹線割付チャネルを他の層に
変更して、ここでも倍ピッチの配線チャネルを優先的に
使用し、その層でも倍ピッチの配線チャネルがなくなっ
たら通常チャネルを使用する。この幹線の割付対象の全
ネットについて行い、処理を終了とする（ステップ３０
２）。
【００１９】上記説明例では、定められた最小配線間隔
の倍ピッチの配線チャネルを優先的に使用するとした
が、定められた最小配線間隔の複数倍ピッチ（一般にＮ
ピッチ）の配線チャネルを優先的に使用することも勿
論、可能である。また、多層構造の半導体集積回路にお
いて異層間でも平行配線長制御を行う場合、幹線を割付
る層を例えば最上層と最下層にするなど、配線間隔を離
して上記幹線割付処理を行うことでもよい。或いは、平
行配線によるディレイへの影響が無視できるような配線
層を選んで、上記処理を行うことでもよい。
の倍ピッチの配線チャネルを優先的に使用するとした
が、定められた最小配線間隔の複数倍ピッチ（一般にＮ
ピッチ）の配線チャネルを優先的に使用することも勿
論、可能である。また、多層構造の半導体集積回路にお
いて異層間でも平行配線長制御を行う場合、幹線を割付
る層を例えば最上層と最下層にするなど、配線間隔を離
して上記幹線割付処理を行うことでもよい。或いは、平
行配線によるディレイへの影響が無視できるような配線
層を選んで、上記処理を行うことでもよい。
【００２０】第１の実施例の場合と同様に、本実施例に
よって、長い配線同士が隣接する確率は低下して、結果
として通常ピッチ間隔の平行配線長を短くする事が出来
る。
よって、長い配線同士が隣接する確率は低下して、結果
として通常ピッチ間隔の平行配線長を短くする事が出来
る。
【００２１】本実施例の具体例を、図６により２次元の
レイアウト図で説明する。図６(ａ)において、端子４０
１と４０２を接続する場合、まず、例えばチャネル４０
４に幹線４０３を割付ける。この時、もし幹線４０３が
基準長より長い場合は以下、このチャネル４０４を基準
に倍ピッチの配線チャネルを定義する。次に、図６に示
すように、端子４１０と端子４１１を接続するとき、そ
の幹線長が基準値より短い場合、幹線４１２は通常ピッ
チの配線チャネル４１３に割付を行う。更に、端子４１
４と４１５を接続するとき、その幹線長が基準値より長
い場合、チャネル４０４に対して倍ピッチの配線チャネ
ルである４１６に幹線４１７を割当てる。このように配
線する事によって、幹線４０３と４１７は平行配線であ
るが、配線間隔が広い（倍ピッチ）ためディレイ特性に
及ぼす影響は少なくなり、要求される特性を満たす配線
レイアウトを可能とする事が出来る。
レイアウト図で説明する。図６(ａ)において、端子４０
１と４０２を接続する場合、まず、例えばチャネル４０
４に幹線４０３を割付ける。この時、もし幹線４０３が
基準長より長い場合は以下、このチャネル４０４を基準
に倍ピッチの配線チャネルを定義する。次に、図６に示
すように、端子４１０と端子４１１を接続するとき、そ
の幹線長が基準値より短い場合、幹線４１２は通常ピッ
チの配線チャネル４１３に割付を行う。更に、端子４１
４と４１５を接続するとき、その幹線長が基準値より長
い場合、チャネル４０４に対して倍ピッチの配線チャネ
ルである４１６に幹線４１７を割当てる。このように配
線する事によって、幹線４０３と４１７は平行配線であ
るが、配線間隔が広い（倍ピッチ）ためディレイ特性に
及ぼす影響は少なくなり、要求される特性を満たす配線
レイアウトを可能とする事が出来る。
【００２２】〈実施例３〉 これは、素子の駆動能力あるいは着目する素子の出力
（ソース）とその配線に対して他の配線が隣接し始める
までの距離に応じて平行配線長制限値を決定し、その制
限値以下の平行配線に抑えて配線するものである。図７
は平行配線長制限値とソースからの距離の関係をソース
ゲートの駆動能力別に示したもので、駆動能力はＡ＞Ｂ
＞Ｃの関係にあるとしている。
（ソース）とその配線に対して他の配線が隣接し始める
までの距離に応じて平行配線長制限値を決定し、その制
限値以下の平行配線に抑えて配線するものである。図７
は平行配線長制限値とソースからの距離の関係をソース
ゲートの駆動能力別に示したもので、駆動能力はＡ＞Ｂ
＞Ｃの関係にあるとしている。
【００２３】以下、図８を用いて、本実施例を説明す
る。いま、５１０を着目ネットとし、配線後の状態で、
該着目ネット５１０に対し、回路の要求性能から決まる
隣接配線間距離（５１１）以下で隣接するネット５１２
が存在するとし、着目ネット５１０のソース５１３の駆
動能力、例えば出力電流の大きさでＡ，Ｂ，Ｃと３段階
で表されるような能力と、同じく、ネット５１２のソー
ス５１４の駆動能力がＡ，Ｂ，Ｃと３段階で決定されて
いるとする。駆動能力をＡ＞Ｂ＞Ｃの関係とした時、ソ
ース５１３の駆動能力がソース５１４の駆動能力よりも
大きい場合、例えばソース５１３がＡでソース５１４が
Ｃの場合、着目ネット５１０について、その平行配線長
制限値５１５を大きくし、逆に、ソース５１３の駆動能
力がソース５１４の駆動能力よりも小さい場合は、平行
配線長制限値５１５を小さくする。また、着目ネット５
１０に対し、ネット５１２が隣接し始めるまでの距離５
１６が長い場合は、平行配線長制限値５１５を小さく
し、逆に距離５１６が短い場合は、平行配線長制限値５
１５を大きくする。
る。いま、５１０を着目ネットとし、配線後の状態で、
該着目ネット５１０に対し、回路の要求性能から決まる
隣接配線間距離（５１１）以下で隣接するネット５１２
が存在するとし、着目ネット５１０のソース５１３の駆
動能力、例えば出力電流の大きさでＡ，Ｂ，Ｃと３段階
で表されるような能力と、同じく、ネット５１２のソー
ス５１４の駆動能力がＡ，Ｂ，Ｃと３段階で決定されて
いるとする。駆動能力をＡ＞Ｂ＞Ｃの関係とした時、ソ
ース５１３の駆動能力がソース５１４の駆動能力よりも
大きい場合、例えばソース５１３がＡでソース５１４が
Ｃの場合、着目ネット５１０について、その平行配線長
制限値５１５を大きくし、逆に、ソース５１３の駆動能
力がソース５１４の駆動能力よりも小さい場合は、平行
配線長制限値５１５を小さくする。また、着目ネット５
１０に対し、ネット５１２が隣接し始めるまでの距離５
１６が長い場合は、平行配線長制限値５１５を小さく
し、逆に距離５１６が短い場合は、平行配線長制限値５
１５を大きくする。
【００２４】平行配線長制限値５１５の最大値および最
小値は設計規則等の情報から決定される。ソース５１４
の駆動能力をある一定値として固定し、ソース５１３の
駆動能力を前記Ａ，Ｂ，Ｃとした場合、それぞれの駆動
能力に対応した平行配線長制限値５１５は、図７の５０
１、５０２、５０３で表され、着目ネット５１０の平行
配線長制限値５１５を厳密に決定する事が出来る。ま
た、着目ネット５１０の平行配線長制限値５１５は、該
ネット５１０に対しネット５１２が隣接し始めるまでの
距離５１６によっても可変であり、距離５１６が短けれ
ば長い制限長となる。また、図７に示すように、距離５
１６がある値を超えると、平行配線長制限値５１５は一
定値となる。
小値は設計規則等の情報から決定される。ソース５１４
の駆動能力をある一定値として固定し、ソース５１３の
駆動能力を前記Ａ，Ｂ，Ｃとした場合、それぞれの駆動
能力に対応した平行配線長制限値５１５は、図７の５０
１、５０２、５０３で表され、着目ネット５１０の平行
配線長制限値５１５を厳密に決定する事が出来る。ま
た、着目ネット５１０の平行配線長制限値５１５は、該
ネット５１０に対しネット５１２が隣接し始めるまでの
距離５１６によっても可変であり、距離５１６が短けれ
ば長い制限長となる。また、図７に示すように、距離５
１６がある値を超えると、平行配線長制限値５１５は一
定値となる。
【００２５】本実施例により平行配線長制限値を超えて
いるネットの検出が出来る。また、平行配線を限界まで
長くする事が出来る。つまり、平行配線長制限値より短
い平行配線長を持つネットは、該制限値を目標値として
配線を改善する事により、チャネルの有効利用が図れ
る。例えば全ての配線が終わっていないとすると、図９
（ａ）の様に、他のネット５２０、５２５や配線対象外
領域５２１、５２２によって、配線対象ゲート５２３、
５２４間の配線が出来ない場合でも、ネット５２５の配
線を改善する事により、チャネルに余裕（５２６で示
す）が出来、図９（ｂ）のごとく５２３、５２４間のネ
ット５３０を容易に配線する事が可能となる。
いるネットの検出が出来る。また、平行配線を限界まで
長くする事が出来る。つまり、平行配線長制限値より短
い平行配線長を持つネットは、該制限値を目標値として
配線を改善する事により、チャネルの有効利用が図れ
る。例えば全ての配線が終わっていないとすると、図９
（ａ）の様に、他のネット５２０、５２５や配線対象外
領域５２１、５２２によって、配線対象ゲート５２３、
５２４間の配線が出来ない場合でも、ネット５２５の配
線を改善する事により、チャネルに余裕（５２６で示
す）が出来、図９（ｂ）のごとく５２３、５２４間のネ
ット５３０を容易に配線する事が可能となる。
【００２６】以上、本発明を図示の実施例に基づき具体
的に説明したが、本発明は、これら実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることは勿論である。例えば、実施例１ま
たは２と実施例３とを必要に応じて組み合せて使用して
もよい。
的に説明したが、本発明は、これら実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることは勿論である。例えば、実施例１ま
たは２と実施例３とを必要に応じて組み合せて使用して
もよい。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
チャネル割り当て法などで幹線長（配線長）を求めて、
幹線長が基準値を超えるもの、あるいは、求めた幹線長
によりネットをソートし、幹線長の長いものから最小配
線間隔の倍ピッチ（一般には複数倍ピッチ）の配線チャ
ネルを優先的に使用して幹線を割り付けるので、配線チ
ャネルを有効に利用して、長い平行配線が生じる確率を
下げることが出来る。
チャネル割り当て法などで幹線長（配線長）を求めて、
幹線長が基準値を超えるもの、あるいは、求めた幹線長
によりネットをソートし、幹線長の長いものから最小配
線間隔の倍ピッチ（一般には複数倍ピッチ）の配線チャ
ネルを優先的に使用して幹線を割り付けるので、配線チ
ャネルを有効に利用して、長い平行配線が生じる確率を
下げることが出来る。
【００２８】また、本発明によれば、配線後に着目ネッ
トのソースの駆動能力とその配線に対し隣接配線間距離
以下で隣接するネットのソースの駆動能力の比較、或い
は着目ネットのソースとその配線に対し隣接配線間距離
以下で隣接するネットが隣接し始めるまでの距離に応じ
て平行配線長制限値を厳密に決定することで、平行配線
長違反ネットの検出および改善が出来る。
トのソースの駆動能力とその配線に対し隣接配線間距離
以下で隣接するネットのソースの駆動能力の比較、或い
は着目ネットのソースとその配線に対し隣接配線間距離
以下で隣接するネットが隣接し始めるまでの距離に応じ
て平行配線長制限値を厳密に決定することで、平行配線
長違反ネットの検出および改善が出来る。
【００２９】また、本発明によれば、上記平行配線長制
限値より短い平行配線を平行配線長制限値まで伸ばすこ
とによりチャネルの空き領域をつくることが出来るの
で、容易に配線の追加が出来る。
限値より短い平行配線を平行配線長制限値まで伸ばすこ
とによりチャネルの空き領域をつくることが出来るの
で、容易に配線の追加が出来る。
【図１】本発明で対象とする自動配線設計システム例の
概略ブロック図である。
概略ブロック図である。
【図２】チャネル割当法を説明する図である。
【図３】本発明方法の第１の実施例の処理動作を説明す
るフローチャート図である。
るフローチャート図である。
【図４】第１の実施例の具体的処理例を２次元のレイア
ウトで説明する図である。
ウトで説明する図である。
【図５】本発明方法の第２の実施例の処理動作を説明す
るフローチャート図である。
るフローチャート図である。
【図６】第２の実施例の具体的処理例を２次元のレイア
ウトで説明する図である。
ウトで説明する図である。
【図７】ソースゲートの駆動能力別に、平行配線長制限
値とソースからの距離の関係を示す図である。
値とソースからの距離の関係を示す図である。
【図８】本発明方法の第３の実施例による平行配線長制
限値の決定を説明する図である。
限値の決定を説明する図である。
【図９】本発明の第３の実施例による平行配線長改善の
利点を説明する図である。
利点を説明する図である。
【符号の説明】 １０ 自動配線設計装置 １２ 入力処理 １４ 配線処理 １６ 出力処理 ２０ 配線仕様ファイル ３０ 基板情報ファイル ４０ 配線パターンファイル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 直樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 山田 博光 神奈川県秦野市堀山下１番地 株式会社 日立製作所 汎用コンピュータ事業部 内 (56)参考文献 特開 平６−302694（ＪＰ，Ａ) 特開 昭60−261155（ＪＰ，Ａ) 特開 平３−196661（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 17/50 H05K 3/00
Claims (4)
- 【請求項１】 半導体集積回路の配線方法であって、配
線対象ネットについて、最初に配線長の最長のものを所
定の配線チャネルに割付け、該最初に割付けた配線チャ
ネルを基準に最小配線間隔のＮ倍ピッチ（Ｎは２以上の
整数）の配線チャネルを定義し、以下、配線長の長い順
に、前記定義したＮ倍ピッチの配線チャネルを優先的に
使用して配線を行うことを特徴する半導体集積回路配線
方法。 - 【請求項２】 半導体集積回路の配線方法であって、配
線対象ネットについて、配線長が基準長を超えている任
意のものを最初に所定の配線チャネルに割付け、該最初
に割付けた配線チャネルを基準に最小配線間隔のＮ倍ピ
ッチ（Ｎは２以上の整数）の配線チャネルを定義し、以
下、配線長が基準長を超えているものを順次、前記定義
したＮ倍ピッチの配線チャネルを優先的に使用して配線
を行うことを特徴する半導体集積回路配線方法。 - 【請求項３】 半導体集積回路の配線方法であって、素
子の駆動能力に応じて平行配線長制限値を決定し、該平
行配線長制限値以下の平行配線長に抑え配線することを
特徴とする半導体集積回路配線方法。 - 【請求項４】 半導体集積回路の配線方法であって、素
子間を接続する際に、着目する素子の出力の駆動能力と
その配線に対し他の配線が隣接し始めるまでの距離とに
基づいて平行配線長制限値を決定し、その制限値以下の
平行配線長に抑えて配線することを特徴とする半導体集
積回路配線方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19962195A JP3175812B2 (ja) | 1995-08-04 | 1995-08-04 | 半導体集積回路配線方法 |
| US08/691,708 US5872719A (en) | 1995-08-04 | 1996-08-02 | Method of wiring semiconductor integrated circuit and semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19962195A JP3175812B2 (ja) | 1995-08-04 | 1995-08-04 | 半導体集積回路配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0951037A JPH0951037A (ja) | 1997-02-18 |
| JP3175812B2 true JP3175812B2 (ja) | 2001-06-11 |
Family
ID=16410902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19962195A Expired - Fee Related JP3175812B2 (ja) | 1995-08-04 | 1995-08-04 | 半導体集積回路配線方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5872719A (ja) |
| JP (1) | JP3175812B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202195B1 (en) * | 1996-07-26 | 2001-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit layout method |
| JP3184796B2 (ja) * | 1998-03-19 | 2001-07-09 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 配線設計装置およびその方法 |
| JP4515544B2 (ja) * | 1998-09-25 | 2010-08-04 | 株式会社日立製作所 | 半導体集積回路の配線条件処理方法 |
| JP4282687B2 (ja) * | 2006-05-10 | 2009-06-24 | エルピーダメモリ株式会社 | 半導体集積回路の設計方法及び設計装置 |
| JP5900540B2 (ja) * | 2014-06-25 | 2016-04-06 | 富士通株式会社 | レイアウト設計方法及びレイアウト設計支援プログラム |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3621208A (en) * | 1969-07-15 | 1971-11-16 | Texas Instruments Inc | Signal point interconnection routing |
| US3644937A (en) * | 1969-07-15 | 1972-02-22 | Texas Instruments Inc | Channel-stacking input/output interconnections |
| JPH0770598B2 (ja) * | 1986-03-20 | 1995-07-31 | 株式会社東芝 | 半導体集積回路装置の配線方法 |
| JPS63278249A (ja) * | 1986-12-26 | 1988-11-15 | Toshiba Corp | 半導体集積回路装置の配線方法 |
| JPS63237436A (ja) * | 1987-03-26 | 1988-10-03 | Toshiba Corp | 半導体集積回路装置の配線方法 |
| US5124273A (en) * | 1988-06-30 | 1992-06-23 | Kabushiki Kaisha Toshiba | Automatic wiring method for semiconductor integrated circuit devices |
| US5295082A (en) * | 1989-02-22 | 1994-03-15 | The Boeing Company | Efficient method for multichip module interconnect |
| JPH03188650A (ja) * | 1989-12-18 | 1991-08-16 | Hitachi Ltd | 配線経路処理方法、配線経路処理システム、及び半導体集積回路 |
| JP2663680B2 (ja) * | 1990-05-24 | 1997-10-15 | 松下電器産業株式会社 | チャネル配線方法 |
| JP2938955B2 (ja) * | 1990-10-02 | 1999-08-25 | 株式会社日立製作所 | 半導体集積装置の配線方法 |
| JP2673046B2 (ja) * | 1991-01-31 | 1997-11-05 | 株式会社日立製作所 | 半導体集積回路配線方法 |
| JPH0689311A (ja) * | 1992-09-07 | 1994-03-29 | Hitachi Medical Corp | 診断画像記録装置 |
| EP0610626A3 (en) * | 1993-01-28 | 1995-02-08 | Advanced Micro Devices Inc | Method for simulating an integrated circuit. |
| US5500805A (en) * | 1993-10-06 | 1996-03-19 | Nsoft Systems, Inc. | Multiple source equalization design utilizing metal interconnects for gate arrays and embedded arrays |
| US5510999A (en) * | 1993-10-06 | 1996-04-23 | Nsoft Systems, Inc. | Multiple source equalization design for gate arrays and embedded arrays |
| US5689432A (en) * | 1995-01-17 | 1997-11-18 | Motorola, Inc. | Integrated circuit design and manufacturing method and an apparatus for designing an integrated circuit in accordance with the method |
-
1995
- 1995-08-04 JP JP19962195A patent/JP3175812B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-02 US US08/691,708 patent/US5872719A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5872719A (en) | 1999-02-16 |
| JPH0951037A (ja) | 1997-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0770598B2 (ja) | 半導体集積回路装置の配線方法 | |
| JP3175812B2 (ja) | 半導体集積回路配線方法 | |
| JP3119197B2 (ja) | クロストークを考慮した自動配線方法 | |
| US6496968B1 (en) | Hierarchical wiring method for a semiconductor integrated circuit | |
| JPH06302694A (ja) | 半導体装置 | |
| US6654943B2 (en) | Method, system, and computer program product for correcting anticipated problems related to global routing | |
| JP3027949B2 (ja) | 半導体集積回路の自動配線方法 | |
| JP2817517B2 (ja) | Ｌｓｉの配置配線システム | |
| JP2833505B2 (ja) | 半導体集積回路の自動配線方法 | |
| JP3080077B2 (ja) | 半導体集積回路のレイアウト設計方法及び設計システム | |
| JP3065285B2 (ja) | 自動配置配線装置および自動配置配線方法 | |
| JPH04251961A (ja) | Ｃａｄによる回路ブロックの配置設計方式 | |
| JP3457480B2 (ja) | 自動配置方法 | |
| US20080178136A1 (en) | Method, Apparatus, and Computer Program Product for Implementing Balanced Wiring Delay Within an Electronic Package | |
| JP2003044535A (ja) | 半導体集積回路の設計方法 | |
| JPH11265940A (ja) | 半導体集積回路の配線方法 | |
| JP2877086B2 (ja) | 回路図面生成装置及び回路図面生成方法 | |
| JP3398710B2 (ja) | 汎用メモリマクロ化処理装置及び汎用メモリマクロ化処理方法 | |
| JP3139400B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JP2844945B2 (ja) | 集積回路のレイアウト設計方式 | |
| JP2956271B2 (ja) | 集積回路設計方法 | |
| JP2001265831A (ja) | 並行配線制御方法 | |
| JP3201463B2 (ja) | 半導体集積回路の設計装置および設計方法 | |
| JP2655473B2 (ja) | 対話型配線設計方法 | |
| JP2000208633A (ja) | 自動配線装置及び方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080406 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |