JP4282687B2 - 半導体集積回路の設計方法及び設計装置 - Google Patents

Description

本発明は半導体集積回路の設計方法及び設計装置に関し、特に、所定のレイアウト領域内において自動配線を行うための設計方法及び設計装置に関する。

半導体集積回路の設計では、回路ブロック同士を接続する配線の位置を自動配線ツールによって設計することが一般的である。配線の位置を決めるアルゴリズムは自動配線ツールによって異なるが、まず、各ネットの幹線を規定し、次に、幹線と入力ピン及び出力ピンとを接続する引き込み配線を規定することにより、ネットごとに入力ピンと出力ピンを相互に接続する方法が知られている。

図１７は、上述した従来のアルゴリズムによる自動配線方法を説明するためのフローチャートであり、図１８〜図２０は、自動配線すべきレイアウト領域を示す模式図である。

本例では、図１８に示すように、レイアウト領域１０内に形成された複数の回路ブロック１２ａ，１２ｂのうち、回路ブロック１２ａの出力ピン１４を回路ブロック１２ｂの入力ピン１６に接続する場合を例に説明する。尚、レイアウト領域１０内には他のネットも多数存在しているが、説明を分かりやすくするため、ここでは回路ブロック１２ａの出力ピン１４と回路ブロック１２ｂの入力ピン１６からなるネットにのみ着目して説明を進める。

まず、レイアウト領域１０内に存在する出力ピン１４及び入力ピン１６のＸ座標とＹ座標を取得する（ステップＳ１）。図１８に示すように、当該ネットは、１個の出力ピン１４と複数個（１４個）の入力ピン１６によって構成されている。つまり、当該ネットは、回路ブロック１２ａの出力信号を、１４個の回路ブロック１２ｂの入力信号として共通に供給するためのネットである。

次に、全てのピン１４，１６のＹ座標の平均値を演算し、得られたＹ座標を幹線のＹ座標２０ｙとして決定する（ステップＳ２）。さらに、全てのピン１４，１６のＸ座標の中から、最も値の小さい（最も左に位置する）Ｘ座標と、最も値の大きい（最も右に位置する）Ｘ座標を選択し、これらを幹線の端部のＸ座標２０ｘｌ，２０ｘｒとして決定する（ステップＳ３）。

尚、実際には、複数のネットについて上記の処理（ステップＳ１〜Ｓ３）を行うため、各ネットに対応する幹線同士の間隔が狭くなりすぎたり、場合によってはショートする位置となることがある。このような場合には、一部の幹線のＹ座標を増減させることによって微調整する。

以上により幹線の位置が確定するため、図１９に示すように、決定したＸＹ座標に基づいて幹線２０を仮想的に配線する（ステップＳ４）。ここで、「仮想的に」としたのは、実際のデバイスに配線が行われたわけではなく、あくまで自動配線ツール内で配線位置が確定したに過ぎないからである。

そして、図２０に示すように、全てのピン１４，１６と幹線２０とを接続する引き込み配線２２，２４をＸ方向に仮想的に配線する（ステップＳ５）。ここで、出力ピン１４に接続される引き込み配線２２については、その配線幅を十分に大きく設定する。これは、一つの出力ピン１４が多数の入力ピン１６に接続されるため、入力ピン１６に接続される引き込み配線２４に比べて、出力ピン１４に接続される引き込み配線２２の抵抗値を十分に低くする必要があるからである。

以上により、当該ネットの自動配線が完了する。上述の通り、実際には複数のネットについて上記の処理（ステップＳ１〜Ｓ５）を行い、これにより、レイアウト領域１０内の全てのネットについての自動配線が完了する。

尚、半導体集積回路の自動配線に関する技術としては、例えば、特許文献１〜６に記載された技術が知られている。
特開２００３−１６１２６号公報 特開平１１−６７９２６号公報 特開２０００−３４９１６０号公報 特開平６−１６３６９６号公報 特開２００３−３３２４３１号公報 特開２０００−２１６２５２号公報

しかしながら、上述した従来の自動配線方法では、接続すべきピン１４，１６の数と実質的に同数の引き込み配線２２，２４が必要となる。これは、レイアウト領域１０の面積に対してネット数が比較的少ない場合には大きな問題とならないが、レイアウト領域１０の面積に対してネット数が多い場合、換言すれば、ネット数に対してレイアウト領域１０の面積が狭い場合には、自動配線不能なネットが発生する原因となることがあった。

ネット数に対してレイアウト領域１０の面積が比較的狭い半導体集積回路としては、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリが挙げられる。半導体メモリは、大部分のエリアがメモリセル領域として使用されており、しかも、低コスト化の要求が非常に強いために、多層化によってメモリセル領域上に配線領域を形成することが難しいからである。このため、半導体メモリにおいては、デコーダなど周辺回路を構成する回路ブロック間の配線は、狭い周辺回路領域内で行わざるを得ず、その結果、従来の自動配線ツールを用いると自動配線不能なネットが発生することが多かった。

したがって、本発明の目的は、改良された半導体集積回路の設計方法及び設計装置を提供することである。

また、本発明の他の目的は、引き込み配線の数を削減可能な半導体集積回路の設計方法及び設計装置を提供することである。

また、本発明のさらに他の目的は、半導体メモリの周辺回路領域を自動配線するのに適した設計方法及び設計装置を提供することである。

本発明による半導体集積回路の設計方法は、同一のネットを構成する出力ピン及び複数の入力ピンを相互に配線する半導体集積回路の設計方法であって、前記出力ピンの座標及び前記複数の入力ピンの各座標に基づいて、前記出力ピン上を通るもしくは前記出力ピンに近接したメイン幹線の座標を規定する第１のステップと、前記メイン幹線の座標を基準として、前記複数の入力ピンを複数のグループにグループ化する第２のステップと、同一のグループに属する前記入力ピンを相互に接続するサブ幹線を規定する第３のステップと、少なくとも前記メイン幹線と前記サブ幹線とを接続する第１の引き込み配線を規定する第４のステップとを備えることを特徴とする。

ここで、第１乃至第４のステップは時間的な順序を規定するものではない。したがって、例えば第３のステップを第１又は２のステップの前に行っても構わない。

また、本発明による半導体集積回路の設計装置は、同一のネットを構成する複数の入力ピンとこれらに共通接続される出力ピンの座標を取得する座標取得手段と、前記出力ピンの座標及び前記複数の入力ピンの各座標に基づいて、前記出力ピン上を通るもしくは前記出力ピンに近接したメイン幹線の位置を決定する第１の配線位置演算手段と、前記メイン幹線の座標を基準として、前記複数の入力ピンをグループ化するグループ化手段と、同一のグループに属する前記入力ピンを相互に接続するサブ幹線の位置を決定する第２の配線位置演算手段と、前記メイン幹線と前記サブ幹線とを接続する引き込み配線の位置を決定する第３の配線位置演算手段とを備える。

ここで、上記の各手段は、それぞれ物理的に独立した要素である必要はない。したがって、物理的に１つの装置・機構が２以上の手段を構成しても構わないし、逆に、物理的に２以上の装置・機構によって１つの手段を構成しても構わない。さらに、上記の各手段が物理的な装置・機構であることも必須でなく、コンピュータが所定のプログラムを実行することによって実現される機能であっても構わない。

本発明によれば、複数のピンをグループ化し、これらをサブ幹線によって相互に接続していることから、引き込み配線の数を減らすことが可能となる。これにより、レイアウト領域の面積に対してネット数が多い場合であっても、自動配線不能なネットが発生する可能性が大幅に少なくなる。したがって、半導体メモリの周辺回路のように、レイアウト領域の面積が小さく、且つ、配線領域の多層化が困難な回路であっても、効率よく自動配線を行うことが可能となる。

しかも、本発明によれば、従来に比べて合計配線長が短くなることから、配線容量を低減することも可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体集積回路の設計装置の構成を示すブロック図である。

本実施形態による設計装置１００は、所定のレイアウト領域内を自動配線するための装置（自動配線ツール）であり、同一ネットに属する出力ピン及び入力ピンのＸ座標及びＹ座標を入力部１０１に入力すると、当該ネットの配線位置を示すデータが出力部１０２から出力される。尚、設計装置１００を構成する各要素は、それぞれ物理的に独立した要素である必要はなく、コンピュータが所定のプログラムを実行することにより達成される機能であっても構わない。

自動配線すべきピンの座標は、入力部１０１を介して入力され、座標取得部１０３にて一時的に保存される。座標取得部１０３に保存された座標は、グループ化制御部１０４及び演算部１１０に供給され、これにより幹線及び引き込み配線の位置が決定される。

本発明では、幹線が「メイン幹線」と「サブ幹線」に分類される。図１に示すように、演算部１１０には、メイン幹線用の配線位置演算部１１１と、サブ幹線用の配線位置演算部１１２と、引き込み配線用の配線位置演算部１１３が含まれており、メイン幹線、サブ幹線及び引き込み配線の位置は、それぞれ対応する配線位置演算部１１１〜１１３による演算によって算出される。

以下、フローチャートを用いて設計装置１００の動作、すなわち、本実施形態による半導体集積回路の設計方法について説明する。

図２は、設計装置１００の動作を示すフローチャートであり、図３〜図６は、自動配線すべきレイアウト領域１０の一例を示す模式図である。

図３に示すように、レイアウト領域１０の構成は、従来技術の説明において例示したレイアウト領域１０とほぼ同一の構成を有している。したがって、レイアウト領域１０内に形成された複数の回路ブロック１２ａ，１２ｂのうち、回路ブロック１２ａの出力ピン１４と回路ブロック１２ｂの入力ピン１６は同一のネットに属している。設計装置１００は、これら同一ネットに属するピン１４，１６を相互に接続する配線の位置を自動計算する。

レイアウト領域１０には、複数の回路ブロック１２ａ，１２ｂがＸ方向に帯状に存在する回路エリア２と、これら帯状の回路エリア２に挟まれた予備エリア４とを含んでいる。予備エリア４は、回路設計の初期においてはトランジスタなどの回路が形成されない空き領域であり、回路設計が進んだ後、必要に応じて回路を追加するためのエリアである。但し、本実施形態による設計装置１００が対象とする配線は、トランジスタレベルよりも上層に位置する配線層の配線であることから、回路エリア２及び予備エリア４のいずれにも配線を形成することができる。

既に説明したとおり、レイアウト領域１０内には他のネットも多数存在している。しかしながら、説明を分かりやすくするため、回路ブロック１２ａの出力ピン１４と回路ブロック１２ｂの入力ピン１６からなるネットにのみ着目して説明を進める。

まず、入力部１０１を介して、レイアウト領域１０内に存在する出力ピン１４及び入力ピン１６のＸ座標とＹ座標を取得する（ステップＳ１１）。取得した座標は、座標取得部１０３に保存される。図３に示すように、当該ネットは１個の出力ピン１４と複数個（１４個）の入力ピン１６によって構成されている。

次に、メイン幹線用の配線位置演算部１１１により、ピン１４，１６ごとに定められた重み付けを考慮してＹ座標の平均値を演算し、得られたＹ座標をメイン幹線のＹ座標３０ｙとして決定する（ステップＳ１２）。重み付けは、入力ピン１６よりも出力ピン１４の方がＹ座標の平均値に大きな影響を与えるように設定される。特に限定されるものではないが、入力ピン１６の数とほぼ同じ重み付けを出力ピン１４に持たせることが好ましい。本例では、入力ピン１６の数が１４個であることから、出力ピン１４に対して入力ピン１６の１４倍程度の重み付けを与えればよい。これにより、配線位置演算部１１１が算出するＹ座標３０ｙは、より出力ピン１４に近い座標となる。尚、重み付けの具体的な値は、入力部１０１を介して供給されるものであっても構わないし、配線位置演算部１１１の内部の固定値を用いても構わない。また、入力ピン１６の数などから配線位置演算部１１１が自動計算しても構わない。

次に、グループ化制御部１０４により、互いに近接した位置に存在する入力ピン１６をグループ化する。つまり、入力ピン１６を複数のグループに分類する（ステップＳ１３）。グループ化のルールとしては、互いにＹ座標が等しく、且つ、互いの距離がメイン幹線のＹ座標３０ｙまでの距離よりも近い入力ピン１６同士を同一のグループとすることが好ましい。このようなルールを適用すると、図３に示すように４つのグループＧ１〜Ｇ４が形成される。略中央に位置する入力ピン１６ａ，１６ｂについては、互いにＹ座標が等しいものの、両者の距離がメイン幹線までの距離よりも遠いためグループ化されない。したがって、これらは独立した入力ピンのままとされる。

このようにして入力ピン１６のグループ化が完了すると、図４に示すように、サブ幹線用の配線位置演算部１１２によって、同一のグループに属する入力ピン１６を相互に接続するサブ幹線４１〜４４が仮想的に配線される（ステップＳ１４）。既に説明したとおり、「仮想的に」としたのは、実際のデバイスに配線が行われたわけではなく、あくまで設計装置１００内で配線位置が確定したに過ぎないからである。

図４に示すように、サブ幹線４１〜４４はＸ方向に沿って敷設され、そのＹ座標は当該グループを構成する入力ピン１６のＹ座標と同一とされる。また、サブ幹線４１〜４４の左端は、当該グループに含まれる入力ピン１６のうち、最も左に位置する入力ピン１６のＸ座標に設定され、サブ幹線４１〜４４の左端は、当該グループに含まれる入力ピン１６のうち、最も右に位置する入力ピン１６のＸ座標に設定される。

次に、メイン幹線用の配線位置演算部１１１により、メイン幹線３０の端部のＸ座標３０ｘｌ，３０ｘｒが算出される（ステップＳ１５）。これは、各サブ幹線４１〜４４の中央部のＸ座標、いずれのグループにも属さない入力ピン１６ａ，１６ｂのＸ座標、並びに、出力ピン１４のＸ座標のうち、最も値の小さい（最も左に位置する）Ｘ座標と、最も値の大きい（最も右に位置する）Ｘ座標を選択し、これらをメイン幹線３０の端部のＸ座標３０ｘｌ，３０ｘｒと定義することにより行う。

以上によりメイン幹線３０の座標が確定するため、メイン幹線用の配線位置演算部１１１は、図５に示すようにメイン幹線３０を仮想的に配線する（ステップＳ１６）。メイン幹線３０を形成すべき配線層は、サブ幹線４１〜４４を形成すべき配線層と同一の配線層であっても構わないし、異なる配線層であっても構わない。前者の場合、配線層の数を少なくすることができるため、低コスト化を実現することが可能となる。一方、後者の場合には、配線層の多層化により配線効率を高めることが可能となる。特に後者の場合、メイン幹線３０の配線膜厚をサブ幹線４１〜４４の配線膜厚よりも大きくすることができ、この場合、電流が集中するメイン幹線３０の低抵抗化を図ることが可能となる。

尚、実際には、複数のネットについて上記の処理（ステップＳ１１〜Ｓ１６）を行うため、各ネットに対応するメイン幹線３０同士の間隔が狭くなりすぎたり、場合によってはショートする位置となったりすることがあるため、このような場合には、一部のメイン幹線３０のＹ座標を増減させることによって微調整する。同様に、サブ幹線４１〜４４についてもこのような問題が生じた場合には、一部のサブ幹線４１〜４４のＹ座標を増減させることによって微調整する。このような微調整は、配線位置演算部１１１，１１２により行われる。

そして、図６に示すように、引き込み配線用の配線位置演算部１１３によって、メイン幹線３０と全てのサブ幹線４１〜４４とを接続する引き込み配線５１をＸ方向に仮想的に配線し、さらに、メイン幹線３０とグループ化されていない全てのピン（出力ピン１４及び入力ピン１６ａ，１６ｂ）とを接続する引き込み配線５２，５３を、Ｘ方向に仮想的に配線する（ステップＳ１７）。

引き込み配線５１〜５３を形成すべき配線層は、メイン幹線３０又はサブ幹線４１〜４４を形成すべき配線層と異なる配線層とする必要がある。そして、引き込み配線５１〜５３とメイン幹線３０又はサブ幹線４１〜４４が交差する箇所には、層間絶縁膜を貫通するスルーホール電極（図示せず）を設け、これによって両者を短絡する。

ここで、出力ピン１４に接続される引き込み配線５３については、その配線幅を十分に大きく設定する。その理由は既に説明した通りである。また、引き込み配線５１については、対応するサブ幹線４１〜４４の中央部に接続されるよう、そのＸ方向における位置が定められる。

以上により、当該ネットの自動配線が完了し、各配線位置を示すデータが出力部１０２から出力される。上述の通り、実際には複数のネットについて上記の処理（ステップＳ１１〜Ｓ１７）が行われ、これにより、レイアウト領域１０内の全てのネットについての自動配線が完了する。

このように、本実施形態によれば、互いに近接した複数の入力ピン１６をグループ化し、これらをサブ幹線４１〜４４によって相互に接続していることから、Ｘ方向に敷設される引き込み配線５１の数を減らすことが可能となる。これにより、レイアウト領域１０の面積に対してネット数が多い場合、つまり、ネット数に対してレイアウト領域１０の面積が狭い場合であっても、自動配線不能なネットが発生する可能性が大幅に少なくなる。したがって、本実施形態による半導体集積回路の設計装置１００は、半導体メモリの周辺回路のように、レイアウト領域の面積が小さく、且つ、配線領域の多層化が困難な回路の自動配線を効率よく行うことが可能となる。

しかも、メイン幹線３０のＹ方向における位置を決定する際、入力ピン１６よりも大きな重み付けを出力ピン１４に与えていることから、メイン幹線３０と出力ピン１４とのＹ方向における距離が従来よりも短くなる。このため、出力回路である回路ブロック１２ａの出力負荷を低減することができる。

さらに、本実施形態によれば、従来に比べて合計配線長が短くなることから、配線容量を低減することも可能となる。合計配線長の短縮効果は、ピンの数やピンの配置によって異なるが、一例として、図７に示すレイアウトを想定すると、本実施形態ではＸ方向の合計配線長が２１５μｍ（＝５５μｍ＋８×２０μｍ）、Ｙ方向の合計配線長が３２０μｍ（＝８×２×２０μｍ）であることから、合計５３５μｍとなる。これに対し、従来の方法で自動配線を行うと、図８に示すように、Ｘ方向の合計配線長が１００μｍ、Ｙ方向の合計配線長が１５００μｍ（＝７．５×１０×２０μｍ）であることから、合計１６００μｍとなる。

この場合、合計配線長は約１／３に低減していることから、Ｘ方向における配線容量パラメータとＹ方向における配線容量パラメータとがほぼ同じであると仮定すると、配線容量も約１／３に低減することになる。このような効果はピンの数が多いほど顕著となる。

尚、図７に示した例のように、グループ化されていない入力ピン１６ｃがメイン幹線３０の敷設位置に存在するケースにおいては、メイン幹線３０とグループ化されていない入力ピン１６ｃとを接続する引き込み配線５２（図６参照）は当然ながら不要である。また、図９に示すように、グループ化されていない入力ピン１６ｄが他の引き込み配線５１の敷設位置に存在するケースにおいても、専用の引き込み配線５２は不要である。つまり、本発明において、メイン幹線３０とグループ化されていない入力ピン１６とを接続する専用の引き込み配線５２を設けることは必須でない。

同様に、図７に示した例のように、出力ピン１４がメイン幹線３０の敷設位置に存在するケースにおいては、当然ながら、メイン幹線３０と出力ピン１４とを接続する引き込み配線５３（図６参照）は不要である。また、図１０に示すように、出力ピン１４が他の引き込み配線５１の敷設位置に存在するケースにおいても、専用の引き込み配線５３は不要である。つまり、本発明において、メイン幹線３０と出力ピン１４とを接続する専用の引き込み配線５３を設けることも必須でない。

さらに、上記実施形態では、メイン幹線の数を１本としているが、本発明がこれに限定されるものではなく、１つのネットに対して複数のメイン幹線を割り当てても構わない。

図１１は、１つのネットに２本のメイン幹線３０を割り当てた例を示す模式図である。

図１１に示す例では、Ｙ方向における入力ピン１６の分布に隔たりがあり、Ｙ座標の大きい（上側に位置する）群と、Ｙ座標の小さい（下側に位置する）群に分かれている。このようなケースでは、Ｙ座標の平均値をメイン幹線のＹ座標３０ｙとして決定すると（ステップＳ１２参照）、メイン幹線３０の位置が多くの入力ピン１６から遠くなってしまう。その結果、引き込み配線の合計長が長くなるため、配線効率が低下したり、配線抵抗が高くなったりする。

このような問題を防ぐべく、図１１に示す例では、Ｙ座標の大きい群とＹ座標の小さい群に対して、メイン幹線３０をそれぞれ割り当てている。２つのメイン幹線３０は、引き込み配線５４によって相互に接続される。これにより、メイン幹線３０と入力ピン１６との距離が近くなるため、配線効率が高まるとともに、配線抵抗を低減することが可能となる。

メイン幹線３０の数を何本にするかは、次の基準により判定すればよい。つまり、図１２に示すように、Ｙ方向における出力ピン１４及び入力ピン１６の分布を調べ、ピン数がしきい値Ｎ未満となるＹ座標の２点間の距離Ｄを演算する。その結果、距離Ｄが所定の長さ以上であれば、Ｙ方向における分布に大きな隔たりがあると判断し、Ｙ座標の大きい群Ａと、Ｙ座標の小さい群Ｂに分けてＹ座標の平均値の算出を行えばよい。

次に、同一ネットに含まれる入力ピンが階層構造を有している場合の設計方法について説明する。

図１３は、入力ピンが階層構造を有している場合における設計装置１００の動作を示すフローチャートであり、図１４〜図１６は、自動配線すべきレイアウト領域１０の一例を示す模式図である。ここで「階層構造」とは、回路ブロック間の配線に設計上の優先順位が設けられていることをいい、配線層の物理的な上下を指すものではない。例えば、下位の回路ブロックについての配線位置を確定した後、上位の回路ブロックについての配線位置を決定する必要がある場合などが該当する。

図１４に示すように、本例によるレイアウト領域２００には、下位に割り当てられるセル群２１１〜２１４と、上位に割り当てられるセル群２２１，２２２が含まれている。下位のセル群２１２〜２１４にはそれぞれ入力ピン２１０が設けられており、上位のセル群２２１，２２２にはそれぞれ入力ピン２２０が設けられている。また、下位のセル群２１１には、出力ピン２３０が設けられている。これら入力ピン２１０，２２０及び出力ピン２３０は同一のネットに属しており、設計装置１００は、これら同一ネットに属するピンを相互に接続する配線の位置を自動計算する。

尚、レイアウト領域２００には他のネットも多数存在しているが、説明を分かりやすくするため、入力ピン２１０，２２０及び出力ピン２３０からなるネットにのみ着目して説明を進める。

まず、レイアウト領域２００内に存在する入力ピン２１０，２２０及び出力ピン２３０のうち、下位のセル群２１１〜２１４に属する入力ピン２１０及び出力ピン２３０のＸ座標とＹ座標を取得する（ステップＳ２１）。そして、取得したＸ座標及びＹ座標の分布を解析し、Ｘ方向に広く分布しているか、或いは、Ｙ方向に広く分布しているかを判断する（ステップＳ２２）。

その結果、Ｘ方向に広く分布していると判断された場合には（ステップＳ２２：Ｘ方向）、メイン幹線の延在方向をＸ方向に設定し（ステップＳ２３）、Ｙ方向に広く分布していると判断された場合には（ステップＳ２２：Ｙ方向）、メイン幹線の延在方向をＹ方向に設定する（ステップＳ２４）。図１４に示すレイアウト領域２００においては、下位のセル群２１１〜２１４に属するピン２１０，２３０がＸ方向に広く分布していることから、メイン幹線の延在方向はＸ方向に設定される。

次に、図２に示したステップＳ１２〜Ｓ１７と同様の配線処理を行うことにより、図１５に示すように、メイン幹線２５１，サブ幹線２６１、引き込み配線２７１の位置を決定する。これにより、下位のセル群についての仮想的な配線を完了する（ステップＳ２５）。尚、メイン幹線の延在方向がＹ方向に設定された場合には、図２に示したステップＳ１２〜Ｓ１７におけるＸ方向とＹ方向を逆にして配線処理を行えばよい。

図１５に示すように、同じセル群２１２に含まれる２つの入力ピン２１０はグループ化されている。これら２つの入力ピン２１０はＹ座標が完全には一致していないが、互いのＹ座標が近接しており、且つ、互いの距離がメイン幹線２５１のＹ座標までの距離よりも近いことから、グループ化されている。このように、本発明においてグループ化される入力ピンは、互いのＹ座標が完全に一致している必要はない。

尚、実際には、複数のネットについて上記の処理を行うため、必要に応じてメイン幹線２５１及びサブ幹線２６１の座標を増減させることによって、他のネットとのショートなどが発生しないよう微調整する。この場合、他のネットの全階層に対してショートなどが発生しないようにチェックする必要がある。

そして、より上位の未配線の階層が存在するか否かを判断し（ステップＳ２６）、存在する場合には（ステップＳ２６：ＹＥＳ）、ステップＳ２１に戻って、上位のセル群２２１，２２２に属する入力ピン２２０のＸ座標とＹ座標を取得する。その後は、上述した処理を行うことにより、図１６に示すように、メイン幹線２５２，サブ幹線２６２、引き込み配線２７２の位置を決定する。

ここで、レイアウト領域２００においては、上位のセル群２２１，２２２に属するピンがＹ方向に広く分布していることから、図１６に示すように、メイン幹線２５２、サブ幹線２６２の延在方向はＹ方向に設定されている。この場合、下位のメイン幹線２５１と上位のメイン幹線２５２とは、互いに異なる配線層に形成することが好ましい。例えば、下位のメイン幹線２５１及びサブ幹線２６１を形成する配線層に、上位の引き込み配線２７２を形成し、下位の引き込み配線２７１を形成する配線層に、上位のメイン幹線２５２及びサブ幹線２６２を形成すればよい。この場合、メイン幹線２５１とメイン幹線２５２の交点２５３には、層間絶縁膜を貫通するスルーホール電極を設けることによって両者を短絡する。

そして、全ての階層についての自動配線が完了したと判断されれば（ステップＳ２６：ＮＯ）、一連の処理を完了する。

このように、同一ネットに含まれる入力ピンが階層構造を有している場合、より下位の階層から順次自動配線を行うことにより、全ての階層についての自動配線を完了させることが可能となる。また、階層ごとにピンの分布を解析し、これに基づいてメイン幹線などの延在方向を決定していることから、高い配線効率を得ることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、本発明においてＸ方向及びＹ方向の定義はあくまで相対的であり、絶対的な方向を示すものではない。

また、複数のピンをグループ化する基準についても特に限定されず、上記実施形態のように、互いにＹ座標が同一又は近接し、且つ、互いの距離がメイン幹線のＹ座標までの距離よりも近いピン同士をグループ化するという基準の他、互いの距離があらかじめ定められた距離よりも短ければ自動的にグループ化するといった基準を採用しても構わない。

本発明の好ましい実施形態による半導体集積回路の設計装置１００の構成を示すブロック図である。 設計装置１００の動作を示すフローチャートである。 自動配線すべきレイアウト領域（配線前の状態）を示す模式図である。 自動配線すべきレイアウト領域（サブ幹線を配線した状態）を示す模式図である。 自動配線すべきレイアウト領域（メイン幹線を配線した状態）を示す模式図である。 自動配線すべきレイアウト領域（配線後の状態）を示す模式図である。 本発明の好ましい実施形態の方法により配線した他のレイアウト領域を示す模式図である。 図７に示すレイアウト領域を従来の方法により配線した例を示す模式図である。 引き込み配線５２が不要となるレイアウト領域の例を示す模式図である。 引き込み配線５３が不要となるレイアウト領域の例を示す模式図である。 １つのネットに２本のメイン幹線３０を割り当てた例を示す模式図である。 メイン幹線の本数を判定する方法を説明するための図である。 入力ピンが階層構造を有している場合における設計装置１００の動作を示すフローチャートである。 自動配線すべきレイアウト領域（配線前の状態）を示す模式図である。 自動配線すべきレイアウト領域（下位の階層を配線した状態）を示す模式図である。 自動配線すべきレイアウト領域（上位の階層を配線した状態）を示す模式図である。 従来のアルゴリズムによる自動配線方法を説明するためのフローチャートである。 自動配線すべきレイアウト領域（配線前の状態）を示す模式図である。 自動配線すべきレイアウト領域（幹線を配線した状態）を示す模式図である。 自動配線すべきレイアウト領域（配線後の状態）を示す模式図である。

符号の説明

２ 回路エリア
４ 予備エリア
１０，２００ レイアウト領域
１２ａ，１２ｂ 回路ブロック
１４，２３０ 出力ピン
１６，１６ａ，１６ｂ，１６ｃ，１６ｄ，２１０，２２０ 入力ピン
２０ 幹線
２０ｘｌ，２０ｘｒ 幹線の端部のＸ座標
２０ｙ 幹線のＹ座標
２２，２４，５１〜５４，２７１，２７２ 引き込み配線
３０，２５１，２５２ メイン幹線
３０ｘｌ，３０ｘｒ メイン幹線の端部のＸ座標
３０ｙ メイン幹線のＹ座標
４１〜４４，２６１，２６２ サブ幹線
１００ 設計装置
１０１ 入力部
１０２ 出力部
１０３ 座標取得部
１０４ グループ化制御部
１１０ 演算部
１１１〜１１３ 配線位置演算部
２１１〜２１４，２２１，２２２ セル群
２５３ 交点

Claims (18)

1. 同一のネットを構成する出力ピン及び複数の入力ピンを相互に配線する半導体集積回路の設計方法であって、
   前記出力ピンの座標及び前記複数の入力ピンの各座標に基づいて、前記出力ピン上を通るもしくは前記出力ピンに近接したメイン幹線の座標を規定する第１のステップと、
   前記メイン幹線の座標を基準として、前記複数の入力ピンを複数のグループにグループ化する第２のステップと、
   同一のグループに属する前記入力ピンを相互に接続するサブ幹線を規定する第３のステップと、
   少なくとも前記メイン幹線と前記サブ幹線とを接続する第１の引き込み配線を規定する第４のステップとを備えることを特徴とする半導体集積回路の設計方法。
2. 前記第１のステップにおいては、前記複数の入力ピンにそれぞれ与えられた第１の重み付け及び前記出力ピンに与えられた前記第１の重み付けよりも大きい第２の重み付けに基づいて、前記メイン幹線の座標を規定することを特徴とする請求項１に記載の半導体集積回路の設計方法。
3. 前記第２の重み付けは、前記第１の重み付けの前記入力ピン数倍であることを特徴とする請求項２に記載の半導体集積回路の設計方法。
4. 前記第２のステップは、互いに近接した位置にある前記入力ピンをグループ化することにより行うことを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路の設計方法。
5. 前記第２のステップは、一直線上又はその近傍に配置された前記入力ピンをグループ化することにより行うことを特徴とする請求項４に記載の半導体集積回路の設計方法。
6. 前記第４のステップは、いずれのグループにも属さない前記入力ピンと前記メイン幹線とを接続する第２の引き込み配線をさらに規定することを特徴とする請求項１乃至５のいずれか一項に記載の半導体集積回路の設計方法。
7. 前記第４のステップは、前記出力ピンと前記メイン幹線とを接続する第３の引き込み配線をさらに規定することを特徴とする請求項１乃至６のいずれか一項に記載の半導体集積回路の設計方法。
8. 前記第１の引き込み配線よりも前記第３の引き込み配線の配線幅を広く設定することを特徴とする請求項７に記載の半導体集積回路の設計方法。
9. 前記第４のステップにて規定する前記第１の引き込み配線は、前記サブ幹線及び前記メイン幹線の延在方向であるＸ方向に対して実質的に直交するＹ方向に延在する配線であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体集積回路の設計方法。
10. 前記第１のステップにおける前記メイン幹線の前記Ｙ方向における位置の決定は、少なくとも前記入力ピン及び前記出力ピンの前記Ｙ方向の座標に基づいて行うことを特徴とする請求項９に記載の半導体集積回路の設計方法。
11. 前記第１のステップにおける前記メイン幹線の端部の位置の決定は、少なくとも、前記サブ幹線の前記Ｘ方向における中心座標に基づいて行うことを特徴とする請求項９又は１０に記載の半導体集積回路の設計方法。
12. 前記第１のステップにおいては、前記入力ピンの前記Ｙ方向における分布に応じて前記メイン幹線を複数本規定することを特徴とする請求項９乃至１１のいずれか一項に記載の半導体集積回路の設計方法。
13. 前記入力ピンが階層構造を有しており、前記第１乃至第４のステップを階層ごとに行うことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体集積回路の設計方法。
14. 所定の階層に対応するメイン幹線の延在方向と、別の階層に対応するメイン幹線の延在方向が互いに異なることを特徴とする請求項１３に記載の半導体集積回路の設計方法。
15. 少なくとも前記入力ピンの分布に基づいて前記メイン幹線の延在方向を設定することを特徴とする請求項１乃至１４のいずれか一項に記載の半導体集積回路の設計方法。
16. 同一のネットを構成する複数の入力ピンとこれらに共通接続される出力ピンの座標を取得する座標取得手段と、
    前記出力ピンの座標及び前記複数の入力ピンの各座標に基づいて、前記出力ピン上を通るもしくは前記出力ピンに近接したメイン幹線の位置を決定する第１の配線位置演算手段と、
    前記メイン幹線の座標を基準として、前記複数の入力ピンをグループ化するグループ化手段と、
    同一のグループに属する前記入力ピンを相互に接続するサブ幹線の位置を決定する第２の配線位置演算手段と、
    前記メイン幹線と前記サブ幹線とを接続する引き込み配線の位置を決定する第３の配線位置演算手段とを備えることを特徴とする半導体集積回路の設計装置。
17. 前記グループ化手段は、互いに近接した位置にある前記入力ピンをグループ化することを特徴とする請求項１６に記載の半導体集積回路の設計装置。
18. 前記グループ化手段は、一直線上又はその近傍に配置された前記入力ピンをグループ化することを特徴とする請求項１７に記載の半導体集積回路の設計装置。

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