JPS60140843A - ゲ−トアレイｌｓｉ - Google Patents
ゲ−トアレイｌｓｉInfo
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- JPS60140843A JPS60140843A JP24889283A JP24889283A JPS60140843A JP S60140843 A JPS60140843 A JP S60140843A JP 24889283 A JP24889283 A JP 24889283A JP 24889283 A JP24889283 A JP 24889283A JP S60140843 A JPS60140843 A JP S60140843A
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- Japan
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- signal line
- line
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- signal lines
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 208000032366 Oversensing Diseases 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ゲートアレイ型のＬＳＩ（大規模集積回路）
に関し、特に単位ゲート間を結ぶ信号線の幅を分岐点で
異ならせて各種の特性を改善しようとするものである。
に関し、特に単位ゲート間を結ぶ信号線の幅を分岐点で
異ならせて各種の特性を改善しようとするものである。
従来技術と問題点
予め基本的なゲート類を半導体ウェハに形成して半完成
品としておき、ユーザからの注文に応じてゲート相互間
またはゲート、端子間に配線を施こして完成品とするゲ
ートアレイＬＳＩでは、信号線のネソ１−が、通常１つ
のゲートから複数のゲートに対し枝分かれする様なツリ
ー（Ｔｒｅｅ）構造となることが多い。
品としておき、ユーザからの注文に応じてゲート相互間
またはゲート、端子間に配線を施こして完成品とするゲ
ートアレイＬＳＩでは、信号線のネソ１−が、通常１つ
のゲートから複数のゲートに対し枝分かれする様なツリ
ー（Ｔｒｅｅ）構造となることが多い。
従来のＣＡＤによる自動配線は、グリッドイメージによ
り配線ルートを見つけてマスクデータを作るが、この場
合層間または方向（縦か横か）により線幅を異なること
はあっても、同一層内で同じ方向に走る信号線の幅は処
理を容易にするため均一にするのが一般的である。しか
し、ツリー構造の信号線ネットでは基幹部に最も多くの
電流が流れ、分岐して末端に向かう程電流値は減少する
。
り配線ルートを見つけてマスクデータを作るが、この場
合層間または方向（縦か横か）により線幅を異なること
はあっても、同一層内で同じ方向に走る信号線の幅は処
理を容易にするため均一にするのが一般的である。しか
し、ツリー構造の信号線ネットでは基幹部に最も多くの
電流が流れ、分岐して末端に向かう程電流値は減少する
。
にもかかわらず一様な線幅を用いるということは、その
線幅が最大電流に見合うものであるから末端では過剰に
なる。このように過剰な幅の信号線を用いる区間では、
配線が密接して短絡事故を生じ易い、線間容量が増大し
てクロス］・−りが大きくなるなどの問題を生じ易い。
線幅が最大電流に見合うものであるから末端では過剰に
なる。このように過剰な幅の信号線を用いる区間では、
配線が密接して短絡事故を生じ易い、線間容量が増大し
てクロス］・−りが大きくなるなどの問題を生じ易い。
この点を避けるために線幅を一律に細くすると、基幹部
での電圧トロツブが増してノイズマージンが減少する等
の不都合が生ずる。
での電圧トロツブが増してノイズマージンが減少する等
の不都合が生ずる。
発明の目的
本発明は、同一層内で同じ方向に分岐して走る信号線の
幅を、当該信号線部分の電流値に応して異ならせること
で上記の不都合を解消しようとするものである。
幅を、当該信号線部分の電流値に応して異ならせること
で上記の不都合を解消しようとするものである。
発明の構成
本発明は、複数の単位ゲート間が同一層内で基幹部と該
基幹部から枝分れした複数の枝部を有する信号配線によ
って接続され、該信号配線の該枝部の幅は該基幹部より
も狭いことを特徴とするが、以下図示の実施例を参照し
ながらこれを詳細に説明する。
基幹部から枝分れした複数の枝部を有する信号配線によ
って接続され、該信号配線の該枝部の幅は該基幹部より
も狭いことを特徴とするが、以下図示の実施例を参照し
ながらこれを詳細に説明する。
発明の実施例
第１図は本発明の一実施例を示す回路図で、単位ゲート
Ｇｏの出力端から単位ゲート０１〜Ｇ４の各入力端へ向
けて分岐する信号線ネットを例としである。これらの信
号線は同一層内にある。ファンアウト、ファンインなど
の概念からも明らかなようにゲート回路では人、出力回
路が扇状に拡がるケースは多い。ゲー１−Ｇ ｏから初
めの分岐点Ｐ１までば信号線Ｉ−１が走り、そこから２
分岐されて信号線Ｌシ！、Ｉ−３が走る。Ｐ２．Ｐ３は
２次、３次の分岐点で、Ｔ−、、ｈ 、Ｉ−ｒｉは分岐
点Ｐ２から分岐された信号線、Ｌｂ、Ｌｔは分岐点Ｐ３
から分岐された信号線である。本例ではＬ ２． Ｌ
４． Ｌ ａ。
Ｇｏの出力端から単位ゲート０１〜Ｇ４の各入力端へ向
けて分岐する信号線ネットを例としである。これらの信
号線は同一層内にある。ファンアウト、ファンインなど
の概念からも明らかなようにゲート回路では人、出力回
路が扇状に拡がるケースは多い。ゲー１−Ｇ ｏから初
めの分岐点Ｐ１までば信号線Ｉ−１が走り、そこから２
分岐されて信号線Ｌシ！、Ｉ−３が走る。Ｐ２．Ｐ３は
２次、３次の分岐点で、Ｔ−、、ｈ 、Ｉ−ｒｉは分岐
点Ｐ２から分岐された信号線、Ｌｂ、Ｌｔは分岐点Ｐ３
から分岐された信号線である。本例ではＬ ２． Ｌ
４． Ｌ ａ。
Ｌ ７が末端の信号線であるから、その線幅は最も細く
する。これらの線幅を■とし電流値は全て同じとすると
、信号線Ｌａ、Ｌｔに流れる電流の総和が信号線Ｌ ５
に流れるのでその電流値は■＋■−■となり、この部分
の線幅ば■つまり■の２倍とする。同様の理由で信号線
Ｔ、 ３の幅は■十■−■、信号線Ｌ１の幅ば■→−■
−■とする。
する。これらの線幅を■とし電流値は全て同じとすると
、信号線Ｌａ、Ｌｔに流れる電流の総和が信号線Ｌ ５
に流れるのでその電流値は■＋■−■となり、この部分
の線幅ば■つまり■の２倍とする。同様の理由で信号線
Ｔ、 ３の幅は■十■−■、信号線Ｌ１の幅ば■→−■
−■とする。
上述した■〜■は線幅とも電流値とも考えることができ
る。勿論、末端信号線Ｌ ａ、Ｔ−ａ、Ｌ ？の電流値
が全て等しいとは限らず、この場合は単純に■十■−■
とじて信号線Ｌ５の幅を定めることは不正確である。こ
の場合は各信号線の電流値を知り、それらが合流する信
号線では各電流値の和をめて線幅を決定する必要がある
。か−る処理ばＣＡ Ｄ （Ｃｏｍｐｕｔｅｒ Ａｉｄ
ｅｄ Ｄｅｓｉｇｎ ＞では、これらの電流値をアドレ
スとして、予め作成しておいた電流値−線幅の変換表（
テーブル）を参照し、これにより線幅をめて各信号線の
マスクパターンを作成すればよい。
る。勿論、末端信号線Ｌ ａ、Ｔ−ａ、Ｌ ？の電流値
が全て等しいとは限らず、この場合は単純に■十■−■
とじて信号線Ｌ５の幅を定めることは不正確である。こ
の場合は各信号線の電流値を知り、それらが合流する信
号線では各電流値の和をめて線幅を決定する必要がある
。か−る処理ばＣＡ Ｄ （Ｃｏｍｐｕｔｅｒ Ａｉｄ
ｅｄ Ｄｅｓｉｇｎ ＞では、これらの電流値をアドレ
スとして、予め作成しておいた電流値−線幅の変換表（
テーブル）を参照し、これにより線幅をめて各信号線の
マスクパターンを作成すればよい。
第２図は第１図の一部を抽出して示す図である。
第３図は共通のデー１−出力端ＯＵＴによって４個のゲ
ート入力端ＩＮ１〜ＩＮ４から電流を引く信号線ネット
の具体例で、出力ＯＵＴから人力ＩＮまでの間はそれぞ
れ長さの等しい４つの信号線セグメン） Ｌ ａ −Ｌ
ｄに分割され、各ゲート人力からは単位電流ｉが引か
れるものとする。ＰＩ〜Ｐ３はセグメント間の分岐点で
、距離ｅを出力端Ｑ ｔＪ Ｔから入力端Ｉ Ｎに向け
て測るものとする。
ート入力端ＩＮ１〜ＩＮ４から電流を引く信号線ネット
の具体例で、出力ＯＵＴから人力ＩＮまでの間はそれぞ
れ長さの等しい４つの信号線セグメン） Ｌ ａ −Ｌ
ｄに分割され、各ゲート人力からは単位電流ｉが引か
れるものとする。ＰＩ〜Ｐ３はセグメント間の分岐点で
、距離ｅを出力端Ｑ ｔＪ Ｔから入力端Ｉ Ｎに向け
て測るものとする。
第４図の実線イは電流に比例して線幅を異ならせた本発
明による信号線上の電圧ドロップｖＤＲ６１を示す特性
図である。同図の破線口は一律の線幅で第３図と同様の
配線をした場合の電圧ドロ・ノブ特性である。実線イの
特性は最終値が特性口と等しくなるようにしたものであ
る。線幅が一定であると電圧降下は電流値に比例するか
ら、電流が集まる部分Ｌａ、Ｌｂでの電圧降下は大、従
って特性口は飽和曲線となる。これに対して線幅を電流
値に比例させる、抵抗で言えば電流値に逆比例させれば
、電圧降下は各部均一となり、特性イは直線になる。特
性イ、Ｉコの抵抗比は４：〒、従って線幅比では１／４
： ４／１１＝１ ： １６／１１である。第５図の
特性ハ、二は第４図の４９口に対応する累積容量ｆ。ｄ
ｔで、線幅が等しいと容量は信号線数に比例するから特
性二のよう指数曲線状になるが、本発明のように線幅が
電流値に比例する従って当該区間の信号線数に逆比例す
ると合計の各部信号線幅は等しいから特性ハのように直
線状になる。信号線セグメント間数は８であるから、線
幅が等しい場合の信号線セグメントの容量を１とすれば
特性二では総容量８、特性ハでは５．８２になる。
明による信号線上の電圧ドロップｖＤＲ６１を示す特性
図である。同図の破線口は一律の線幅で第３図と同様の
配線をした場合の電圧ドロ・ノブ特性である。実線イの
特性は最終値が特性口と等しくなるようにしたものであ
る。線幅が一定であると電圧降下は電流値に比例するか
ら、電流が集まる部分Ｌａ、Ｌｂでの電圧降下は大、従
って特性口は飽和曲線となる。これに対して線幅を電流
値に比例させる、抵抗で言えば電流値に逆比例させれば
、電圧降下は各部均一となり、特性イは直線になる。特
性イ、Ｉコの抵抗比は４：〒、従って線幅比では１／４
： ４／１１＝１ ： １６／１１である。第５図の
特性ハ、二は第４図の４９口に対応する累積容量ｆ。ｄ
ｔで、線幅が等しいと容量は信号線数に比例するから特
性二のよう指数曲線状になるが、本発明のように線幅が
電流値に比例する従って当該区間の信号線数に逆比例す
ると合計の各部信号線幅は等しいから特性ハのように直
線状になる。信号線セグメント間数は８であるから、線
幅が等しい場合の信号線セグメントの容量を１とすれば
特性二では総容量８、特性ハでは５．８２になる。
発明の効果
以上述べたように本発明によれば、（１）−律線種のみ
で線幅を全体に細くした場合に比べ、容量小、電圧ドロ
ップ小になる、（２）密集する部分でば細線になるので
、隣接する線間の容量が減っ°Ｃりｒ：１ストークが小
さくなり、ノイズにも強くなる、（３）■ＩＡ、ワイヤ
相互の距離、マージンが平均的に大きくなり、ゴミ等に
よる線間ショート等の確率が減り歩留りが向」二する、
等の利点がある。
で線幅を全体に細くした場合に比べ、容量小、電圧ドロ
ップ小になる、（２）密集する部分でば細線になるので
、隣接する線間の容量が減っ°Ｃりｒ：１ストークが小
さくなり、ノイズにも強くなる、（３）■ＩＡ、ワイヤ
相互の距離、マージンが平均的に大きくなり、ゴミ等に
よる線間ショート等の確率が減り歩留りが向」二する、
等の利点がある。
第１図は本発明の一実施例を示す回路図、第２図はその
部分拡大図、第３図は具体例を示す配線図、第４図はそ
の電圧ドロップ特性図、第５図は累積容量特性図である
。 図中、Ｇｏ＝０５はゲート、Ｌ １． Ｌ ２ 、−−
は信号線、Ｐｌ、Ｐ２・・・・・・は分岐点である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
部分拡大図、第３図は具体例を示す配線図、第４図はそ
の電圧ドロップ特性図、第５図は累積容量特性図である
。 図中、Ｇｏ＝０５はゲート、Ｌ １． Ｌ ２ 、−−
は信号線、Ｐｌ、Ｐ２・・・・・・は分岐点である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 複数の単位ゲート間が同一層内で基幹部と該基幹部から
枝分れした複数の枝部を有する信号配線によって接続さ
れ、該信号配線の該枝部の幅は該基幹部よりも狭いこと
を特徴とするゲートアレイＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24889283A JPS60140843A (ja) | 1983-12-28 | 1983-12-28 | ゲ−トアレイｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24889283A JPS60140843A (ja) | 1983-12-28 | 1983-12-28 | ゲ−トアレイｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140843A true JPS60140843A (ja) | 1985-07-25 |
Family
ID=17184991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24889283A Pending JPS60140843A (ja) | 1983-12-28 | 1983-12-28 | ゲ−トアレイｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100372127C (zh) * | 2003-12-01 | 2008-02-27 | 三洋电机株式会社 | 半导体装置 |
| US7856610B2 (en) | 2006-05-10 | 2010-12-21 | Elpida Memory, Inc. | Method and apparatus for semiconductor integrated circuit |
-
1983
- 1983-12-28 JP JP24889283A patent/JPS60140843A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100372127C (zh) * | 2003-12-01 | 2008-02-27 | 三洋电机株式会社 | 半导体装置 |
| US7856610B2 (en) | 2006-05-10 | 2010-12-21 | Elpida Memory, Inc. | Method and apparatus for semiconductor integrated circuit |
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