CN100372127C - 半导体装置 - Google Patents

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Abstract

一种半导体装置，在现有的半导体装置中具有如下问题，主电流流动的主配线部的配线宽度狭窄且均匀形成，由于主配线部的电压下降，使元件内的单元不均一动作。在本发明的半导体装置中，将主电流流动的主配线部24一端241的配线宽度W1设置成比主配线部24另一端242的配线宽度宽。主配线部24的配线宽度从一端241向另一端242逐渐变窄。由此，可降低位于主电流流动的电极焊盘部22近旁的单元和位于远方的单元的驱动电压差。其结果是，本发明可抑制主配线部24的电压下降，并实现元件内单元的均一动作。

Description

半导体装置
技术领域
本发明的半导体装置涉及提高由多晶硅形成的固定电位绝缘电极及源极区域和金属层的欧姆连接性的元件。
背景技术
在现有的横型绝缘选通晶体管中，公开了如下结构，即，在半导体层的主表面上以锯齿状配置有发射极电极和栅极电极。而且，在这些锯齿部上纵向方向的单位长度的电阻相等，形成防止自集电极流入发射极的导通电流的局部集中的结构(例如，参照专利文献1)。
在现有的晶体管中，公开了如下结构，即，具有锯齿状基极及发射极的结构(例如，参照非专利文献1)。
参照图10及图11，显示现有的半导体装置结构的一例。图10(A)是元件的立体图，图10(B)是上面图。图11(A)是图10(B)的C-C线方向的剖面图，图11(B)是图10(B)的D-D线方向的剖面图。
首先，如图10(A)所示，在现有的半导体装置中，有N型半导体衬底51和在N型半导体衬底51上形成的N型外延层52。在N型外延层52上形成有相互正交的N型源极区域54和槽57。而且，在槽57上形成覆盖其内壁的绝缘膜56。另外，在槽57上形成有由高浓度P型多晶硅构成的固定电位绝缘电极55。另外，外延层52主要作为漏极区域53使用，被夹持在外延层52的固定电位绝缘电极55上的区域被称为沟道区域58。
另外，固定电位绝缘电极55是高浓度的P型多晶硅，并介由Al层61使形成在沟道区域58表面上的源极区域54和固定电位绝缘电极55保持同电位。因此，在沟道区域58上，通过工作函数差，由周围的固定电位绝缘电极55形成耗尽层。在沟道区域58上形成对传导电子的势垒，源极区域54和漏极区域53从开始就形成电截止状态。
其次，如图10(B)所示，固定电位绝缘电极55形成带状，其两端连接P型栅极区域59。在栅极区域59表面形成栅极电极G。自栅极区域59向漏极区域53及沟道区域58供给自由载流子(空穴)。另外，被包围在固定电位绝缘电极55间的沟道区域58形成一个单位单元。
如图11(A)所示，H2为沟道厚度，L2为沟道长度。即，沟道厚度H2是在沟道区域中相对的绝缘膜56间的间隔，沟道长度L2是指沿槽的侧壁，自源极区域54底面到固定电位绝缘电极55底面的距离。另外，在衬底51背面形成Al层60。
专利文献1  特开平5-29614号公报(第7-8页，第1-3图)
非专利文献1S.M.Sze著“半导体器件”产业图书，P126-127
如上所述，在现有的半导体装置中，如图所示，源极区域54被配置在栅极区域59间。主电流流通的源极电极配线由与源极区域54上面欧姆接触的多条源极电极支配线和配置在外延层52的一侧边近旁的一条源极电极主配线构成。而且，源极电极主配线的一端连接在例如配置于外延层52表面角部的源极电极S焊盘部。即，源极电极支配线在该源极电极焊盘部近旁的位置和其远方的位置由于有配线电阻而电位不同。由于在一个元件内形成多个单元，根据连接的源极电极支配线的配置位置不同，在每个单元的栅源极间产生电压差。由于该电压差，而招致元件内的不均匀动作。
发明内容
本发明的目的在于，通过将主电流流过的源极电极主配线的配线宽度形成为源极电极焊盘部近旁宽，并随着远离该焊盘部而渐渐变窄，来谋求配线电阻的降低，使元件内的任意单元均匀动作。
本发明是鉴于所述问题点开发的，本发明的半导体装置具有如下结构，其包括：半导体层；多个源极区域及栅极区域，其自该半导体层的主表面露出；第一配线层，其在所述主表面上和所述源极区域电连接；源极电极焊盘部，其在所述主表面上和所述第一配线层电连接，其中，所述第一配线层由第一主配线部及从该第一主配线部向一方向延伸的多个第一支配线部构成，所述第一支配线部被配置在所述半导体层的实动作区域上，所述第一主配线部被配置在位于所述实动作区域周围的所述半导体层的非实动作区域上，所述第一主配线部的配线宽度比所述第一支配线部的配线宽度宽。因此，在本发明的半导体装置可抑制主配线部的过度电流集中。
另外，本发明半导体装置的特征在于，所述第一主配线部的一端和所述源极电极焊盘部连接，所述第一主配线部一端的配线宽度比所述第一主配线部另一端的配线宽度宽。因此，在本发明的半导体装置中，可使源极电极焊盘部近旁的第一主配线部的配线电阻降低，即使对远离源极电极焊盘部而配置的单元，也可以施加更为均一的电压。
另外，本发明的半导体装置包括：构成漏极区域的一导电型半导体衬底及层积在该衬底表面的一导电型外延层；实际上等间隔相互平行，自所述外延层表面形成的多个槽；在所述槽内壁形成绝缘膜，由覆盖所述绝缘膜填充在所述槽内的逆导电型多晶硅构成的固定电位绝缘电极；位于所述槽间，和所述固定电位绝缘电极保持同电位的一导电型源极区域；和所述源极区域分离，至少其一部分和所述绝缘膜邻接配置的栅极区域；位于所述固定电位绝缘电极间，并至少位于所述源极区域下方的沟道区域，其中，在所述外延层表面上，和所述源极区域电连接的源极电极配线层由源极电极主配线部及从该源极电极主配线部向一方向延伸的多个源极电极支配线部构成，所述源极电极主配线部的配线宽度比所述源极电极支配线部的配线宽度宽。因此，在本发明的半导体装置中，由于在授受主电流的源极电极配线上使芯片内的所述单元均匀地动作，故可降低源极电极主配线部的配线电阻。
在本发明的半导体装置中，主电流流动的主配线部的配线宽度中，和电极焊盘部连接的一端的配线宽度比另一端的配线宽度宽。并且，在流动大电流的元件中，由于配线电阻引起的电压降低很大，必需抑制配线引起的电压降低。因此，在本发明中，通过将该一端的配线宽度加宽，并将配线宽度逐渐缩窄，可抑制主配线部的电压降低，实现元件内的单元的均一动作。
另外，在本发明的半导体装置中，仅使主电流流动特别是受配线引起的电压降低的影响的主配线部的配线宽度扩宽。根据该结构，在本发明中，既可确保元件内的实动作区域，也可抑制流动主电流的主配线部的电压降低。并且，可确保所需的单元数，实现其单元的均一动作。
附图说明
图1是说明本发明半导体装置的(A)立体图、(B)上面图；
图2是说明本发明半导体装置的(A)图1(B)的A-A线方向的剖面图、(B)图1(B)的B-B线方向的剖面图；
图3是说明本发明半导体装置的(A)能带图、(B)OFF时的沟道区域的图；
图4是说明本发明半导体装置的配线结构的上面图；
图5是说明本发明半导体装置的配线结构的(A)上面图、(B)上面图，(C)上面图；
图6(A)是说明本发明半导体装置的配线结构的上面图、(B)是说明现有的半导体装置的配线结构的上面图；
图7是说明本发明及现有的半导体装置的配线部的电压降低的特性图；
图8(A)表示本发明的半导体元件的，本发明的配线结构下的驱动电压和主电流关系的特性图，(B)是表示本发明的半导体元件的，现有的配线结构部下的驱动电压和主电流关系的特性图；
图9(A)是表示双极晶体管元件的，本发明配线结构下的驱动电压和主电流关系的特性图，(B)是表示双极晶体管元件的，现有的配线结构部下的驱动电压和主电流关系的特性图；
图10是说明现有的半导体装置的(A)立体图，(B)上面图；
图11是说明现有的半导体装置的(A)图10(B)的C-C线方向的剖面图，(B)图10(B)的D-D线方向的剖面图。
具体实施方式
以下，参照图1～图9详细说明本发明的半导体装置及其制造方法的一实施例。
首先，参照图1～图4说明本实施例的半导体装置。
图1(A)是显示本发明的半导体装置结构的立体图，图1(B)是显示本发明的半导体装置结构的上面图。如图1(A)所示，在N型半导体衬底1上堆积N型外延层2。自外延层2表面形成多个槽7。槽7以等间隔相互平行配置。衬底1被作为漏极取出区域使用，外延层2主要被作为漏极区域3使用。另外，槽7其侧壁相对于外延层2表面大致垂直地蚀刻，并在其内壁形成绝缘膜6。另外，在槽7内堆积注入P型杂质的例如多晶硅。槽7内的多晶硅在外延层2表面介由例如铝(Al)和源极区域4电连接，这一点将在后面详述。由此，槽7内的P型多晶硅作为和源极电极S同电位的固定电位绝缘电极5使用。另一方面，位于多个槽7间的外延层2作为沟道区域8使用。
如图1(A)及图1(B)所示，在本实施例中，栅极区域9和源极区域4分开，并在外延层2上以一定的间隔设置多个。如图所示，在向Y轴方向延伸的两个栅极区域9间形成一个源极区域4。形成一个位于与各栅极区域9等距离的源极区域4。源极区域4在Y轴方向和栅极区域9大致平行。另一方面，形成固定电位绝缘电极5的槽7形成在和源极区域4及栅极区域9正交的方向，即X轴方向。然后，槽7的两端和各栅极区域9其形成区域的一部分重叠。另外，槽7在Y轴方向以一定的间隔形成。
其次，参照图2说明本发明的半导体装置的断面结构及其动作。图2(A)是图1(B)A-A线方向的剖面图，图2(B)是图1(B)的B-B线方向的剖面图。
如图2(A)所示，主要位于源极区域4的下方，且被槽7包围的区域是沟道区域8。在沟道区域8，H1为沟道厚度，L1为沟道长度。即，沟道厚度H1是在沟道区域8内相对的绝缘膜6间的间隔，沟道长度L1是沿槽7的侧壁，自源极区域4的底面至固定电位绝缘电极5的底面的距离。另外，在作为漏极取出区域使用的N型衬底1的背面欧姆接触有例如Al层10。介由该Al层10形成漏极电极D。
另一方面，在外延层2表面形成作为绝缘层的硅氧化膜12(参照图2(B))。介由设于该硅氧化膜12上的接触区域13(参照图2(B))，在源极区域4上欧姆接触Al层11。另外，Al层11介由接触区域13还与固定电位绝缘电极5欧姆接触。根据该结构，如上所述，在固定电位绝缘电极5上施加源极电位，并使源极区域4和固定电位绝缘电极5保持同电位。另外，实际上，位于源极区域4下方的沟道区域8也和固定电位绝缘电极5保持相同电位。另外，沟道区域8形成主电流的导通路，可将电流截止，或抑制电流量。因此，只要满足该条件，则构成单位单元的固定电位绝缘电极5的形状或源极区域4的形状等是任意的。
如图2(B)所示，在含有栅极区域9之上的外延层2表面堆积硅氧化膜12。介由设置在硅氧化膜12上的接触区域14，在栅极区域9上形成由Al构成的栅极电极G。另外，图中虚线表示固定电位绝缘电极5的存在。如图1(A)、图1(B)、图2(A)及图2(B)所示，剖面图及上面图的绝缘膜6的角部绘制成方形形状，但这些是模式图，实际上，也可以形成圆角。即，为了抑制电场集中，使这些角部形成圆角是广泛而通常被采用的方法。
下面，说明本发明半导体元件的工作原理。
首先，对半导体元件的OFF动作进行说明。如上所述，半导体元件的电流路经由作为漏极取出区域的N型衬底1、由N型外延层2构成的漏极区域3、位于槽7间的N型沟道区域8及N型源极区域4构成。即，整个区域由N型区域构成，并且，在向漏极电极D施加正电压，将源极电极S接地的状态下使其动作时，看起来像不能形成OFF动作。
但是，如上所述，由源极区域4及沟道区域8构成的N型区域和作为固定电位绝缘电极5的P型区域介由Al层11连接，且构成相同电位。因此，在固定电位绝缘电极5周边的沟道区域8上，通过P型多晶硅和N型外延层2的工作函数差来扩大耗层，并使其包围固定电位绝缘电极5。即，通过调整形成固定电位绝缘电极5的槽7间的宽度，也就是调整沟道厚度H1，沟道区域8被自两侧的固定电位绝缘电极5延伸的耗尽层全部掩埋。由该耗尽层全部掩埋的沟道区域8形成模拟的P型区域，这一点在后详述。
根据该结构，可通过模拟的P型区域即沟道区域8将N型漏极区域3和N型源极区域4进行PN结分离。即，本发明的半导体装置通过在沟道区域8上形成模拟的P型区域，从开始就形成截止状态(OFF)。另外，当半导体装置为OFF时，漏极电极D上会施加正电压，将源极电极S及栅极电极G接地，此时，在模拟的P型区域即沟道区域8和N型区域即漏极区域3的分界面上，通过施加反偏压，在纸面的下方向形成耗尽层。该耗尽层的形成状态左右半导体装置的耐压特性。
下面，参照图3，说明所述模拟P型区域。图3(A)表示OFF时在沟道区域8的能带图。图3(B)是示意性表示OFF时在沟道区域8上形成的耗尽层的图。固定电位绝缘电极5即P型多晶硅区域和沟道区域8即N型外延层2区域介由绝缘膜6对峙。两者在外延层2表面介由Al层11保持相同电位。由此，利用两者的工作函数差在槽7周边部形成耗尽层，并利用耗尽层内仅存的少数自由载流子(空穴)形成P型区域。
具体地说，当介由Al层11将P型多晶硅区域和N型外延层2区域形成同电位时，如图3(A)所示，会形成能带图。首先，在P型多晶硅区域，通过负倾斜，在绝缘膜6界面形成价电子带。此状态表示，相对于自由载流子(空穴)，绝缘膜6的界面的势能高。即，P型多晶硅区域的自由载流子(空穴)不能存在于绝缘膜6界面上，而被撵到自绝缘膜6脱离的方向。其结果是，在P型多晶硅区域的绝缘膜6界面上残留有由离子化受主构成的负电荷的状态。由此，在N型外延层2的区域必须形成与由该离子化受主构成的负电荷成对的由离子化施主构成的正电荷。因此，沟道区域8自绝缘膜6的界面起构成耗尽层。
但是，由于沟道区域8的杂质浓度为1E14(/cm3)程度，厚度为1.0～1.4um程度，故沟道区域8被由固定电位绝缘电极5扩展的耗尽层完全占有。实际上，由于仅通过沟道区域8被耗尽层化，不能确保和离子化受主平衡的正电荷，故在沟道区域8内也存在少数的自由载流子(空穴)。由此，如图所示，P型多晶硅区域内的离子化受主和N型外延层2内的自由载流子(空穴)或离子化施主成对，并形成电场。其结果，自绝缘膜6界面形成的耗尽层形成P型区域，被该耗尽层充满的沟道区域8构成P型区域。
其次，说明半导体元件自OFF动作向ON动作转换的状态。首先，自接地状态向栅极电极G施加正电压。此时，自栅极区域9导入自由载流子(空穴)，但如上所述，自由载流子(空穴)被离子化受主吸引，流入绝缘膜6的界面。然后，通过向沟道区域8的绝缘膜6的界面填充自由载流子(空穴)，仅由P型多晶硅区域内的离子化受主和自由载流子(空穴)成对并形成电场。由此，自沟道区域8中距绝缘膜6最远的区域，即，从沟道区域8的中央区域将存在自由载流子(电子)，并出现中性区域。其结果，沟道区域8的耗尽层消退，自中央区域打开沟道，自由载流子(电子)从源极区域4向漏极区域3移动，流动主电流。
即，自由载流子(空穴)将槽7壁面作为通路瞬时通过，自固定电位绝缘电极5向沟道区域8扩展的耗尽层后退，打开沟道。另外，当向栅极电极G施加规定值以上的电压时，栅极区域9和沟道区域8及漏极区域3形成的PN结形成正向偏压。自由载流子(空穴)直接注入沟道区域8及漏极区域3。其结果是，通过沟道区域8及漏极区域3上分布很多自由载流子(空穴)，引起电导率调制，主电流在低的导通电阻状态下流动。
最后，说明半导体元件从ON向OFF转换时的状态。为了将半导体元件断路，栅极电极G的电位应形成接地状态(0V)或负电位。这样，通过电导率调质，在漏极区域3及沟道区域8上大量存在的自由载流子(空穴)被消减，或通过栅极区域排出到元件外。由此，沟道区域8再次由耗尽层充满，再次构成模拟的P型区域，维持耐压，截止主电流。
其次，参照图4～图7，说明本发明半导体元件表面的配线结构。图4是显示本发明半导体元件的源极配线层及栅极配线层的上面图。图5(A)～(C)是示意性显示本发明源极配线层的上面图。图6(A)是示意性显示本发明半导体元件上面的配线层的上面图。图6(B)是示意性显示现有的半导体元件上面的配线层的上面图。图7是说明本发明配线层特征的特性图。
图4中，显示由Al构成的源极电极焊盘22、源极电极配线层23、栅极电极焊盘26、栅极电极配线层27的配置。另外，源极区域4、固定电位绝缘电极5、栅极区域9、绝缘层未图示。
在本实施例中，源极电极焊盘部22被配置在例如形成正方形状的主表面的角部。源极电极配线层23由源极电极主配线部24及源极电极支配线部25构成。源极电极主配线部24被配置在外延层2表面的一侧边的近旁区域。具体地说，在图示的X轴方向上，和其主表面侧边平行配置一个。另一方面，形成多个源极电极支配线部25，并自源极电极主配线部24向图示的Y轴方向延伸。另外，在本实施例中，源极电极焊盘部22及源极电极主配线部24形成于配置在实动作区域周围的非实动作区域上面。
另外，栅极电极焊盘部26配置在与配置有源极电极焊盘部22的角部相对的角部。并且，栅极电极配线层27由栅极电极主配线部28及栅极电极支配线部29构成。栅极电极主配线部28配置在外延层2表面一侧边的近旁区域。具体地说，在图示的X轴方向上，和该主表面侧边平行配置一个。另一方面，形成有多个栅极电极支配线部29，自栅极电极主配线部28向图示的Y轴方向延伸。在本实施例中虽未图示，但构成栅极区域9的P型扩散区域包围在实动作区域的周围。由此，在半导体元件的主表面上配置包围源极电极配线层23周围的栅极电极配线层27。另外，在本实施例中，栅极电极焊盘部26及栅极电极主配线部28形成于配置在实动作区域周围的非实动作区域上面。
如图所示，在本实施例中，源极电极主配线部24和栅极电极主配线部28分别配置在外延层2表面的相对的侧边的近旁。如上所述，源极电极支配线部25和栅极电极支配线部29分别向图示的Y轴方向延伸。源极电极支配线部25和栅极电极支配线部29交替配置成梳齿状。源极电极支配线部25及栅极电极支配线部29分别与源极电极主配线部24及栅极电极主配线部28进行电流授受。另外，源极电极支配线部25及栅极电极支配线部29分别与源极区域4及栅极区域9进行电流授受。
在本实施例中，在授受主电流的源极电极主配线部24上，和源极电极焊盘部22连接的其一端241的配线宽度W1比自源极电极焊盘部22远离的另一端242的配线宽度W2宽。如图所示，自源极电极主配线部24延伸有源极电极支配线部25。图4中显示例如由源极电极主配线部24引出七条源极电极支配线部25的情况。各源极电极支配线部25和各单元的源极区域4欧姆接触，授受主电流。另外，如图所示，源极电极主配线部24的配线宽度比源极电极支配线部25的配线宽度更宽地形成。
在此，如上所述，源极区域4的宽度和沟道厚度H1相同，其根据和半导体装置的OFF动作的关系决定。由于在实动作区域Y轴方向以同一宽度配置源极区域4，故源极电极支配线部25的配线宽度W3也是一定的。因此，在各七条源极电极支配线部25电压降低的程度没有太大差别。问题是在电流从源极电极焊盘部22流至源极电极支配线部25期间的源极电极主配线部24的电压降低。源极电极主配线部24集中了向一条至七条源极电极主配线部25供给的电流。因此，由该电流和配线电阻的积决定的电压降低的影响变大。这些电压降低造成各单元栅源极间电压的差异，并招致芯片内的不均匀动作。
因此，在本实施例中，通过将源极电极主配线部24的配线宽度设为W1＞W2，来降低源极电极焊盘部22近旁区域的配线电阻，并使实动作区域内的各单元更均一地动作。即，在位于源极电极焊盘部22近旁的单元和位于源极电极焊盘部22远方的单元内，配线电阻的电压降低之差被抑制，使半导体元件21内的各单元实现均一的动作。
例如，在图4所示的半导体元件21中，从源极电极主配线部24延伸七条源极电极支配线部25。在源极电极主配线部24的一端241上流动向七条源极电极支配线部25供给的电流。在本实施例中，相对于各个源极电极支配线部25的配线宽度W3，源极电极主配线部24的一端241的配线宽度W1最好是配线宽度W3×7的配线宽度。由此，即使相对于从源极电极焊盘部22位于远方的单元，也可以供给更为均一的电流，可实现半导体元件21内单元的均一动作。
如上所述，由于源极电极主配线部24配置在半导体原件21的非动作区域上面，故未必与位于其前面的源极电极支配线部25的条数相关，而是由与半导体元件21的实动作区域的有效配置的关系决定。
如图4所示，在本实施例中，源极电极主配线部24的配线宽度是W1＞W2，从其一端241到另一端242其配线宽度逐渐变窄。但是，如上所述，源极主配线部24和实动作区域的配置有关。例如，可以是如图5(A)所示，源极电极主配线部24的配线宽度是W1＞W2，而从其一端241到另一端242之间以统一的配线宽度W4形成的形状。另外，也可以是如图5(B)所示，源极电极主配线部24的配线宽度为W1＞W2，而从其一端241开始变窄，自其途中开始以统一的配线宽度W2形成的形状。另外，也可以是如图5(C)所示，源极电极主配线部24的配线宽度为W1＞W2，自其一端241开始变窄，在其途中变成配线宽度W5(＜W2)，形成由此开始配线宽度加宽的形状。另外，只要是半导体元件21内的各单元能够可靠地均一动作的配线形状，则可任意地进行变化。
以上对配线厚度相同时的情况进行了说明，但也可以通过改变配线厚度来降低配线电阻，使半导体元件21内的各单元更可靠地准一动作。另外，在本实施例中，W1为74um程度，W2为7.4um程度，W1/W2为10左右。
另外，如图2所示，在半导体元件21的主表面，也就是外延层2的表面上形成硅氧化膜12。介由设于硅氧化膜12上的接触区域13、14，将源极电极配线层23、栅极电极配线层27分别和源极区域4、栅极区域9欧姆接触。
其次，如图6(A)及(B)所示，在本实施例及现有的配线形状中，本实施例的A地点和现有的C地点相对应，本实施例的B地点和现有的D地点相对应。
在此，如图6(B)所示，在现有的源极电极主配线部34中其一端341和另一端342的配线宽度相同。在本实施例及现有的源极电极主配线部34上分别形成有相同数量的源极电极支配线部35。另外，本实施例及现有的源极电极支配线部35的配线宽度实际上具有相等的宽度。
图7是表示源极电极主配线部的电压降低的图。图中显示，例如，电流为2A，源极电极主配线部24以一端241的配线宽度为W1、另一端242的配线宽度为W2、其配线厚度为3um的Al配线构成的情况。另外，在本实施例中，源极电极主配线部24的配线形状是，例如以源极电极主配线部24的一端241为上底，另一端242为下底的梯型形状。
另一方面，现有的情况也同样，例如，电流为2A，源极电极主配线部34以一端341的配线宽度为W2、另一端242的配线宽度为W2、其配线厚度为3um的Al配线构成的情况。就是说，现有的源极电极主配线部34的配线形状为长方形形状。
如图所示，在现有的源极电极主配线部34上，配线的一端341和另一端342的配线宽度比W1/W2＝1，D地点与C地点相比具有0.53V程度的电压降低。另一方面，在本实施例的源极电极主配线部24中，配线的一端241和另一端242的配线宽度比W1/W2＝5时，B地点相对A地点，具有0.42V程度的电压降低。W1/W2＝10时，B地点相对A地点，具有0.27V程度的电压降低，W1/W2＝15时，B地点相对A地点，具有0.12程度的电压降低。就是说，源极电极主配线部24的另一端242的配线宽度W2具有和现有的结构相同的宽度，在源极电极主配线部24上，通过将和源极电极焊盘22连接的配线一端241的配线宽度W1加宽，可降低A地点和B地点的电压下降差。
在此，关于源极电极主配线部24的配线厚度进行讨论。在本实施例中，源极电极配线层23的配线厚度为3um程度。图4所示的半导体元件21以例如0.13cm见方形成，实动作区域为0.004cm2。如上所述，由于向该实动作区域流入2A的主电流，故单位面积流过500A/cm2的主电流。因此，配线电阻引起的电压下降大，为使半导体元件21内实现均一动作，可通过加宽配线宽度或加厚配线厚度来解决。
为了加厚配线厚度，要进行湿蚀刻，此时，从配线侧面同时进行侧面蚀刻。因此，具有如下问题，在和蚀刻剂接触时间长的配线层上层面，配线形状不是以一定宽度形成，根据位置不同，配线电阻值也会发生变化。另外，使用湿蚀刻将配线层细微加工变得困难，存在配线层不能对应半导体元件21内单元区域的高集成化的问题。
因此，在本实施例中，通过将源极电极配线层23的配线厚度设为3um程度，来利用干蚀法形成源极电极配线层23。或，为缩短配线蚀刻时间，而在最初进行一定量的湿蚀刻，然后，进行干蚀刻，从而可解决所述的配线形状、细微化结构等问题。即，利用配线厚度解决由配线电阻引起的电压下降是有限的，要由配线宽度来解决。其结果是，如本实施例，特别是在主电流值大，配线电阻引起的电压下降对半导体元件21的均一动作性产生影响时，通过加宽配线宽度可降低电压下降，提高半导体元件21的均一动作性。
其次，图8表示本实施例的半导体元件的驱动电压和主电流的关系，(A)表示本实施例的配线结构的情况，(B)表示现有的情况。图9显示双极晶体管的驱动电压和主电流的关系，(A)表示实施例的配线结构的情况，(B)表示现有的配线结构的情况。另外，图8(A)的说明中使用的A～D地点与图6中A～D地点对应，双极晶体管未图示，图9的数据是图6所示的配线结构下的数据。在双极晶体管元件中，源极电极配线结构被置换成发射极配线结构，栅极电极的配线结构被置换成基极的配线结构。
首先，如图8(B)所示，在图6(B)的现有的配线结构(配线比为1时)中，当在栅源极间施加0.6V程度的电压时，驱动源极电极主配线部34的一端341即C地点近旁的单元。另一方面，当在栅源极间施加1.2V程度的电压时，驱动源极电极主配线部34的另一端342即D地点近旁的单元。即，在图6(B)所示的现有的配线结构中，在源极电极主配线部34的一端341和另一端342上，由于配线电阻的电压下降导致驱动电压有接近二倍的差异，阻碍均一动作。
另一方面，如图8(A)所示，在图6(A)的本发明的配线结构(配线比为10时)中，当在栅源极间施加0.6V程度的电压时，在源极电极主配线部24的一端241即A地点近旁的单元驱动。另一方面，当在栅源极间施加0.7V程度的电压时，在源极电极主配线部24的另一端242即B地点近旁的单元驱动。即，在图6(A)所示的本发明的配线结构中，在源极电极主配线部24的一端241和另一端242上，抑制了配线电阻引起的电压下降，驱动电压也没有差异，可实现均一动作。
如图9(B)所示，在双极晶体管元件中，在图6(B)的现有的配线结构(配线比为1时)中，当在基极一发射极间施加0.6V程度的电压时，在发射极主配线部一端即C地点近旁的单元驱动。另一方面，当在基极一发射极间施加0.7V程度的电压时，在发射极主配线部另一端即D地点近旁的单元驱动。即，在图6(B)所示的现有的配线结构中，在发射极主配线部的一端和另一端，因配线电阻引起的电压下降阻碍了均一动作。但未见图8(A)所示的本实施例的程度的驱动电压差。
同样，如图9(A)所示，即使在双极晶体管元件中，在图6(A)的本发明的配线结构(配线比为10时)中，当在基极发射极间施加0.6V程度的电压时，在发射极主配线部一端即A地点近旁的单元驱动。另一方面，当在基极发射极间同样施加0.6V程度的电压时，在发射极主配线部的另一端即B地点近旁的单元驱动。即，在图6(A)所示的本发明的配线结构中，在发射极主配线部的一端和另一端，由配线电阻引起的电压下降差几乎没有，可实现均一动作。
如上所述，通过和双极晶体管元件比较可知，特别是通过应用于本实施例的元件上，可发挥极大的效果。其原因是，本实施例的元件和双极晶体管元件相比，是大电流密度元件。例如，相对于在本实施例的元件中流过500A/cm2程度，在双极晶体管元件上流过100A/cm2。即，本实施例的元件是大电流密度元件，并且配线部的电压下降也大，故本实施例的配线结构可发挥极大的效果。
并且，如上所述，在本实施例中，叙述了利用配线宽度解决电压下降的情况，但也可以通过配线厚度来解决电压下降。另外，在不脱离本发明要旨的范围内，可进行各种变化。

Claims (9)

1.一种半导体装置，其特征在于，包括：半导体层；多个源极区域及栅极区域，其自该半导体层的主表面露出；第一配线层，其在所述主表面上和所述源极区域电连接；源极电极焊盘部，其在所述主表面上和所述第一配线层电连接，其中，所述第一配线层由第一主配线部及从第一主配线部向一方向延伸的多个第一支配线部构成，所述第一支配线部被配置在所述半导体层的实动作区域上，所述第一主配线部被配置在位于所述实动作区域周围的所述半导体层的非实动作区域上，所述第一主配线部的配线宽度比所述第一支配线部的配线宽度更宽。
2.如权利要求1所述的半导体装置，其特征在于，所述第一主配线部的一端和所述源极电极焊盘部连接，且所述第一主配线部一端的配线宽度比所述第一主配线部另一端的配线宽度更宽。
3.如权利要求2所述的半导体装置，其特征在于，所述第一主配线部从所述一端到所述另一端缩小其配线宽度延伸。
4.如权利要求1所述的半导体装置，其特征在于，具有和所述栅极区域电连接的第二配线层，其中，所述第二配线层由第二主配线部及从该第二主配线部向一方向延伸的多个第二支配线部构成，所述第二支配线部被配置在所述半导体层的实动作区域上，所述第二主配线部被配置在位于所述实动作区域周围的所述半导体层的非实动作区域上，所述第一支配线部和所述第二支配线部交替地配置。
5.一种半导体装置，其特征在于，包括：构成漏极区域的一导电型半导体衬底及在该衬底表面层积的一导电型外延层，；多个槽，其实际上等间隔且相互平行，自所述外延层表面形成；固定电位绝缘电极，在所述槽内壁形成绝缘膜，由覆盖所述绝缘膜填充在所述槽内的逆导电型多晶硅构成；一导电型源极区域，其位于所述槽间，和所述固定电位绝缘电极保持同电位；栅极区域，和所述源极区域分离，至少其一部分和所述绝缘膜邻接配置；沟道区域，位于所述固定电位绝缘电极间，并至少位于所述源极区域下方，在所述外延层表面上，和所述源极区域电连接的源极电极配线层由源极电极主配线部及从该源极电极主配线部向一方向延伸的多个源极电极支配线部构成，所述源极电极主配线部的配线宽度比所述源极电极支配线部的配线宽度宽。
6.如权利要求5所述的半导体装置，其特征在于，所述源极电极主配线部的一端和源极电极焊盘部连接，且所述源极电极主配线部一端的配线宽度比所述源极电极主配线部另一端的配线宽度宽。
7.如权利要求6所述的半导体装置，其特征在于，所述源极电极主配线部从所述一端到所述另一端一边缩小其配线宽度一边延伸。
8.如权利要求5～7任意一项所述的半导体装置，其特征在于，所述外延层由实动作区域和非实动作区域构成，所述源极电极主配线部配置在所述非实动作区域的外延层表面上。
9.如权利要求8所述的半导体装置，其特征在于，在所述外延层表面上，和所述栅极区域电连接的栅极电极配线层由栅极电极主配线部及从该栅极电极主配线部向一方向延伸的多个栅极电极支配线部构成，且所述源极电极支配线部和所述栅极电极支配线部被交替配置。
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