JPH06350103A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】多くのソース領域を効率よく形成して電流増幅
率の向上を図ることを目的とする。 【構成】基板２に形成されたソース領域６を囲むように
ゲート領域４を形成し、これらの上面に第１の絶縁膜８
を形成し、第１の絶縁膜８の上面にはソースコンタクト
ホール９を介してソース領域６に接続されるソース電極
１１を形成し、第１の絶縁膜８の上面には該第１の絶縁
膜８のソース電極１１を囲み、かつゲートコンタクトホ
ール１０を介してゲート領域４に接続される第１のゲー
ト電極１２を形成し、これらの上面に第２の絶縁膜１５
を形成し、第２の絶縁膜１５の上面にはソーススルーホ
ール１７を介してソース電極１１に接続されるソース電
極膜２０を形成し、第２の絶縁膜１５の上面にはソース
電極膜２０を囲み、かつゲートスルーホール１６を介し
て第１のゲート電極１２に接続される第２のゲート電極
２１とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、詳し
くは特に高電流密度で使用される表面ゲートタイプの電
力用半導体装置に関するものである。

【０００２】

【従来の技術】従来から大電流を制御する半導体装置の
１つとして、静電誘導型半導体装置が用いられている。
大電流を制御する半導体装置では高電流密度領域におい
て制御電流と制御される主電流の比（電流増幅率）が大
きいことが望まれている。

【０００３】ここで、従来の静電誘導型半導体装置につ
いて説明する。従来、パワースイッチング素子として用
いられている表面ゲートタイプの静電誘導型トランジス
タ（Static Induction Transistor ：ＳＩＴ）（以下、
表面ゲート形ＳＩＴという）として図１２に示すものが
ある。

【０００４】この構造は主電流が電子であるｎチャンネ
ルの表面ゲートＳＩＴを示し、ドレイン領域を構成する
ｎ型（ｎ⁺⁺）のシリコン基板５１の上にｎ^- のエピタキ
シャル層５２が形成され、エピタキシャル層５２の表面
に周囲がｐ⁺ のゲート領域５３に囲まれたｐ^- の長四角
形状のチャネル領域５４が横方向に形成され、チャネル
領域５４内にｎ⁺ のソース領域５５が形成されている。

【０００５】又、上記の基板５１の上面には絶縁膜５６
が形成されている。そして、図１２，図１３に示すよう
に、前記絶縁膜５６の上面にはソース領域５５の横方向
に対応して複数のソース電極片５７が横方向に平行に形
成されている。そして、絶縁膜５６に形成されたソース
コンタクトホール５７を介して各ソース電極片５７はソ
ース領域５５と電気的に接続されている。各ソース電極
片５７はその左側の接続電極５８によって一体の接続さ
れてソース電極５９が形成されている。

【０００６】又、絶縁膜５６の上面にはソース電極５９
の周りを囲むようにゲート電極６０が形成されている。
そして、絶縁膜５６に形成されたゲートコンタクトホー
ル６１によってゲート領域５３がゲート電極６０と電気
的に接続されている。尚、ソース電極片５７によってゲ
ート電極６０は入り組んだ櫛歯形状となっている。

【０００７】前記ソース電極５９にはソースパッド６２
を介してソース端子Ｓが接続され、ゲート電極６０には
ゲートパッド６３を介してゲート端子Ｇが接続される。
更に、シリコン基板５１の裏面にドレイン電極６４を介
してドレイン端子Ｄが接続される。

【０００８】ソース端子Ｓに主電流のマイナス極を接続
し、ドレイン端子Ｄに主電流のプラス極を接続する。そ
して、この表面ゲート形ＳＩＴはゲート端子Ｇにバイア
スをかけないときはオフ状態であり、順バイアスをかけ
るとゲート端子Ｇから注入されたホールによってチャネ
ル領域５４の電位が下がる。そのため、ソース端子Ｓか
らの電子の注入が誘導されてドレイン・ソース間に電子
電流が流れてオン状態となる。

【０００９】

【発明が解決しようとする課題】しかしながら、表面ゲ
ート形ＳＩＴがオン状態となると、各ソース電極片５７
から接続電極５８に向かって電流が流れ、その電流はソ
ースパッド６２を介してソース端子Ｓに流れる。従っ
て、接続電極５８には各ソース電極５７からの電流が集
中するため、接続電極５８の下面のチャネル領域５４に
はソース領域５５を形成することができず、電流増幅率
の向上を図ることができないという問題がある。

【００１０】又、接続電極５８には各ソース電極片５７
の電流が集中するので、該接続電極５８の幅はソースパ
ッド６２に近づく程太くしなければならない。そのた
め、更に接続電極５８の面積が大きくなるため、ソース
領域５５を形成する領域が小さくなってしまうという問
題がある。

【００１１】そのため、各ソース領域５５を長くし、で
きるだけ多くのソース領域を形成することも考えられ
る。しかし、あまりソース領域５５を長くすると、最上
段のソース電極片５７からソースパッド６２までの長さ
と、中央部のソース電極片５７からソースパッド６２ま
での長さとの差が大きくなってしまう。この差が大きく
なると、各ソース電極片５７の配線抵抗が個々に変化し
てしまうため、電流分布に偏りが発生してしまうという
問題がある。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は基板にできだけ多くのソ
ース領域を効率よく形成して電流増幅率の向上を図ると
ともに、配線抵抗の影響による電流分布の偏りを防止す
ることができる静電誘導型半導体装置を提供することに
ある。

【００１３】

【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、表面ゲートタイプの静電誘
導型半導体装置であって、基板に対してそれぞれ所定間
隔おいて形成されたソース領域と、前記ソース領域の周
囲に形成されたゲート領域と、前記ソース領域及びゲー
ト領域の表面に形成された第１の絶縁膜と、前記第１の
絶縁膜の上面において、各ソース領域に対応するように
それぞれ所定間隔毎に形成され、前記第１の絶縁膜に形
成されるソースコンタクトホールを介してソース領域に
接続されるソース電極と、前記第１の絶縁膜の上面にお
いて、前記ソース電極を囲むように設けられ、前記第１
の絶縁膜に形成されるゲートコンタクトホールを介して
ゲート領域に接続される第１のゲート電極と、前記第１
のソース電極及び第１のゲート電極の表面に形成される
第２の絶縁膜と、前記第２の絶縁膜の上面において、所
定間隔毎にそれぞれ形成されるソーススルーホールを介
して接続されるソース電極膜と、前記第２の絶縁膜の上
面において、前記ソース電極膜を囲むように形成され、
前記第２の絶縁膜に形成されるゲートスルーホールを介
して第１のゲート電極に接続される第２のゲート電極と
を備えたことをその要旨とする。

【００１４】請求項２記載の発明は、表面ベースタイプ
の表面型トランジスタであって、基板に対してそれぞれ
所定間隔おいて形成されたコレクタ領域と、前記コレク
タ領域の周囲に形成されたベース領域と、前記コレクタ
領域及びベース領域の表面に形成された第１の絶縁膜
と、前記第１の絶縁膜の上面において、各コレクタ領域
に対応するようにそれぞれ所定間隔毎に形成され、前記
第１の絶縁膜に形成されるコレクタコンタクトホールを
介してコレクタ領域に接続されるコレクタ電極と、前記
第１の絶縁膜の上面において、前記コレクタ電極を囲む
ように設けられ、前記第１の絶縁膜に形成されるベース
コンタクトホールを介してベース領域に接続される第１
のベース電極と、前記第１のコレクタ電極及び第１のベ
ース電極の表面に形成される第２の絶縁膜と、前記第２
の絶縁膜の上面において、所定間隔毎にそれぞれ形成さ
れるコレクタスルーホールを介して接続されるコレクタ
電極膜と、前記第２の絶縁膜の上面において、前記コク
レタ電極膜を囲むように形成され、前記第２の絶縁膜に
形成されるベーススルーホールを介して第１のベース電
極に接続される第２のベース電極とを備えたことをその
要旨とする。

【００１５】請求項３記載の発明は、表面ゲートタイプ
の表面型サイリスタであって、基板に対してそれぞれ所
定間隔おいて形成されたアノード領域と、前記アノード
領域の周囲に形成されたゲート領域と、前記アノード領
域及びゲート領域の表面に形成された第１の絶縁膜と、
前記第１の絶縁膜の上面において、各アノード領域に対
応するようにそれぞれ所定間隔毎に形成され、前記第１
の絶縁膜に形成されるアノードコンタクトホールを介し
てアノード領域に接続されるアノード電極と、前記第１
の絶縁膜の上面において、前記アノード電極を囲むよう
に設けられ、前記第１の絶縁膜に形成されるゲートコン
タクトホールを介してゲート領域に接続される第１のゲ
ート電極と、前記第１のアノード電極及び第１のゲート
電極の表面に形成される第２の絶縁膜と、前記第２の絶
縁膜の上面において、所定間隔毎にそれぞれ形成される
アノードスルーホールを介して接続されるアノード電極
膜と、前記第２の絶縁膜の上面において、前記アノード
電極膜を囲むように形成され、前記第２の絶縁膜に形成
されるゲートスルーホールを介して第１のゲート電極に
接続される第２のゲート電極とを備えたことをその要旨
とする。

【００１６】

【作用】請求項１記載の発明では、ソース電極の上面全
体に第２の絶縁膜を介してソース電極膜を設けた２段構
造としたので、ソース領域からの電流はソース電極及び
ソーススルーホールを介してソース電極膜に流れる。そ
のため、ソース電極に対する電流集中が抑制されるた
め、基板に対してソース領域を多く形成して素子の数と
多くすることが可能となる。又、ソース電極の長さを均
一にすることが可能となるので、配線抵抗の影響による
電流分布の偏りが防止される。

【００１７】請求項２記載の発明では、コレクタ電極の
上面全体に第２の絶縁膜を介してコレクタ電極膜を設け
た２段構造としたので、コレクタ領域からの電流はコレ
クタ電極及びコレクタスルーホールを介してコレクタ電
極膜に流れる。そのため、コレクタ電極に対する電流集
中が抑制されるため、基板に対してコレクタ領域を多く
形成して素子の数と多くすることが可能となる。又、コ
クレタ電極の長さを均一にすることが可能となるので、
配線抵抗の影響による電流分布の偏りが防止される。

【００１８】請求項３記載の発明では、アノード電極の
上面全体に第２の絶縁膜を介してアノード電極膜を設け
た２段構造としたので、アノード領域からの電流はアノ
ード電極及びアノードスルーホールを介してアノード電
極膜に流れる。そのため、アノード電極に対する電流集
中が抑制されるため、基板に対してアノード領域を多く
形成して素子の数と多くすることが可能となる。又、ア
ノード電極の長さを均一にすることが可能となるので、
配線抵抗の影響による電流分布の偏りが防止される。

【００１９】

【実施例】以下、本発明を具体化した一実施例を図１〜
図６に基づいて説明する。図１に示すように、ドレイン
領域１を構成するｎ型（ｎ⁺ ）のシリコン基板２の上に
ｎ^- 型のエピタキシャル層３が形成されている。エピタ
キシャル層３の表面には周囲がｐ⁺ のゲート領域４で囲
まれた複数のｐ^- のチャネル領域５が長四角形状に形成
されている。このチャネル領域５は図２において水平方
向に形成されている。そして、各チャネル領域５内には
所定間隔毎に線状となるｎ^- のソース領域６が複数形成
（図１，５，６参照）されている。

【００２０】シリコン基板２の裏面にはドレイン電極７
が形成され、このドレイン電極７にはドレイン端子Ｄが
設けられている。ドレイン端子Ｄには主電流のプラス極
が接続される。前記のように構成された表面ゲート形Ｓ
ＩＴは基本的に従来と同様の製造工程により容易に製造
できる。

【００２１】又、図１，図５，図６に示すように、表面
ゲート形ＳＩＴの表面にはＳｉＯ₂よりなる絶縁膜８が
形成されている。そして、ソース領域６に対応した絶縁
膜８には正方形状となるコンタクトホール９が所定間隔
毎に複数形成されている。同様に、ゲート領域４に対応
した絶縁膜８にはコンタクトホール１０が複数形成され
ている。

【００２２】図２に示すように、絶縁膜８の上面にはコ
ンタクトホール９に対応するように長四角形状となるソ
ース電極１１が所定間隔毎に平行に形成されている。こ
のソース電極１１は絶縁膜８のコンタクトホール９を介
してソース領域６に電気的に接続されている。又、絶縁
膜８の表面にはソース電極１１を囲むように第１のゲー
ト電極１２が形成され、コンタクトホール１０を介して
ゲート領域４に電気的に接続されている。

【００２３】尚、ソース電極１１及び第１のゲート電極
１２にはソースパッド領域１３及びゲートパッド領域１
４がそれぞれ設けられている。そして、本実施例におい
ては、ソースパッド領域１３及びゲートパッド領域１４
の下面における基板１にはソース領域６が形成されてい
ない。

【００２４】前記ソース電極１１及び第１のゲート電極
１２の上面には図３に示す絶縁膜１５が形成されてい
る。そして、絶縁膜１５の右側には第１のゲート電極１
２に対応するゲートスルーホール１６が形成されてい
る。又、絶縁膜１５の左側にはゲートスルーホール１６
と干渉しないようにソース電極１１に対応する長四角形
状のソーススルーホール１７が形成されている。尚、絶
縁膜１５にはソースパッド領域１３及びゲートパッド領
域１４に対応するコンタクトホール１８，１９がそれぞ
れ形成されている。

【００２５】絶縁膜１５の上面にはソーススルーホール
１７を全て繋ぐようにソース電極膜２０が形成されてい
る。このソース電極膜２０はソーススルーホール１７を
介してソース電極１１に電気的に接続されている。そし
て、絶縁膜１５の上面にはソーススルーホール１７を囲
むように第２のゲート電極２１が接続されている。この
第２のゲート電極２１はゲートスルーホール１６を介し
て第１のゲート電極１２に電気的に接続されている。そ
して、ソース電極膜２０及び第２のゲート電極２１の表
面には保護膜２４が形成されている。

【００２６】尚、ソース電極膜２０及び第２のゲート電
極２１にもソースパッド領域１３及びゲートパッド領域
１４に対応するコンタクトホール２２，２３が形成され
ている。

【００２７】又、ソースパッド領域１３及びゲートパッ
ド領域１４にはソース端子Ｓ及びゲート端子Ｇがそれぞ
れ設けられている。そして、ソース端子Ｓには主電流の
マイナス極が接続され、ドレイン端子Ｄに主電流のプラ
ス端子が接続される。更に、ゲート端子Ｇには順バイア
スが印加される。

【００２８】次に、上記のように構成された表面ゲート
形ＳＩＴの作用について説明する。ソース端子Ｓを接地
し、ドレイン端子Ｄを＋電位にする。そして、ゲート端
子Ｇに順バイアスを印加しない状態においては表面ゲー
ト形ＳＩＴがオフ状態となる。そして、ゲート端子Ｇに
順バイアスを印加すると、ゲート領域４からチャネル領
域５へホールが注入され、チャネル領域５の電位が下が
る。すると、ソース領域４からの電子の注入が誘導さ
れ、ドレイン・ソース間に電子電流が流れてＳＩＴがオ
ン状態となる。

【００２９】従って、ソース領域６からの電流は絶縁膜
８のコンタクトホール９を介して各ソース電極１１に流
れる。ソース電極１１に流れた電流は絶縁膜１５のソー
ススルーホール１７を介して電極膜２０に流れ、ソース
端子Ｓに流れる。

【００３０】そのため、ソース電極１１とソース電極膜
２０とをそれぞれ独立させた２段構造としたので、ソー
ス電極１１に流れる電流はソース電極膜２０にスムーズ
に流れ、ソース電極１１には電流集中が発生しない。

【００３１】この結果、電流集中を考慮してソース電極
１１の幅を大きくする必要がなくなるばかりか、電流集
中がないため、ソース電極１１の下面におけるチャネル
領域５にソース領域６を多く形成することができる。

【００３２】従って、ＳＩＴにソース領域６を効率よく
形成することができるので、電流増幅率を向上させるこ
とができる。又、ソース電極１１の幅や長さを均一にす
ることができるので、ソース電極の配線抵抗に偏りが発
生しない。この結果、配線抵抗の偏りによる電流分布の
偏りを防止することができるので、ＳＩＴの電流増幅率
を向上させることができる。

【００３３】本実施例においては、ソース領域６をチャ
ネル領域５内に所定間隔毎に設けたが、チャネル領域５
内に長四角形状となるソース領域６を形成したＳＩＴに
も上記の構成を適用することも可能である。

【００３４】更に、ソースパット領域１３及びゲートパ
ッド領域１４の下面に対応したチャネル領域５にもソー
ス領域６を形成することも可能である。この場合、図７
に示すように、絶縁膜８にはソーススルーホール１７及
びゲートスルーホール１８のみが形成され、ソース端子
Ｓ及びゲート端子Ｇはソース電極膜２０及び第２のゲー
ト電極２１に直接接続される。この結果、ソース領域６
を多く形成した分、ＳＩＴの電流増幅率を更に向上させ
ることができる。

【００３５】次に、本発明の別例について説明する。
尚、上記実施例と同一になる部材については同一番号を
付してその詳細な説明を省略する。この別例は、図８に
示すように、絶縁膜８の上面に形成された第１のゲート
電極１２をメッシュ状とし、その内部にソース電極１１
を配設したところが上記実施例と異なる。

【００３６】即ち、この別例においては、図９に示すよ
うに、チャネル領域５を枡目状に形成し、そのチャネル
領域５内にソース領域６を形成している。そして、図１
０，図１１に示すように、シリコン基板２の上面には絶
縁膜３１が形成されている。絶縁膜３１には枡目状に形
成されたソース領域６に対応してコンタクトホール３２
が形成されている。絶縁膜３１の上面にはポリシリコン
層３３が形成され、このポリシリコン層３３はコンタク
トホール３２を介してソース領域６と電気的に接続され
ている。

【００３７】ポリシリコン層３３の上面には絶縁膜３４
が形成されている。又、ソース領域６に囲まれたゲート
領域４に対応する絶縁膜３４の上面にはコンタクトホー
ル３５が形成されている。更に、コンタクトホール３５
の四つ角に囲まれた絶縁膜３４にはコンタクトホール３
６が形成され、このコンタクトホール３６はポリシリコ
ン層３３及び絶縁膜３１をも貫通している。そして、コ
ンタクトホール３６の内周面には絶縁膜３７が形成され
ている。

【００３８】前記コンタクトホール３４に対応した絶縁
膜３７にはソース電極１１が形成されており、このソー
ス電極１１はポリシリコン層３３を介してソース領域６
と電気的に接続されている。更に、前記ソース電極１１
を囲むように、即ちメッシュ状となるように絶縁膜３７
の上面には、第１のゲート電極１２が形成されている。
この第１のゲート電極１２はコンタクトホール３６を介
してゲート領域４と電気的に接続されている。

【００３９】上記のように構成した後、図３と同様にソ
ーススルーホール及びゲートスルーホールを形成した絶
縁膜を形成する。そして、図４と同様に、ソース電極膜
及び第２のゲート電極を形成する。

【００４０】この構成によっても、ソース領域６からポ
リシリコン層３３及びソース電極１１を介してソース電
極膜２０に電流を流すことができる。従って、上記実施
例と同様に、ソース電極１１に電流集中が発生しないた
め、その分、チャネル領域５にソース領域６を多く形成
することができる。この結果、ＳＩＴの電流増幅率を向
上させることができる。

【００４１】更に、ソース電極１１の形状を同一にする
ことができるので、ソース電極１１の配線抵抗を均一に
することができる。この結果、配線抵抗の偏りによる電
流分布の偏りをなくすことができる。この結果、ＳＩＴ
の電流増幅率を向上させることができる。

【００４２】本実施例においては、ｎ形のシリコン基板
１に具体化したが、この他にｐ形のシリコン基板１によ
ってＳＩＴを製造することも可能である。この場合、ｐ
形のシリコン基板１にｐ^- のエピタキシャル層３を形成
し、その表面にｎ⁺ 形のゲート層４に囲まれたｎ^- のチ
ャネル領域５を形成する。このチャネル領域５にｐ⁺の
ソース領域６を形成する。。

【００４３】本実施例においては、表面ゲートタイプの
ＳＩＴに具体化したが、この他に表面型トランジスタに
具体化することも可能である。即ち、ソース端子Ｓがコ
レクタ端子に、ゲート端子Ｇがベース端子に、ドレイン
端子Ｄがエミッタ端子に変化するだけである。

【００４４】更に、シリコン基板２の最下層が反対導電
型とすれば、表面型サイリスタとして構成することがで
きる。

【００４５】

【発明の効果】以上詳述したように本発明によれば、基
板にできだけ多くのソース領域を効率よく形成して電流
増幅率の向上を図るとともに、配線抵抗の影響による電
流分布の偏りを防止することができる優れた効果があ
る。

【図面の簡単な説明】

【図１】本発明に係るＳＩＴの構成を示す部分斜視図で
ある。

【図２】ソース電極及び第１のゲート電極の配線構造を
示す平面図である。

【図３】ソース電極及び第１のゲート電極の上面に形成
されるソーススルーホール及びゲートスルーホルを形成
した絶縁膜の平面図である。

【図４】ソース電極膜及び第２ゲート電極の配線構造を
示す平面図である。

【図５】図２におけるＸ−Ｘ線断面図である。

【図６】図２におけるＹ−Ｙ線断面図である。

【図７】ソース電極及び第１のゲート電極の配線構造の
別例を示す平面図である。

【図８】ソース電極及び第１のゲート電極の配線構造の
別例を示す平面図である。

【図９】ソース領域の配置構造を変形させた別例を示す
部分平面図である。

【図１０】図９におけるＡ−Ａ線断面図である。

【図１１】図９におけるＢ−Ｂ線断面図である。

【図１２】従来のＳＩＴの構成を示す部分斜視図であ
る。

【図１３】従来のソース電極及び第１のゲート電極の配
線構造を示す平面図である。

【符号の説明】

２…基板、４…ゲート領域、６…ソース領域、８…絶縁
膜、９…ソースコンタクトホール、１０…ゲートコンタ
クトホール、１１…ソース電極、１２…第１のゲート電
極、１５…（第２の）絶縁膜、１６…ゲートスルーホー
ル、１７…ソーススルーホール、２０…第２のゲート電
極、２１…ソース電極膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784

Claims (3)

【特許請求の範囲】
1. 【請求項１】 表面ゲートタイプの静電誘導型半導体装
   置であって、 基板に対してそれぞれ所定間隔おいて形成されたソース
   領域と、 前記ソース領域の周囲に形成されたゲート領域と、 前記ソース領域及びゲート領域の表面に形成された第１
   の絶縁膜と、 前記第１の絶縁膜の上面において、各ソース領域に対応
   するようにそれぞれ所定間隔毎に形成され、前記第１の
   絶縁膜に形成されるソースコンタクトホールを介してソ
   ース領域に接続されるソース電極と、 前記第１の絶縁膜の上面において、前記ソース電極を囲
   むように設けられ、前記第１の絶縁膜に形成されるゲー
   トコンタクトホールを介してゲート領域に接続される第
   １のゲート電極と、 前記第１のソース電極及び第１のゲート電極の表面に形
   成される第２の絶縁膜と、 前記第２の絶縁膜の上面において、所定間隔毎にそれぞ
   れ形成されるソーススルーホールを介して接続されるソ
   ース電極膜と、 前記第２の絶縁膜の上面において、前記ソース電極膜を
   囲むように形成され、前記第２の絶縁膜に形成されるゲ
   ートスルーホールを介して第１のゲート電極に接続され
   る第２のゲート電極とを備えた半導体装置。
2. 【請求項２】 表面ベースタイプの表面型トランジスタ
   であって、 基板に対してそれぞれ所定間隔おいて形成されたコレク
   タ領域と、 前記コレクタ領域の周囲に形成されたベース領域と、 前記コレクタ領域及びベース領域の表面に形成された第
   １の絶縁膜と、 前記第１の絶縁膜の上面において、各コレクタ領域に対
   応するようにそれぞれ所定間隔毎に形成され、前記第１
   の絶縁膜に形成されるコレクタコンタクトホールを介し
   てコレクタ領域に接続されるコレクタ電極と、 前記第１の絶縁膜の上面において、前記コレクタ電極を
   囲むように設けられ、前記第１の絶縁膜に形成されるベ
   ースコンタクトホールを介してベース領域に接続される
   第１のベース電極と、 前記第１のコレクタ電極及び第１のベース電極の表面に
   形成される第２の絶縁膜と、 前記第２の絶縁膜の上面において、所定間隔毎にそれぞ
   れ形成されるコレクタスルーホールを介して接続される
   コレクタ電極膜と、 前記第２の絶縁膜の上面において、前記コクレタ電極膜
   を囲むように形成され、前記第２の絶縁膜に形成される
   ベーススルーホールを介して第１のベース電極に接続さ
   れる第２のベース電極とを備えた半導体装置。
3. 【請求項３】 表面ゲートタイプの表面型サイリスタで
   あって、 基板に対してそれぞれ所定間隔おいて形成されたアノー
   ド領域と、 前記アノード領域の周囲に形成されたゲート領域と、 前記アノード領域及びゲート領域の表面に形成された第
   １の絶縁膜と、 前記第１の絶縁膜の上面において、各アノード領域に対
   応するようにそれぞれ所定間隔毎に形成され、前記第１
   の絶縁膜に形成されるアノードコンタクトホールを介し
   てアノード領域に接続されるアノード電極と、 前記第１の絶縁膜の上面において、前記アノード電極を
   囲むように設けられ、前記第１の絶縁膜に形成されるゲ
   ートコンタクトホールを介してゲート領域に接続される
   第１のゲート電極と、 前記第１のアノード電極及び第１のゲート電極の表面に
   形成される第２の絶縁膜と、 前記第２の絶縁膜の上面において、所定間隔毎にそれぞ
   れ形成されるアノードスルーホールを介して接続される
   アノード電極膜と、 前記第２の絶縁膜の上面において、前記アノード電極膜
   を囲むように形成され、前記第２の絶縁膜に形成される
   ゲートスルーホールを介して第１のゲート電極に接続さ
   れる第２のゲート電極とを備えた半導体装置。