JPH0693510B2 - 絶縁ゲート電界効果トランジスタ装置 - Google Patents

絶縁ゲート電界効果トランジスタ装置

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JPH0693510B2
JPH0693510B2 JP61037174A JP3717486A JPH0693510B2 JP H0693510 B2 JPH0693510 B2 JP H0693510B2 JP 61037174 A JP61037174 A JP 61037174A JP 3717486 A JP3717486 A JP 3717486A JP H0693510 B2 JPH0693510 B2 JP H0693510B2
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Description

【発明の詳細な説明】 この発明は金属酸化物半導体電界効果トランジスタ（MO
SFET）のような絶縁ゲート電界効果トランジスタ（IGFE
T）に関する。特にこの発明は半導体ウエハの一方の表
面にソース電極とゲート電極を、他方の表面にドレン電
極を有する竪型２重拡散MOSFET（VDMOS）装置に関す
る。またこの発明は導電度変調電界効果トランジスタ
（COMFET）として知られる４層の半導体層を有するVDMO
S装置に関する。
〔発明の背景〕
通常のVDMOS装置は交互に導電型の異るソース、基体、
ドレンの各領域を直列に配置した半導体ウエハを有す
る。この基体領域の一部は第１のウエハ表面に隣接し、
その表面でソースおよびドレン領域に囲まれて基体領域
内にチャンネル領域の長さと幅を画定している。このチ
ャンネル領域の上には酸化物層により第１のウエハ表面
から隔てられたゲート電極がある。第１の表面上にソー
ス領域と基体領域にオーム接触するようにソース電極が
用いられ、第２の表面上にドレン領域とオーム接触する
ようにドレン電極が設けられている。基体領域のソース
電極に接する部分は、第１の表面においてソース領域に
よりチヤンネル領域から分離されている。ソース電極と
基体領域の間の接続を確実にするため、基体領域は一般
にその残部と同じ導電型であるがそれより若干高導電度
の接触部を有する。
装置の動作中にゲート電極の適当な電圧によつてウエハ
表面と接するチヤンネル領域のその部分内の基体領域の
導電型が反転する。このようにして生じたいわゆる反転
チヤンネルにより、ソース領域とドレン領域の間に単極
性の電流が流れるようになる。この単極性電子流（ｎチ
ヤンネル装置の場合）または正孔流（ｐチヤンネル装置
の場合）はゲート電極に印加された電圧により選択的に
変調されるが、このソース基体ドレン構造は本質的にMO
SFETの性能に有害な寄生npnまたはpnpバイポーラトラン
ジスタを生成する。
この寄生バイポーラトランジスタの効果を減じる研究の
過程で種々の構造が提案されて来たが、昭和60年２月21
日出願の特願昭60−34285号、1984年４月30日付米国特
許願第605427号、米国特許第4072975号がその一例であ
る。寄生バイポーラトランジスタを効果的に減ずる研究
をさらに進めた結果この発明が得られたが、この発明の
構造はまた製造公差を大きくすることができてその分だ
け製造歩留を上げることができるため、寄生バイポーラ
トランジスタの効果が不変でも有利である。
〔発明の概要〕
IGFET装置は表面に接して第１の導電型のドレン領域を
有する半導体ウエハを含み、その表面からウエハ内部に
第２の導電型の基体領域が進入して表面に端面を有する
基体ドレンpn接合を形成している。基体領域は更にその
表面に比較的高導電度の基体接触部を含んでいる。また
ウエハには第１の導電型のソース領域が進入して表面に
第１および第２の端面を持つソース基体pn接合を形成
し、その第１の端面は基体ドレン接合の端面から離れて
その表面の基体領域にチヤンネル領域を画定し、その第
２の端面は基体接触部に接している。第２の端面は第１
の端面とはその第１の端面の全長の大部分に沿つて比較
的接近しているが、所定の１ケ所またはそれ以上の部分
において比較的離れている。ウエハ表面の基体接触部と
ソース領域にはソース電極が接触している。
〔推奨実施例の詳細な説明〕
第１図、第２図および第３図は通常のVDMOS装置10を示
す。装置10は対向する第１および第２の主表面14、16を
有し、その第２の表面16には実質的に平面状のＮ＋型ド
レン領域18があり、そのドレン領域18から第１の表面14
にｎ型の延長ドレン領域20が延びている。ウエハ12の第
１の表面14から複数のｐ型基体領域22が進入してその延
長ドレン領域20と基体ドレンpn接合24を形成している。
この基体ドレンpn接合24は第１図に示すように６角形の
形で第１の表面と交差し、通常のVDMOS構造ではこの様
な６角形が第１図に部分的に示されるように表面14に２
次元配列を成している。
各基体領域22は比較的導電度の低いｐ−型の部分21とそ
れに接する比較的導電度の高いｐ＋型の基体接触部と称
する部分23とを含み、その比較的導電度の低い部分21は
表面14とその下方若干の距離に基体ドレンpn接合24を形
成している。基体接触部23は各基体領域の６角形の実質
的中心部の第１の表面14からウエハ内部に延びている。
各基体領域22にはｎ＋型のソース領域26が進入してその
界面にソース基体pn接合28を形成している。各基体領域
22とそれに付随するソース領域26を通常VDMOS装置10の
セルと呼ぶ。ソース基体pn接合28は第１の表面14に第１
および第２の端面27、29を有し、その第１の端面27は基
体ドレンpn接合24と一様な間隔を隔てて基体領域22の比
較的低導電度部分21に６角環状のチヤンネル領域30を画
定している。この第１の端面27と基体ドレンpn接合24の
間の距離をチヤンネル長と呼び、それに直角の距離をチ
ヤンネル幅と呼ぶ。各セルのチヤンネル長は一様で、一
般に約１〜４μの範囲内にあり、装置10の全セルの累積
チヤンネル幅は一般に５〜50cmの範囲にある。基体接触
部23は一般に第２の端面29を挾んでソース領域26と接し
ている。第１図の破線はソース領域26の下側における基
体接触部23の横の拡がりを示す。
第１の表面14の上には絶縁ゲート電極34とソース電極36
がある。絶縁ゲート電極34は表面14上の酸化物層38とそ
の上の導電電極40とから成り、各６角セルのチヤンネル
領域30と各セル間の延長ドレン領域20を覆つている。ソ
ース電極36は絶縁ゲート電極34を覆うと共に、それから
絶縁層42により絶縁され、しかも第１の表面14でソース
領域26および基体接触部23に接触している。第２の表面
16にはドレン領域18に接してドレン電極44が設けられて
いる。
VDMOS装置10のソース領域26、基体領域22およびドレン
領域20はそれぞれ寄生npnバイポーラトランジスタのエ
ミツタ、ベースおよびコレクタの各領域と考えることが
できる。この寄生トランジスタのエミツタ、ベース接合
（即ちソース基体pn接合28）を約0.6Vの障壁電位より高
い電位に（室温で）順バイアスすると、その寄生バイポ
ーラトランジスタが導通する。オームの法則により、２
点間の電圧（Ｅ）はその２点間を流れる電流（ｉ）にそ
の２点間の材料の抵抗（Ｒ）を乗じたものに等しいか
ら、ソース基体pn接合28の電圧降下はそこを流れる電流
とその周りの隣接材料の抵抗との双方に影響される。こ
のようなiR電圧降下は例えば第３図にＡで示すソース基
体pn接合28の横幅に沿つて生ずるが、この寸法Ａの最適
値を決める場合の制限の１つが第３図にＢで示すソース
領域26に接触するソース電極36の幅である。この寸法Ｂ
はさらに絶縁層42の電１の表面42を覆う部分の横幅Ｃに
影響される。
この発明の構造は端面29の外周に沿つて横幅Ｂをできる
だけ小さくすることを要求する製造上の制限を効果的に
取除き、抵抗調節により装置全体の電流分布を均一化
し、この推奨実施例では、寄生バイポーラトランジスタ
の導通の可能性を効果的に低減する。
この発明の構造を用いたVDMOS装置110のセルの平面図を
第４図に、その顕著な特徴を示す断面図を第５図および
第６図に示す。この装置110は通常半導体ウエハ表面に
２次元配列されたこの様なセルを数100または数1000個
有する。第７図は他の実施例の平面図である。この第７
図の装置210にも第５図および第６図の断面図を適用す
ることができるが、各半導体領域の相対寸法を変えるこ
ともできることを理解すべきである。
第５図および第６図の断面図に示すように、この発明の
構造は３層または４層のVDMOS装置に用いることができ
るが、何れの場合もその装置は対向する第１および第２
の主表面114、116を持つ半導体ウエハ112を含んでい
る。このウエハ112の第２の主表面116に接する部分は比
較的高導電度で、117で示されている。この高導電度領
域117は３層ｎチヤンネルVDMOS装置ではｎ型材料から成
り、ドレン領域と呼ばれるが、通常ｎチヤンネルCOMFET
と呼ばれる４層のｎチヤンネルVDMOS装置では第２の主
表面116に接するｐ＋型領域118とその上のｎ＋型領域11
9を含んでいる。第２主表面116に接する領域118がｐ＋
型材料のｎチヤンネルCOMFETでは領域118を陽極領域と
呼び、各半導体領域の導電型がすべて反対のｐチヤンネ
ルCOMFETではその領域118がｎ＋型材料で、陰極領域と
呼ばれる。COMFETの構造に関するその他の工夫は米国特
許第4364075号に見られる。図示のｎチヤンネル装置で
は、延長ドレン領域120が高導電度領域117に接し、第１
の主表面114まで延びている。この延長ドレン領域120F
その高導電度領域117より比較的低導電度のｎ型材料か
ら成つている。
ウエハの第１の主表面114からｐ型の基体領域が進入し
て拡大ドレン領域120と基体ドレンpn接合124を形成して
いる。この発明のこの推奨実施例も普通の構造と同様そ
の基体領域が第４図に示すような６角形のドレンとのpn
接合の端部を持つが、以下詳述するようにこの発明は６
角形の基体領域122を持つ構造に限定されるものではな
い。
ウエハの第１主表面114からさらにｎ＋型のソース領域1
26が進入して基体領域122との界面にソース基体pn接合1
28を形成している。このソース基体pn接合128はその第
１主表面114に第１および第２の端部127、129を有し、
普通の装置の構造と同様に、第１の端部127は第１主表
面114において基体ドレンpn接合124と均一な間隔を保つ
て基体領域122内にチヤンネル領域130を画定している。
基体領域122のチヤンネル領域130が形成された部分は比
較的低導電度のｐ型で、121で示されている。
基体領域122中比較的高導電度のｐ＋型部分123は表面11
4から低導電度部分121に接して進入し、第２の端部129
を挾んでソース領域126と隣接している。第４図に示す
ように、ソース基体pn接合128の第１主表面における第
２の端部129はその第１の端部からその全長の大部分に
沿つて比較的短距離に保たれている。図示の装置110で
はこの間隔が実質的に一様で、通常の装置10では一般に
約８μ（第３図の寸法Ａ）もあるのに対し、普通約３μ
である。装置110ではさらに第２の端部129が所定の１ケ
所またはそれ以上で第１の端部127から比較的遠く隔て
られていて、この部分をタブと呼び、第４図に136で示
されている。この第１、第２の端部127、129間の比較的
広い間隔は第６図にそのタブ136を通る断面図として示
されている。
図示実施例には対向する２つのタブが用いられている
が、必要なものは１つだけで、２つ以上でもよい。この
タブの最適数を決めるには他の写真食刻で形成されるも
のとの整合の難易度、タブの所の寄生バイポーラトラン
ジスタに対する影響、チヤンネル領域の幅が（後述のよ
うに）犠牲になる程度等の要因を考慮する必要がある。
上述の形状のソース領域は通常の装置のものより若干有
利であるが、さらに基体接触部123の形を変えることに
よりその利点を増すことができる。第４図に破線で示す
ように、基体接触部123はｎ＋型のタブ部分136に対応す
る領域でソース領域126の他の部分におけるより横に長
く延びている。この領域は第４図に125で示されてい
て、ｐ＋型基体部の突出部と呼ぶ。この突出部125は横
方向に少くともソース領域126まで、図示実施例では殆
んど基体ドレンpn接合124まで延びている。
この発明の技術的範囲内で可能な他の形態として、ｐ＋
型基体部の突出部が基体領域の低導電度部分を越えて拡
大ドレン領域と共にソース基体pn接合の一部を形成する
ものがあることにも注意するべきである。この形態では
ｐ−型の基体領域121がｐ＋型が突出する部分で完全に
なくなるが、チヤンネル領域130の幅の例えば15％の同
量の損失に拘らず、寄生バイポーラ効果の減少の点から
優れた装置が得られる。
第１主表面114の各セルのチヤンネル領域130と各セル間
の拡大ドレン領域120の上に、２酸化シリコンのような
絶縁層142その上のドープ剤多結晶シリコンのようなゲ
ート導体144から成る絶縁ゲート電極140があり、その絶
縁ゲート電極140は燐珪酸ガラス（PSG）のような絶縁層
146で覆われている。この絶縁層146はアルミニウム等の
材料のソース電極148で覆われ、その電極は第１主表面1
14でソース領域126と基体接触部123に接している。第５
図および第６図に示すように、この推奨実施例では、ソ
ース電極148がタブ136だけを介してソース領域126に接
触している。表面116全体にドレン電極150が設けられて
高導電度のｎ＋型またはｐ＋型領域118に接触してい
る。
第５図に示すように、装置110のソース領域126は通常の
装置10のソース領域26（寸法Ａ）より著しく狭いから、
その上の絶縁層146の幅（通常の装置10の寸法Ｃに相
当）はその比較的狭いソース領域126の部分が第１主表
面114でソース電極に露出しないようにしなければなら
ない。この発明の推奨実施例では、そのソース領域の寸
法がソース電極148がソース領域126とタブ136において
のみ接触するように設計されている。
通常の装置の製造中には、寸法Ａが比較的狭いときにも
製造時の各種マスクレベルの整合不良によりソース領域
をソース電極に接触させることが問題になることが多い
が、この発明の装置では、ソース領域のタブ136が比較
的大きな目標を与えることにより、製造中に若干の整合
不良があつてもソース電極148がソース領域126に確実に
接触するようにしている。
第７図はこの発明を含むが物理的構造が若干異つた装置
210のウエハ表面214を示す。装置210と110の違いは基本
的にｎ＋型ソース領域226のタブ236とこれに対応するｐ
＋型基体接触部223の突出部225の形状寸法にある。即ち
装置110ではタブ136が表面114で実質的にソース領域126
の矩形突起であるが、装置210ではタブ236がそれぞれソ
ース領域226の第２の端部229の６角形の角の切除部で形
成されている。これによつて第１端部227と第２端部229
の間の比較的広い空間がほぼ３角形を成す装置が得られ
る。装置110では基体接触部の突出部125の幅が対応する
ソース領域のタブ136の幅とほぼ等しいが、装置210でも
同様に基体接触部の突出部225の幅がソース領域タブ236
の幅と関係している。この場合も設計によつては突出部
225が延びてｐ型基体領域を局部的に包囲し、基体領域2
22と拡大ドレン領域220との間に基体ドレンpn接合224の
一部を画定することがある。
この発明の装置110と210は通常のVDMOS製造技術で製造
することができる。例えば次の様な通常のVDMOS製造工
程を用いることができる。
（１）適当にドープされた半導体ウエハを準備し、 （２）基体領域の基体接触部を選択的に注入拡散し、 （３）絶縁ゲート電極を形成し、 （４）基体領域を注入拡散し、 （５）露出した基体領域のソース領域用ドープ剤でドー
プされてはならない領域にソース掩蔽マスクを形成し、 （６）ソース領域を注入拡散し、 （７）絶縁ゲート電極上に絶縁層を形成し、 （８）その絶縁層にソース電極接触部を画定し、 （９）ソース電極とドレン電極の金属化を行う。
この発明のVDMOS装置は上記通常の処理段階の範囲内で
製造することができるが、装置110または210の製造工程
で必要な唯一の相違は工芸的（例えばホトマスクの）改
変にある。すなわち、基体接触部（段階２）とソース掩
蔽部（段階５）の画定に用いるホトマスク（または他の
パタン形成手段）はソース領域のタブ136、236と基体接
触部の突出部125、225を形成するため適当に改造する必
要がある。
この発明の装置では、ソース領域と基体接触部の形状の
ためソース領域と基体領域の間に比較的広い接触領域が
得られ、このため通常の装置より接触抵抗が低くなる。
ソース領域のタブもソースバラストまたはオームバラス
トと呼ぶのが便利な効果を与える。即ち、このタブはソ
ース領域を長くして電流の流れる必要のある抵抗を大き
くするため普通より電圧降下を増し、従つてソース基体
pn接合を障壁電位より高い電圧に順バイアスするために
はそれに対応する高い電圧を要する。この性質は通常の
動作で生ずるような装置の温度上昇および0.6ボルト室
温障壁電位の低下と共に顕著になる。この性質はまた例
えば比較的速いドレン・ソース間電圧遷移（高dV/dt）
または該輻射の結果として基体領域に電流が流れるとき
障壁電位を超えることへの感受性を低下させる。
この発明の構造の最も顕著な利点は恐らく基体接触部の
突出部125または225が（ソース領域のタブ136、236に対
応する領域に）存在するときに生ずる。即ち、ウエハ表
面におけるソース領域126（または226）の幅の減少すな
わち第１の端部127（または227）と第２の端部129（ま
たは229）の間隔の減少のため、ソース領域126（または
226）の下の基体領域122（または222）の電流に付随す
るiR降下が著しく小さくなる。このため寄生npnバイポ
ーラトランジスタが導通する傾向が著しく減少し、これ
は寄生バイポーラトランジスタの１つが導通するとその
装置がサイリスタ状再生モードに固定するCOMFET装置で
特に顕著である。しかし、基体接触部の突出部125、225
がタブに対応する領域になければ、タブの長さによつて
基体領域122に誘起される電圧降下が増す。比較的高導
電度の突出部125、225はソース領域のタブ136、236付近
の基体領域122、222に生ずるiR降下を小さくする働らき
をし、これによつて寄生バイポーラトランジスタの導通
傾向とCOMFET装置のラツチ傾向を減じる。
最後にこの発明が上述の特定構造に限定されないことを
理解すべきである。例えば、この発明は６角形以外の多
角形チヤンネル領域配列やVDMOS型の相互陥入または蛇
行式チヤンネルにも容易に適用することができる。蛇行
式チヤンネル構造の一列が米国特許第4366495号に開示
されているが、この様な構造では、ソース領域のタブと
これに対応する基体接触部の突出部を例えば相互陥入し
たソース・ドレン指状部に沿つて周期的に配置すること
もできる。
また、この発明をｎ型またはｐ型の半導体領域を持つ装
置について説明したが、この発明はそれに限定されな
い。例えば、例示の導電型をすべて反転してｐチヤンネ
ル３層VDMOS装置またはｐチヤンネルCOMFETとすること
もできる。
【図面の簡単な説明】
第１図は通常のVDMOS装置の半導体ウエハ表面の平面
図、第２図はウエハ表面に各材料の構体を含む第１図の
装置の断面図、第３図は第２図の一部の拡大図、第４図
はこの発明の推奨実施例を含む装置の半導体ウエハ表面
の一部を示す平面図、第５図はウエハ表面の各材料の構
造細部を含む第４図の装置の断面図、第６図は第４図の
装置の上被材料の構体を含む第２の断面図、第７図はこ
の発明の他の実施例の平面図である。 112…半導体ウエハ、117…ドレン領域、122…基体領
域、123…基体接触部、124…基体ドレンpn接合、126…
ソース領域、127…第１の端部、129…第２の端部、130
…チヤンネル領域、148…ソース電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨン パトリツク ラツセル アメリカ合衆国 ニユージヤージ州 08534 ペニントン バーチ・アベニユ ２ (56)参考文献 特開 昭57−211773（ＪＰ，Ａ) 特開 昭59−231860（ＪＰ，Ａ) 特開 昭59−149057（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ウェハ表面と接触する第１導電型のドレン
    領域と、前記表面からウェハに伸びて前記表面で中断す
    る基体／ドレンPN接合を形成するとともに前記表面で比
    較的高い導電度の基体接触部を含む基体領域と、前記表
    面からウェハに伸びて前記表面で第１および第２の中断
    を有するソース／基体PN接合を形成する第１導電型のソ
    ース領域であって前記第１の中断は前記基体／ドレンの
    中断から隔てられて前記表面で前記基体領域にチャンネ
    ル領域を形成するとともに前記第２の中断は前記基体接
    触部と接するソース領域と、前記基体接触部と前記ソー
    ス領域とに接触する前記表面上のソース電極を含み、前
    記第２の中断は前記第１の中断の長さの大部分にわたっ
    て前記第１の中断から比較的狭く実質的に均一に隔てら
    れているとともに１つ以上の所定の部分で前記第１の中
    断から著しく広く隔てられており、前記基体接触部は前
    記広く隔てられている部分に対応する位置の前記ソース
    領域の下方において側方延長部を含むことを特徴とする
    絶縁ゲート電界効果トランジスタ装置。
  2. 【請求項２】前記ソース電極が前記１つ以上の比較的広
    く隔てられた部分としての前記ソース領域と接触する特
    許請求の範囲第１項の絶縁ゲート電界効果トランジスタ
    装置。
  3. 【請求項３】前記基体接触部の側方延長部が前記ドレン
    領域と接触するように側方に伸びる特許請求の範囲第１
    項あるいは第２項の絶縁ゲート電界効果トランジスタ装
    置。
  4. 【請求項４】前記基体／ドレンPN接合の中断が多角形で
    あり、前記ソース／基体PN接合が前記チャンネル領域を
    定義するようにそこから均一に隔てられている特許請求
    の範囲第２項の絶縁ゲート電界効果トランジスタ装置。
  5. 【請求項５】前記基体／ドレンPN接合の中断が６角形で
    ある特許請求の範囲第４項の絶縁ゲート電界効果トラン
    ジスタ装置。
  6. 【請求項６】前記第１および第２の中断の間の比較的広
    く隔てられた構成がウェハ表面でソース領域の長方形あ
    るいは３角形の突出である特許請求の範囲第１項，第２
    項，第３項，第４項，第５項あるいは第６項の絶縁ゲー
    ト電界効果トランジスタ装置。
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