JPH03270273A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03270273A JPH03270273A JP2071366A JP7136690A JPH03270273A JP H03270273 A JPH03270273 A JP H03270273A JP 2071366 A JP2071366 A JP 2071366A JP 7136690 A JP7136690 A JP 7136690A JP H03270273 A JPH03270273 A JP H03270273A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 205
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 230000005669 field effect Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 30
- 239000010410 layer Substances 0.000 description 83
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910018173 Al—Al Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010008631 Cholera Diseases 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果型の半導体装置とその製造方法に
関するもので、特に、その破壊耐量の向上のための改良
に関する。
関するもので、特に、その破壊耐量の向上のための改良
に関する。
第１０Ａ図は従来のｎチャネル形パワーＭＯ５ＦＥＴ１
００の表面部分の概要を示す平面図であり、第１０Ｂ図
はそのＢ１−Ｂ１断面図である。
００の表面部分の概要を示す平面図であり、第１０Ｂ図
はそのＢ１−Ｂ１断面図である。
ただし、第１０Ａ図は、第１０Ｂ図の８３−８３面上で
の平面図に相当する。
の平面図に相当する。
このＭＯＳＦＥＴ１００は、ｐ形シリコン基板１の上に
形成されたｎ 層３ａ、３ｂを有しており、基板１とｎ
層３ａとの間にはｎ 埋込み層２が設けられている。
形成されたｎ 層３ａ、３ｂを有しており、基板１とｎ
層３ａとの間にはｎ 埋込み層２が設けられている。
このうち、ｎ 層３ｂはｎ ドレイン層として機能する
。また、ｎ 層３ａ、３ｂの間には、ｎ＋ドレイン領域
４が形成されている。第１０Ａ図かられかるように、こ
のｎ＋ドレイン領域４はｎ 層３ｂを取り囲んでおり、
ｎ＋ ドレイン領域４とｎ ドレイン層３ｂとの組合わ
せによってＭ ＯＳ Ｆ Ｅ Ｔのドレイン領域が形成
されている。
。また、ｎ 層３ａ、３ｂの間には、ｎ＋ドレイン領域
４が形成されている。第１０Ａ図かられかるように、こ
のｎ＋ドレイン領域４はｎ 層３ｂを取り囲んでおり、
ｎ＋ ドレイン領域４とｎ ドレイン層３ｂとの組合わ
せによってＭ ＯＳ Ｆ Ｅ Ｔのドレイン領域が形成
されている。
ｎ 層３ｂの中には２つのｐ形半導体領域５が形成され
ている。また、それぞれのｐ形半導体領域５の中には、
中心部に孔を有するｎ＋ソース領域６が与えられている
。そして、ｐ形半導体領域５のうち、ｎ ソース領域６
を取囲む部分が、チャネル形成領域９となっている。
ている。また、それぞれのｐ形半導体領域５の中には、
中心部に孔を有するｎ＋ソース領域６が与えられている
。そして、ｐ形半導体領域５のうち、ｎ ソース領域６
を取囲む部分が、チャネル形成領域９となっている。
ｎ″″層３ｂの表面かりｎ ソース領域６の表面の一部
分にかけてゲート絶縁１１７が形成されており、このゲ
ート絶縁膜７の上には、チャネル形成領域９とその周辺
の領域に対向するゲート電極８が設けられている。また
、ｎ＋ソース領域６とｐ形半導体領域５とを短絡連続す
るようにソース電極１０が設けられており、ゲート電極
８とソース電極１０とは、層間絶縁１１１１によって電
気的に絶縁されている。さらに、ｎ＋ドレイン領域４の
上にはドレイン電極１２が形成されており、半導体基板
１の下側主面には、接地レベルに接続される裏面電極１
３が設けられている。第１０Ａ図および第１０Ｂ図から
れかるように、このＭＯＳＦＥＴ１００は２組のＭＯＳ
ユニットセルの並列１続となっており、ゲート電極８と
ドレイン電極１２とが半導体エレメントの上面側に設け
られているアップドレインタイプのＭＯＳＦＥＴとなっ
ている。
分にかけてゲート絶縁１１７が形成されており、このゲ
ート絶縁膜７の上には、チャネル形成領域９とその周辺
の領域に対向するゲート電極８が設けられている。また
、ｎ＋ソース領域６とｐ形半導体領域５とを短絡連続す
るようにソース電極１０が設けられており、ゲート電極
８とソース電極１０とは、層間絶縁１１１１によって電
気的に絶縁されている。さらに、ｎ＋ドレイン領域４の
上にはドレイン電極１２が形成されており、半導体基板
１の下側主面には、接地レベルに接続される裏面電極１
３が設けられている。第１０Ａ図および第１０Ｂ図から
れかるように、このＭＯＳＦＥＴ１００は２組のＭＯＳ
ユニットセルの並列１続となっており、ゲート電極８と
ドレイン電極１２とが半導体エレメントの上面側に設け
られているアップドレインタイプのＭＯＳＦＥＴとなっ
ている。
このような構成を有するＭＯＳＦＥＴ１００では、ドレ
イン電極１２とソース電極１０との間にドレイン電圧を
印加させている状況下でゲート電極８とソース電極１０
との間にゲート電圧を印加する。これによってチャネル
形成領域９にチャネルが形成され、このチャネルを通じ
てドレイン電極１２とソース電極１０との間に電流が流
れる。
イン電極１２とソース電極１０との間にドレイン電圧を
印加させている状況下でゲート電極８とソース電極１０
との間にゲート電圧を印加する。これによってチャネル
形成領域９にチャネルが形成され、このチャネルを通じ
てドレイン電極１２とソース電極１０との間に電流が流
れる。
この電流の大きさは、ゲート電圧の大きさによって制御
可能である。
可能である。
また、このような動作のためには、ｎ ソース領域６の
電位とｐ形半導体領域５の中心部分の電位とを常に同一
に保つ必要がある。それは、ｐ形半導体領域５がｎ ソ
ース領域６に対して電気的にフロート状態となると、ゲ
ート電圧とチャネル電流との関係が不定となってしまう
からである。
電位とｐ形半導体領域５の中心部分の電位とを常に同一
に保つ必要がある。それは、ｐ形半導体領域５がｎ ソ
ース領域６に対して電気的にフロート状態となると、ゲ
ート電圧とチャネル電流との関係が不定となってしまう
からである。
ｎ ソース領域６とｐ形半導体領域５の中心部分とを短
絡接続するようにソース電極１０が形成されているのは
、このような条件を満足させるためである。
絡接続するようにソース電極１０が形成されているのは
、このような条件を満足させるためである。
ところで、このようなＭＯＳＦＥＴ１００の出力特性は
、第１１図に示すようになっている。すなわち、ソース
・ドレイン間電圧ＶＤが降伏電圧■ＢＤより低いときに
はソース・ドレイン間電流Ｉ はゲート電圧Ｖ。に従っ
て増大する。そして、ソース・ドレイン間電圧Ｖ が降
伏電圧ｖＢＤに至り るとＭＯＳＦＥＴ１００は瞬時に破壊する。以下、第９
Ａ図のＢ２−Ｂ２断面に相当する第１２図と、その部分
拡大図に相当する第１３図とを参照して、ＭＯＳＦＥＴ
１００におけるこの降伏現象を解析する。
、第１１図に示すようになっている。すなわち、ソース
・ドレイン間電圧ＶＤが降伏電圧■ＢＤより低いときに
はソース・ドレイン間電流Ｉ はゲート電圧Ｖ。に従っ
て増大する。そして、ソース・ドレイン間電圧Ｖ が降
伏電圧ｖＢＤに至り るとＭＯＳＦＥＴ１００は瞬時に破壊する。以下、第９
Ａ図のＢ２−Ｂ２断面に相当する第１２図と、その部分
拡大図に相当する第１３図とを参照して、ＭＯＳＦＥＴ
１００におけるこの降伏現象を解析する。
第１２図において、ソース電極１０とドレイン電極１２
との間に印加されているドレイン電圧ＶＤを増加させて
いく場合を考える。このとき、このドレイン電圧ＶＤが
ｎ ドレイン層３ｂとｐ形半導体領域５との間の降伏電
圧値ＶＢＤに到達すると、矢印で示す降伏電流Ｊ。がｎ
ドレイン層３ｂからソース電極１０へと流れる。
との間に印加されているドレイン電圧ＶＤを増加させて
いく場合を考える。このとき、このドレイン電圧ＶＤが
ｎ ドレイン層３ｂとｐ形半導体領域５との間の降伏電
圧値ＶＢＤに到達すると、矢印で示す降伏電流Ｊ。がｎ
ドレイン層３ｂからソース電極１０へと流れる。
一方、このような状態におけるＭＯＳユニットセルの等
価回路は第１３図に示すようになっており、ベース抵抗
Ｒ３を有する寄生のｎｐｎ）ランジスタＴ とダイオー
ドＤ との逆並列接続を含ａ んだ構成となっている。したがって、降伏状態において
、ｎ ソース領域６の下へ流れ込む第１２図の降伏電流
Ｊｃは、トランジスタＴｒのベース抵抗Ｒ３を経てソー
ス電極１０へと流れるが、この降伏電流Ｊ の大きさが
、次式〈１〉：ＪｃｘＲａ＞ ０．６ ［Ｖ、］
・・・＜１）の条件を満たしたときに寄生ト
ランジスタＴ が導通する。ただし、 ０．６［Ｖ］
”はシリコンを用いたｐｎ接合ノヒルトイン電圧（ｂｕ
ｉｌｔ−ｉｎ ｖｏｌｔａｇｅ）である。そして、この
ような寄生トランジスタＴ の導通が生じるとそれぞれ
のＭＯＳユニッ「 トセルがブロッキング状態に入り、その結果、ＭＯＳＦ
ＥＴ１００が短時間のうちに破壊されてしまう。このた
め、このようなタイプの半導体装置の破壊耐量を向上さ
せるには、降伏状態における積（ＪｃｘＲａ）があまり
大きくならないようにすることが必要である。
価回路は第１３図に示すようになっており、ベース抵抗
Ｒ３を有する寄生のｎｐｎ）ランジスタＴ とダイオー
ドＤ との逆並列接続を含ａ んだ構成となっている。したがって、降伏状態において
、ｎ ソース領域６の下へ流れ込む第１２図の降伏電流
Ｊｃは、トランジスタＴｒのベース抵抗Ｒ３を経てソー
ス電極１０へと流れるが、この降伏電流Ｊ の大きさが
、次式〈１〉：ＪｃｘＲａ＞ ０．６ ［Ｖ、］
・・・＜１）の条件を満たしたときに寄生ト
ランジスタＴ が導通する。ただし、 ０．６［Ｖ］
”はシリコンを用いたｐｎ接合ノヒルトイン電圧（ｂｕ
ｉｌｔ−ｉｎ ｖｏｌｔａｇｅ）である。そして、この
ような寄生トランジスタＴ の導通が生じるとそれぞれ
のＭＯＳユニッ「 トセルがブロッキング状態に入り、その結果、ＭＯＳＦ
ＥＴ１００が短時間のうちに破壊されてしまう。このた
め、このようなタイプの半導体装置の破壊耐量を向上さ
せるには、降伏状態における積（ＪｃｘＲａ）があまり
大きくならないようにすることが必要である。
しかしながら、従来のデバイス構造ではドレイン電圧が
降伏電圧ｖＢＤに至ると直ちに積（Ｊｃ×Ｒ）が０．６
［Ｖ］を越えてしまうため、その破壊耐量はあまり高く
ならないという問題がある。
降伏電圧ｖＢＤに至ると直ちに積（Ｊｃ×Ｒ）が０．６
［Ｖ］を越えてしまうため、その破壊耐量はあまり高く
ならないという問題がある。
そして、このような問題はパワーＭＯ３ＦＥＴのみでな
く、Ｉ ＧＢＴなどの他の電界効果型半導体装置にも共
通の問題となっている。
く、Ｉ ＧＢＴなどの他の電界効果型半導体装置にも共
通の問題となっている。
この発明は従来技術における上述の問題の克服を意図し
ており、電界効果型の半導体装置における破壊耐量を向
上させることを目的とする。
ており、電界効果型の半導体装置における破壊耐量を向
上させることを目的とする。
この発明の第１の構成は、ＦＥＴなとのようなユニポー
ラ型の半導体装置を対象としている。そして、この第１
の構成にかかる電界効果型半導体装置は、（ａ） 半
導体基板の一主面上に形成された第１導電形の半導体層
と、（ｂ） 前記半導体層の表面部分に選択的に形成
された第２導電形の第１の半導体領域と、（ｃ） 前
記第１の半導体領域の表面部分に選択的に形成された第
１導電形の第２の半導体領域と、（ｄ） 前記第１の
半導体領域の露出面の第１のエリア上に形成された絶縁
膜と、（ｅ） 前記絶縁膜上に形成された制御電極と
、（ｆ） 前記第１の半導体領域の前記露出面の第２
のエリアと、前記第２の半導体領域の露出面とを覆うよ
うに形成された第１の主電極と、（ｇ） 前記半導体
層の露出面のうち前記第１の半導体領域から離れた所定
位置上に形成された第２の主電極と、（ｈ） 前記半
導体層のうち前記第１の半導体領域と前記第２の主電極
との間の部分に選択的に形成された第２導電形の半導体
領域群とを備えている。
ラ型の半導体装置を対象としている。そして、この第１
の構成にかかる電界効果型半導体装置は、（ａ） 半
導体基板の一主面上に形成された第１導電形の半導体層
と、（ｂ） 前記半導体層の表面部分に選択的に形成
された第２導電形の第１の半導体領域と、（ｃ） 前
記第１の半導体領域の表面部分に選択的に形成された第
１導電形の第２の半導体領域と、（ｄ） 前記第１の
半導体領域の露出面の第１のエリア上に形成された絶縁
膜と、（ｅ） 前記絶縁膜上に形成された制御電極と
、（ｆ） 前記第１の半導体領域の前記露出面の第２
のエリアと、前記第２の半導体領域の露出面とを覆うよ
うに形成された第１の主電極と、（ｇ） 前記半導体
層の露出面のうち前記第１の半導体領域から離れた所定
位置上に形成された第２の主電極と、（ｈ） 前記半
導体層のうち前記第１の半導体領域と前記第２の主電極
との間の部分に選択的に形成された第２導電形の半導体
領域群とを備えている。
一方、この発明の第２の構成は、Ｉ ＧＢＴなどのよう
な絶縁ゲート型のバイポーラ半導体装置を対象としてい
る。そして、この半導体装置は、 （ａ〉 主面上に第
１導電形の半導体層が形成された第２導電形の半導体基
板と、（ｂ） 前記半導体層の表面部分に選択的に形
成された第２導電形の第１の半導体領域と、（ｃ）
前記第１の半導体領域の表面部分に選択的に形成された
第１導電形の第２の半導体領域と、（ｄ） 前記第１
の半導体領域の露出面の第１のエリア上に形成された絶
縁膜と、（ｅ） 前記絶縁膜上に形成された制御電極
と、（ｒ）前記第１の半導体領域の前記露出面の第２の
エリアと、前記第２の半導体領域の露出面とを覆うよう
に形成された第１の主電極と、 （ｇ） 前記半導体
層のうち前記第１の半導体領域から離れた部分の表面に
形成された第２導電形の第３の半導体領域と、（ｈ）
前記第３の半導体領域の上に形成された第２の主電極
と、（１） 前記半導体層のうち前記第１の半導体領
域と前記第２の主電極との間の部分に選択的に形成され
た第２導電形の半導体領域群を備えている。
な絶縁ゲート型のバイポーラ半導体装置を対象としてい
る。そして、この半導体装置は、 （ａ〉 主面上に第
１導電形の半導体層が形成された第２導電形の半導体基
板と、（ｂ） 前記半導体層の表面部分に選択的に形
成された第２導電形の第１の半導体領域と、（ｃ）
前記第１の半導体領域の表面部分に選択的に形成された
第１導電形の第２の半導体領域と、（ｄ） 前記第１
の半導体領域の露出面の第１のエリア上に形成された絶
縁膜と、（ｅ） 前記絶縁膜上に形成された制御電極
と、（ｒ）前記第１の半導体領域の前記露出面の第２の
エリアと、前記第２の半導体領域の露出面とを覆うよう
に形成された第１の主電極と、 （ｇ） 前記半導体
層のうち前記第１の半導体領域から離れた部分の表面に
形成された第２導電形の第３の半導体領域と、（ｈ）
前記第３の半導体領域の上に形成された第２の主電極
と、（１） 前記半導体層のうち前記第１の半導体領
域と前記第２の主電極との間の部分に選択的に形成され
た第２導電形の半導体領域群を備えている。
さらに、この発明の第３の構成は、上記第１と第２の構
成による電界効果型の半導体装置を製造するにあたって
の望ましいプロセスを特定している。すなわち、このプ
ロセスは、（ａ）半導体基板の一主面上に第１導電形の
半導体層を形成するステップと、（ｂ） 前記半導体
層中に第２導電形の不純物を選択的に導入することによ
り、前記半導体層内の所定区域のまわりを前記一主面に
実質的に平行な面内で取り囲む第２導電形の半導体領域
群を形成するステップと、（ｃ） 前記半導体層のう
ち前記所定区域の上に存在する部分の上に、第１の絶縁
膜によって前記半導体層と電気的に絶縁され、かつ窓を
有する制御電極層を形成するステップと、 （ｄ）
前記窓を通して第２導電形の不純物を前記半導体層内へ
導入することにより、前記窓と前記制御電極層の一部と
に対向する第２導電形の第１の半導体領域を前記半導体
層内に形成するステップと、（ｅ） 前記窓の一部を
通して第１導電形の不純物を前記第１の半導体領域内へ
選択的に導入し、それによって第１導電形の第２の半導
体領域を前記第１の半導体領域内に形成するステップと
、（ｆ） 前記制御電極層を覆う第２の絶縁膜を形成
するステップと、（ｇ） 前記窓ヲ通じて前記第１と
第２の半導体領域のそれぞれの露出面に電気的に接触す
る主電極層を形成するステップとを備えている。
成による電界効果型の半導体装置を製造するにあたって
の望ましいプロセスを特定している。すなわち、このプ
ロセスは、（ａ）半導体基板の一主面上に第１導電形の
半導体層を形成するステップと、（ｂ） 前記半導体
層中に第２導電形の不純物を選択的に導入することによ
り、前記半導体層内の所定区域のまわりを前記一主面に
実質的に平行な面内で取り囲む第２導電形の半導体領域
群を形成するステップと、（ｃ） 前記半導体層のう
ち前記所定区域の上に存在する部分の上に、第１の絶縁
膜によって前記半導体層と電気的に絶縁され、かつ窓を
有する制御電極層を形成するステップと、 （ｄ）
前記窓を通して第２導電形の不純物を前記半導体層内へ
導入することにより、前記窓と前記制御電極層の一部と
に対向する第２導電形の第１の半導体領域を前記半導体
層内に形成するステップと、（ｅ） 前記窓の一部を
通して第１導電形の不純物を前記第１の半導体領域内へ
選択的に導入し、それによって第１導電形の第２の半導
体領域を前記第１の半導体領域内に形成するステップと
、（ｆ） 前記制御電極層を覆う第２の絶縁膜を形成
するステップと、（ｇ） 前記窓ヲ通じて前記第１と
第２の半導体領域のそれぞれの露出面に電気的に接触す
る主電極層を形成するステップとを備えている。
この発明の第１の構成にかかる半導体装置では、第１と
第２の主電極の間に印加した電圧によって、第１の半導
体領域から第１導電形の半導体層の内部へと空乏層が伸
びる。この第１導電形の半導体層内に第２導電形の半導
体領域群が設けられていることによって、この空乏層の
伸びが空間的に均一化され、第１導電形の半導体層の表
面部分での降伏電流の大きさを減少させることができる
。後述する実施例の中で詳述するように、第１導電形の
半導体層の表面部分での降伏電流の大きさが半導体装置
全体としての破壊電圧の主要因子になっているため、こ
の降伏電流の減少によって破壊耐量が向上する。
第２の主電極の間に印加した電圧によって、第１の半導
体領域から第１導電形の半導体層の内部へと空乏層が伸
びる。この第１導電形の半導体層内に第２導電形の半導
体領域群が設けられていることによって、この空乏層の
伸びが空間的に均一化され、第１導電形の半導体層の表
面部分での降伏電流の大きさを減少させることができる
。後述する実施例の中で詳述するように、第１導電形の
半導体層の表面部分での降伏電流の大きさが半導体装置
全体としての破壊電圧の主要因子になっているため、こ
の降伏電流の減少によって破壊耐量が向上する。
この発明の第２の構成は上記と同様の原理を絶縁ゲート
型のバイポーラ半導体装置に適用したものに相当する。
型のバイポーラ半導体装置に適用したものに相当する。
また、この発明の第３の構成では上記半導体群と他の半
導体領域とが系統的に製造される。
導体領域とが系統的に製造される。
なお、この発明における「半導体領域群」は、離散的に
分布した複数の領域を含んでいてもよく、また、たとえ
ばクシ形に連結された複数の領域からなるものでもよい
。
分布した複数の領域を含んでいてもよく、また、たとえ
ばクシ形に連結された複数の領域からなるものでもよい
。
Ａ、実施例の構成とその特性
第１Ａ図はこの発明の一実施例であるパワーＭＯＳＦＥ
Ｔ２００の概略平面図であり、第１Ｂ図はそのＡｌ−Ａ
ｌ断面図である。ただし、第１Ａ図は第１Ｂ図のＡ３−
Ａ３面での平面図に相当する。
Ｔ２００の概略平面図であり、第１Ｂ図はそのＡｌ−Ａ
ｌ断面図である。ただし、第１Ａ図は第１Ｂ図のＡ３−
Ａ３面での平面図に相当する。
このＭＯＳＦＥＴ２００を構成する各部分のうち、第１
０Ａ図および第１Ｂ図に示したＭＯＳＦＥＴ１００と同
一の部分には、同一の参照符号が付されている。この実
施例のＭＯＳＦＥＴ２００において特徴的な構成は、複
数のｐ形半導体領域３１よりなるｐ形半導体領域群３０
が、ｎ ドレイン層３ｂの表面部分に形成されているこ
とである。これらのｐ形半導体領域３１は、半導体基板
１の上側主面と実質的に平行な面内においてほぼ均一な
間隔で配列している。また、これらのｐ形半導体領域３
１の配列は、中央部に存在する一対のｐ形半導体領域５
のまわりを取り囲んでいる。
０Ａ図および第１Ｂ図に示したＭＯＳＦＥＴ１００と同
一の部分には、同一の参照符号が付されている。この実
施例のＭＯＳＦＥＴ２００において特徴的な構成は、複
数のｐ形半導体領域３１よりなるｐ形半導体領域群３０
が、ｎ ドレイン層３ｂの表面部分に形成されているこ
とである。これらのｐ形半導体領域３１は、半導体基板
１の上側主面と実質的に平行な面内においてほぼ均一な
間隔で配列している。また、これらのｐ形半導体領域３
１の配列は、中央部に存在する一対のｐ形半導体領域５
のまわりを取り囲んでいる。
中央部のｐ形半導体領域５の平面形状が近似的に矩形で
あることに対応して、ｐ形半導体領域３１の配列も矩形
配列となっている。第１Ａ図に示した例では、矩形配列
のコーナ一部に４個のｐ形半導体領域３１が存在し、そ
れらの間に８個のｐ形半導体領域３１が存在する。Ｐ形
半導体領域３１のそれぞれは円形の平面形状を有してお
り、その深さはｐ形半導体領域５の深さと実質的に同一
である。
あることに対応して、ｐ形半導体領域３１の配列も矩形
配列となっている。第１Ａ図に示した例では、矩形配列
のコーナ一部に４個のｐ形半導体領域３１が存在し、そ
れらの間に８個のｐ形半導体領域３１が存在する。Ｐ形
半導体領域３１のそれぞれは円形の平面形状を有してお
り、その深さはｐ形半導体領域５の深さと実質的に同一
である。
第２図は第１Ａ図のＡ２−Ａ２ラインに沿った拡大断面
図である。このＭＯＳＦＥＴ２００の使用方法は従来の
ＭＯＳＦＥＴ１００と同様である。
図である。このＭＯＳＦＥＴ２００の使用方法は従来の
ＭＯＳＦＥＴ１００と同様である。
すなわち、ソース電極１０とドレイン電極１２との間に
ドレイン電圧ＶＤを印加した状態で、ソース電極１０と
ゲート電極８との間にゲート電圧Ｖｃを印加する。それ
によって、チャネル形成領域にチャネルが形成され、ｎ
＋ドレイン領域４とｎ ソース領域６との間に電流が流
れる。
ドレイン電圧ＶＤを印加した状態で、ソース電極１０と
ゲート電極８との間にゲート電圧Ｖｃを印加する。それ
によって、チャネル形成領域にチャネルが形成され、ｎ
＋ドレイン領域４とｎ ソース領域６との間に電流が流
れる。
一方、この発明によって新たに形成されたＰ形半導体領
域３１は、ＭＯＳＦＥＴ２００の破壊耐量の向上に寄与
する。その理由は次の通りである。
域３１は、ＭＯＳＦＥＴ２００の破壊耐量の向上に寄与
する。その理由は次の通りである。
第３Ａ図および第３Ｂ図は実施例によるＭＯＳＦＥＴ２
００の降伏状態を示す図であり、第４Ａ図および第４Ｂ
図は従来のＭＯＳＦＥＴ１００における降伏状態を示す
図である。まず、第４Ａ図および第４Ｂ図を参照する。
００の降伏状態を示す図であり、第４Ａ図および第４Ｂ
図は従来のＭＯＳＦＥＴ１００における降伏状態を示す
図である。まず、第４Ａ図および第４Ｂ図を参照する。
ソース電極１０とドレイン電極１２との間に比較的高い
電圧が印加されることによってこのＭＯＳＦＥＴ１００
がＩＩＩ 伏状態になるときには、ｐ形半導体領域５か
らｎ−層３ｂの内部へと空乏層Ｆ２が伸びる。ところが
、この空乏層Ｆ２の伸び幅は均一ではない。すなわち、
２つのｐ形半導体領域５の間の区間ｓ１では、これらの
ｐ形半導体領域５から伸びたそれぞれの空乏層が互いに
重なり合うため、その結果として得られる空乏層Ｆ２の
幅は比較的広い。これに対して、ｐ形半導体領域５とｎ
＋ドレイン領域４との間の区間Ｓ２では、上記のような
重なり合いがないため、空乏層Ｆ２の伸びの幅は狭い。
電圧が印加されることによってこのＭＯＳＦＥＴ１００
がＩＩＩ 伏状態になるときには、ｐ形半導体領域５か
らｎ−層３ｂの内部へと空乏層Ｆ２が伸びる。ところが
、この空乏層Ｆ２の伸び幅は均一ではない。すなわち、
２つのｐ形半導体領域５の間の区間ｓ１では、これらの
ｐ形半導体領域５から伸びたそれぞれの空乏層が互いに
重なり合うため、その結果として得られる空乏層Ｆ２の
幅は比較的広い。これに対して、ｐ形半導体領域５とｎ
＋ドレイン領域４との間の区間Ｓ２では、上記のような
重なり合いがないため、空乏層Ｆ２の伸びの幅は狭い。
したがって、この区間Ｓ２での電界強度は比較的大きく
なっており、その結果、この区間Ｓ２を介して第１３図
の寄生トランジスタＴ へ流れ込む降伏型流が大きくな
るのである。区間Ｓ２が特に問題となるのは、寄生トラ
ンジスタの電流主経路が、ｎ ドレイン領域４からチャ
ネル形成領域９に向かう方向となっているためである。
なっており、その結果、この区間Ｓ２を介して第１３図
の寄生トランジスタＴ へ流れ込む降伏型流が大きくな
るのである。区間Ｓ２が特に問題となるのは、寄生トラ
ンジスタの電流主経路が、ｎ ドレイン領域４からチャ
ネル形成領域９に向かう方向となっているためである。
次に第３Ａ図およびｍ３８図を参照する。このＭＯＳＦ
ＥＴ２００では、ｐ形半導体領域３１が設けられている
ため、空乏層Ｆ１はこれらのｐ形半導体領域３１の周囲
にまで伸びる。したがって、区間Ｓ３における電界強度
は緩和され、降伏電流もそれに従って減少する。このた
め、ドレイン電圧が降伏電圧に至っても降伏電流は比較
的小さな値にとどまり、（Ｊ ＸＲ）の値も小さくな
っＣａ て寄生トランジスタＴ は導通しない。その結果、降伏
電圧において直ちにブロッキング状態に入ることはなく
、ＭＯＳＦＥＴ２００の破壊耐量が向上することになる
。
ＥＴ２００では、ｐ形半導体領域３１が設けられている
ため、空乏層Ｆ１はこれらのｐ形半導体領域３１の周囲
にまで伸びる。したがって、区間Ｓ３における電界強度
は緩和され、降伏電流もそれに従って減少する。このた
め、ドレイン電圧が降伏電圧に至っても降伏電流は比較
的小さな値にとどまり、（Ｊ ＸＲ）の値も小さくな
っＣａ て寄生トランジスタＴ は導通しない。その結果、降伏
電圧において直ちにブロッキング状態に入ることはなく
、ＭＯＳＦＥＴ２００の破壊耐量が向上することになる
。
ところで、ｐ形半導体領域３１が設けられている位置は
、ｎ＋ドレイン領域４とチャネル形成領域９との間の電
流経路中に存在する。したがって、仮にｐ形半導体領域
５を隙間なく囲む壁状のｐ形半導体領域を設けたとする
と、ＭＯＳＦＥＴ２００の導通状態において電流経路中
のキャリアの移動を阻害する。これに対して、この実施
例のようにｐ形半導体領域３１の離散的配列を形成した
場合には、ＭＯＳＦＥＴ２００の導通状態において、コ
レラの領域３１の間のスペースを通る電流経路が確保さ
れるため、ＭＯＳＦＥＴ２００の正常な動作が維持され
る。これがｐ形半導体領域３１が選択的ないしは局所的
に形成されている理由である。
、ｎ＋ドレイン領域４とチャネル形成領域９との間の電
流経路中に存在する。したがって、仮にｐ形半導体領域
５を隙間なく囲む壁状のｐ形半導体領域を設けたとする
と、ＭＯＳＦＥＴ２００の導通状態において電流経路中
のキャリアの移動を阻害する。これに対して、この実施
例のようにｐ形半導体領域３１の離散的配列を形成した
場合には、ＭＯＳＦＥＴ２００の導通状態において、コ
レラの領域３１の間のスペースを通る電流経路が確保さ
れるため、ＭＯＳＦＥＴ２００の正常な動作が維持され
る。これがｐ形半導体領域３１が選択的ないしは局所的
に形成されている理由である。
Ｂ、製造プロセス
次に、第５Ａ図から第５Ｈ図を参照してＭＯＳＦＥＴ２
００の製造プロセスについて述べる。まず第５Ａ図に示
すｐ形シリコン基板１を準備し、その上側主面上にシリ
コン酸化膜４１のパターンを形成する。そして、酸化膜
４１の窓から基板１へとｎ形不純物を高濃度に拡散し、
ｎ＋層４２を得る。
００の製造プロセスについて述べる。まず第５Ａ図に示
すｐ形シリコン基板１を準備し、その上側主面上にシリ
コン酸化膜４１のパターンを形成する。そして、酸化膜
４１の窓から基板１へとｎ形不純物を高濃度に拡散し、
ｎ＋層４２を得る。
次に酸化膜４１を取除き、基板１の上側主面上にｎ−エ
ピタキシャル層３（第５Ｂ図）を形成する。また、第５
Ａ図のｎ＋層４２からｎ−エピタキシャル層３へ不純物
の拡散を行わせることにより、ｎ＋埋め込み層２を作成
する。そして、エピタキシャル層３の上面にシリコン酸
化膜４３のノくターンを作成する。この酸化膜４３の窓
を通して高濃度のｎ形不純物をエピタキシャル層３内へ
深く拡散することにより、ｎ＋ドレイン領域４が形成さ
れる。このｎ＋ドレイン領域４によってｎエピタキシャ
ル層３は中央部分のｎ 層３ｂと周辺のｎ−層３ａとに
分離される。なお、以下の第５Ｃ図から第５Ｇ図までの
図面中には、第５Ｂ図のＣ−Ｃラインよりも上の部分の
みが示されている。
ピタキシャル層３（第５Ｂ図）を形成する。また、第５
Ａ図のｎ＋層４２からｎ−エピタキシャル層３へ不純物
の拡散を行わせることにより、ｎ＋埋め込み層２を作成
する。そして、エピタキシャル層３の上面にシリコン酸
化膜４３のノくターンを作成する。この酸化膜４３の窓
を通して高濃度のｎ形不純物をエピタキシャル層３内へ
深く拡散することにより、ｎ＋ドレイン領域４が形成さ
れる。このｎ＋ドレイン領域４によってｎエピタキシャ
ル層３は中央部分のｎ 層３ｂと周辺のｎ−層３ａとに
分離される。なお、以下の第５Ｃ図から第５Ｇ図までの
図面中には、第５Ｂ図のＣ−Ｃラインよりも上の部分の
みが示されている。
第５Ｃ図に示すステップにおいては、酸化膜４３の中央
部分をエツチングによって取除き、その後に薄いシリコ
ン酸化膜４４を形成する。この酸化膜４４は後にゲート
酸化膜として利用される部分を含んでいる。また、この
酸化膜４４の形成時に、ｎ＋ドレイン領域４の上にも薄
いシリコン酸化膜４５が形成される。
部分をエツチングによって取除き、その後に薄いシリコ
ン酸化膜４４を形成する。この酸化膜４４は後にゲート
酸化膜として利用される部分を含んでいる。また、この
酸化膜４４の形成時に、ｎ＋ドレイン領域４の上にも薄
いシリコン酸化膜４５が形成される。
次にレジスト材の塗布とそのバターニングとによって、
第５Ｄ図に示す窓４７を有するレジスト層４６を形成す
る。そして、レジスト層４６をマスクとして用いつつ、
酸化膜４４を介してｎ 層３ｂ内ヘボロンなどのｐ形不
純物イオンを注入する。レジスト層４６を除去した後に
そのｎ形不純物をｎ−層３ｂ内で熱拡散させる。このス
テップを通じて、ｐ形半導体領域３１の離散的配列かｎ
″″層３ｂの上面付近に形成される。第５Ｄ図には図示
されていないが、この離散的配列は第１Ａ図に示したよ
うな矩形配列であり、矩形の区域を取り囲んでいる。ま
た、ｐ形半導体領域３１のすべては、半導体基板１（第
５Ｂ図）の上側主面と実質的に平行な面内で分布してい
る。
第５Ｄ図に示す窓４７を有するレジスト層４６を形成す
る。そして、レジスト層４６をマスクとして用いつつ、
酸化膜４４を介してｎ 層３ｂ内ヘボロンなどのｐ形不
純物イオンを注入する。レジスト層４６を除去した後に
そのｎ形不純物をｎ−層３ｂ内で熱拡散させる。このス
テップを通じて、ｐ形半導体領域３１の離散的配列かｎ
″″層３ｂの上面付近に形成される。第５Ｄ図には図示
されていないが、この離散的配列は第１Ａ図に示したよ
うな矩形配列であり、矩形の区域を取り囲んでいる。ま
た、ｐ形半導体領域３１のすべては、半導体基板１（第
５Ｂ図）の上側主面と実質的に平行な面内で分布してい
る。
第５Ｅ図に示す次のステップでは、ポリシリコン層４８
を上面全面に形成する。このポリシリコン層４８の上に
レジスト材が塗布され、それがバターニングされること
によってレジストパターン４つが得られる。このレジス
トパターン４つは、ｐ形半導体領域３１の配列によって
囲まれた区域の上方に位置している。
を上面全面に形成する。このポリシリコン層４８の上に
レジスト材が塗布され、それがバターニングされること
によってレジストパターン４つが得られる。このレジス
トパターン４つは、ｐ形半導体領域３１の配列によって
囲まれた区域の上方に位置している。
このレジスト４９をマスクとしてポリシリコン層４８を
選択的にエツチングすることにより、第５Ｆ図に示すゲ
ート電極８が得られる。このゲート電極８の平面形状は
矩形リングに近い形状となっており、その中心部には窓
５０が存在する。ゲート電極８は酸化膜４３によってｎ
−層３ｂと電気的に絶縁されている。
選択的にエツチングすることにより、第５Ｆ図に示すゲ
ート電極８が得られる。このゲート電極８の平面形状は
矩形リングに近い形状となっており、その中心部には窓
５０が存在する。ゲート電極８は酸化膜４３によってｎ
−層３ｂと電気的に絶縁されている。
次に、窓５０以外の各エリアがレジスト材で覆われるよ
うにレジストパターン５１を形成する。
うにレジストパターン５１を形成する。
そして、窓５０を通してボロンなどのｐ形不純物イオン
をｎ−層３ｂへ注入し、ｐ影領域５２を形成する。次い
で、レジストパターン４９．５１を除去した後、ｐ影領
域５２内の不純物を熱拡散させ、それによってｐ影領域
５２が空間的に広がったものとしてのｐ形半導体領域５
を得る。このｐ形半導体領域５は、窓５０と、ゲート電
極８の一部とに対向している。
をｎ−層３ｂへ注入し、ｐ影領域５２を形成する。次い
で、レジストパターン４９．５１を除去した後、ｐ影領
域５２内の不純物を熱拡散させ、それによってｐ影領域
５２が空間的に広がったものとしてのｐ形半導体領域５
を得る。このｐ形半導体領域５は、窓５０と、ゲート電
極８の一部とに対向している。
第５Ｇ図に示す次のステップにおいて、レジスト材の塗
布とそのバターニングとを通じて、矩形リング状の窓５
５を有するレジスト層５４を形成する。この窓５５の外
縁は、第５Ｆ図に示したゲート電極８の窓５０の位置に
整合している。そして、この窓５５を用いて第５Ｆ図の
酸化膜４４をバターニングし、それによって、ゲート酸
化膜７と中央部分の酸化膜５３とを得る。その後、窓５
５を通して砒素などのｎ形不純物イオンをｐ形半導体領
域５へと注入し、ｎ ソース領域６を得る。
布とそのバターニングとを通じて、矩形リング状の窓５
５を有するレジスト層５４を形成する。この窓５５の外
縁は、第５Ｆ図に示したゲート電極８の窓５０の位置に
整合している。そして、この窓５５を用いて第５Ｆ図の
酸化膜４４をバターニングし、それによって、ゲート酸
化膜７と中央部分の酸化膜５３とを得る。その後、窓５
５を通して砒素などのｎ形不純物イオンをｐ形半導体領
域５へと注入し、ｎ ソース領域６を得る。
このステップの後に、レジスト層５４は除去され、シリ
コン酸化膜が露出面全面に形成される。
コン酸化膜が露出面全面に形成される。
このシリコン酸化膜にコンタクトホール５６，５７が形
成され、それによってこのシリコン酸化膜のうちゲート
電極８の上に存在する部分は第５Ｈ図の層間絶縁膜１１
となる。その後、アルミニウム層の形成とそのパターニ
ングとによってソース電極１０とドレイン電極１２とを
得る。このうち、ソース電極１０は、コンタクトホール
５６を介してｎ＋ソース領域６とｐ形半導体領域５との
双方に電気的に接触している。また、ドレイン電極１２
はコンタクトホール５７を介してｎ＋ドレイン領域４と
電気的に接触する。さらに、シリコン基板１の下側主面
には金属よりなる裏面電極１３が形成される。
成され、それによってこのシリコン酸化膜のうちゲート
電極８の上に存在する部分は第５Ｈ図の層間絶縁膜１１
となる。その後、アルミニウム層の形成とそのパターニ
ングとによってソース電極１０とドレイン電極１２とを
得る。このうち、ソース電極１０は、コンタクトホール
５６を介してｎ＋ソース領域６とｐ形半導体領域５との
双方に電気的に接触している。また、ドレイン電極１２
はコンタクトホール５７を介してｎ＋ドレイン領域４と
電気的に接触する。さらに、シリコン基板１の下側主面
には金属よりなる裏面電極１３が形成される。
Ｃ３他の実施例
ところで、ｐ形半導体領域３１の平面分布は第１Ａ図に
示した分布以外のものであってもよい。
示した分布以外のものであってもよい。
たとえば第６Ａ図に示すｐ形半導体領域３ｂ内、一対の
ｐ形半導体領域５のコーナ一部５ａにそれぞれ対向する
４個のｐ形半導体領域３１のみを有している。それはｎ
−形半導体領域３ｂ内に伸びる空乏層が、これらのコー
ナ一部５ａに対向するエリアにおいて最も大きな電界を
生じさせるためである。
ｐ形半導体領域５のコーナ一部５ａにそれぞれ対向する
４個のｐ形半導体領域３１のみを有している。それはｎ
−形半導体領域３ｂ内に伸びる空乏層が、これらのコー
ナ一部５ａに対向するエリアにおいて最も大きな電界を
生じさせるためである。
他方、ｐ形半導体領域３１を二列に含んだｐ形半導体領
域３ｂ内第６Ｂ図に示されている。内側の列に属する領
域３１と外側の列に属する領域３１とは千鳥形に配列し
ており、それによって空乏層の伸び幅をさらに広げてい
る。
域３ｂ内第６Ｂ図に示されている。内側の列に属する領
域３１と外側の列に属する領域３１とは千鳥形に配列し
ており、それによって空乏層の伸び幅をさらに広げてい
る。
第７Ａ図に示すＭＯ８ＦＥＴ２１０では、ｐ形の埋込み
半導体領域３２の配列からなる半導体領域群３４が、ｎ
″″層３ｂの中に形成されている。
半導体領域３２の配列からなる半導体領域群３４が、ｎ
″″層３ｂの中に形成されている。
第７Ａ図のＡ４−Ａ４線に沿った断面図である第７Ｂ図
に示されているように、領域３２の埋込み深さは、ｐ形
半導体領域５の底面と同程度の深さとされている。この
ような埋込み構造を採用した場合には、導通状態におけ
るチャネル形成領域９とｎ＋ドレイン領域４との間の電
流経路として、ｐ影領域３２相互間の領域３５（第７Ａ
図）のみでなく、ｐ影領域３２とゲート絶縁膜７との間
の領域３６（第７Ｂ図）も確保されるという利点がある
。
に示されているように、領域３２の埋込み深さは、ｐ形
半導体領域５の底面と同程度の深さとされている。この
ような埋込み構造を採用した場合には、導通状態におけ
るチャネル形成領域９とｎ＋ドレイン領域４との間の電
流経路として、ｐ影領域３２相互間の領域３５（第７Ａ
図）のみでなく、ｐ影領域３２とゲート絶縁膜７との間
の領域３６（第７Ｂ図）も確保されるという利点がある
。
第８Ａ図は、この発明をＩ ＧＢＴに適用した例を示す
部分平面図であり、そのＡ３−Ａ３断面図が第８Ｂ図に
示されている。そして、第８Ｂ図のＡ６−６６面での平
面図が第８Ａ図に相当する。
部分平面図であり、そのＡ３−Ａ３断面図が第８Ｂ図に
示されている。そして、第８Ｂ図のＡ６−６６面での平
面図が第８Ａ図に相当する。
ＩＧＢＴ３００では、ｐ形半導体層５およびｎ＋半導体
層６に接触する電極３１６がエミッタ電極になっている
。また、ｎ−層３ｂの上表面部分にはリング状のｎ 半
導体層３１３と、その中に選択的に形成されたリング状
のｐ 半導体層３１４とが存在する。そして、酸化膜１
１．４３の間のコンタクトホールを介してコレクタ電極
３１５がｐ 半導体層３１４と電気的に接触している。
層６に接触する電極３１６がエミッタ電極になっている
。また、ｎ−層３ｂの上表面部分にはリング状のｎ 半
導体層３１３と、その中に選択的に形成されたリング状
のｐ 半導体層３１４とが存在する。そして、酸化膜１
１．４３の間のコンタクトホールを介してコレクタ電極
３１５がｐ 半導体層３１４と電気的に接触している。
このＩＧＢＴ３００もまた、ｎ−層３ｂのうちｎ＋領域
６を取り囲む表面部分に、ｐ形半導体領域３１の離散配
列からなるｐ形半導体領域３ｂ内形成されている。ただ
し、ｐ形半導体領域３１は、ｎ 領域６とｎ 半導体層
３１３との間に存在する。これによって、ＭＯ５ＦＥＴ
２００と同様に破壊耐量を向上させることができる。す
なわち、この発明はユニポーラ型の電界効果半導体装置
とバイポーラ型の電界効果半導体装置とのいずれにも適
用可能である。
６を取り囲む表面部分に、ｐ形半導体領域３１の離散配
列からなるｐ形半導体領域３ｂ内形成されている。ただ
し、ｐ形半導体領域３１は、ｎ 領域６とｎ 半導体層
３１３との間に存在する。これによって、ＭＯ５ＦＥＴ
２００と同様に破壊耐量を向上させることができる。す
なわち、この発明はユニポーラ型の電界効果半導体装置
とバイポーラ型の電界効果半導体装置とのいずれにも適
用可能である。
ＭＯＳＦＥＴおよびＩ ＧＥＴのいずれにおいても、ｐ
形半導体領域３１の配列は互いに連結されていてもよい
。第９図の半導体領域群３つでは、ｐ形半導体領域３１
の配列がリング状のｐ形半導体埋込み領域３８によって
連結されている。互いに隣接するｐ形半導体領域３１の
間に隙間がある限り、導通時の電流経路は確保される。
形半導体領域３１の配列は互いに連結されていてもよい
。第９図の半導体領域群３つでは、ｐ形半導体領域３１
の配列がリング状のｐ形半導体埋込み領域３８によって
連結されている。互いに隣接するｐ形半導体領域３１の
間に隙間がある限り、導通時の電流経路は確保される。
以上説明したように、請求項１の発明によれば、第１導
電形の半導体層のうち第１の半導体領域と第２の主電極
との間の部分に第２導電形の半導体領域群を選択的に形
成していることによって、ユニポーラ電界効果型の半導
体装置における導通時の電流経路を失うことなく、その
破壊耐量を向上させることができる。
電形の半導体層のうち第１の半導体領域と第２の主電極
との間の部分に第２導電形の半導体領域群を選択的に形
成していることによって、ユニポーラ電界効果型の半導
体装置における導通時の電流経路を失うことなく、その
破壊耐量を向上させることができる。
また、請求項２の発明においても同様の半導体領域群が
形成されていることよって、バイポーラ電界効果型の半
導体装置における導通時の電流経路を失うことなく、そ
の破壊耐量を向上させることができる。
形成されていることよって、バイポーラ電界効果型の半
導体装置における導通時の電流経路を失うことなく、そ
の破壊耐量を向上させることができる。
さらに、請求項３の製造方法によれば、請求項１または
２の発明による半導体装置を系統的に製造可能である。
２の発明による半導体装置を系統的に製造可能である。
第１Ａ図はこの発明の一実施例によるＭＯＳＦＥＴの平
面図、第１Ｂ図は第１Ａ図のＭＯＳＦＥＴのＡｌ−Ａｌ
断面図、第２図は第１Ａ図のＭＯＳＦＥＴのＡ２−Ａ２
断面図、第３Ａ図および第３Ｂ図は実施例における空乏
層の伸びの説明図、第４Ａ図および第４Ｂ図は従来のＭ
ＯＳＦＥＴにおける空乏層の伸びの説明図、第５Ａ図か
ら第５Ｈ図は実施例によるＭＯＳＦＥＴの製造工程図、
第６Ａ図および第６Ｂ図はこの発明の他の実施例の平面
図、第７Ａ図はさらに他の実施例の平面図、第７Ｂ図は
第７Ａ図のＭＯＳＦＥＴのＡ４−Ａ４断面図、第８Ａ図
はこの発明をＩ ＧＢＴに適用した実施例の平面図、第
８Ｂ図は第８Ａ図のＩＧＥＴのＡ３−Ａ３断面図、第９
図は半導体領域群の変形例を示す図、第１０Ａ図は従来
のＭＯＳＦＥＴの平面図、第１０Ｂ図は第１０Ａ図のＭ
ＯＳＦＥＴのＢ１−Ｂ１断面図、第１１図はＭＯＳＦＥ
Ｔの特性図、第１２図は従来のＭＯＳＦＥＴにおける降
伏電流の電流経路を示す図、第１３図はＭＯＳＦＥＴに
おける寄生トランジスタを示す図である。 図において、２００はＭＯＳＦＥＴ、１はｐ形半導体基
板、４はｎ＋ドレイン領域、６はｎ＋ソース領域、８は
ゲート電極、９はチャネル形成領域、１０はソース電極
、１２はドレイン電極、３０はｎ形半導体領域群、３１
はｎ形半導体領域、３１３はｎ形半導体領域、３１４は
ｎ形半導体領域、３１５はコレクタ電極、３１６はエミ
ッタ電極である。 なお、各図中同一符号は同一または相当部分を示す。 第２図 ２皇ｑ Ｖ。
面図、第１Ｂ図は第１Ａ図のＭＯＳＦＥＴのＡｌ−Ａｌ
断面図、第２図は第１Ａ図のＭＯＳＦＥＴのＡ２−Ａ２
断面図、第３Ａ図および第３Ｂ図は実施例における空乏
層の伸びの説明図、第４Ａ図および第４Ｂ図は従来のＭ
ＯＳＦＥＴにおける空乏層の伸びの説明図、第５Ａ図か
ら第５Ｈ図は実施例によるＭＯＳＦＥＴの製造工程図、
第６Ａ図および第６Ｂ図はこの発明の他の実施例の平面
図、第７Ａ図はさらに他の実施例の平面図、第７Ｂ図は
第７Ａ図のＭＯＳＦＥＴのＡ４−Ａ４断面図、第８Ａ図
はこの発明をＩ ＧＢＴに適用した実施例の平面図、第
８Ｂ図は第８Ａ図のＩＧＥＴのＡ３−Ａ３断面図、第９
図は半導体領域群の変形例を示す図、第１０Ａ図は従来
のＭＯＳＦＥＴの平面図、第１０Ｂ図は第１０Ａ図のＭ
ＯＳＦＥＴのＢ１−Ｂ１断面図、第１１図はＭＯＳＦＥ
Ｔの特性図、第１２図は従来のＭＯＳＦＥＴにおける降
伏電流の電流経路を示す図、第１３図はＭＯＳＦＥＴに
おける寄生トランジスタを示す図である。 図において、２００はＭＯＳＦＥＴ、１はｐ形半導体基
板、４はｎ＋ドレイン領域、６はｎ＋ソース領域、８は
ゲート電極、９はチャネル形成領域、１０はソース電極
、１２はドレイン電極、３０はｎ形半導体領域群、３１
はｎ形半導体領域、３１３はｎ形半導体領域、３１４は
ｎ形半導体領域、３１５はコレクタ電極、３１６はエミ
ッタ電極である。 なお、各図中同一符号は同一または相当部分を示す。 第２図 ２皇ｑ Ｖ。
Claims (3)
- （１）電界効果型の半導体装置であって、 （ａ）半導体基板の一主面上に形成された第１導電形の
半導体層と、 （ｂ）前記半導体層の表面部分に選択的に形成された第
２導電形の第１の半導体領域と、 （ｃ）前記第１の半導体領域の表面部分に選択的に形成
された第１導電形の第２の半導体領域と、 （ｄ）前記第１の半導体領域の露出面の第１のエリア上
に形成された絶縁膜と、 （ｅ）前記絶縁膜上に形成された制御電極と、 （ｆ）前記第１の半導体領域の前記露出面の第２のエリ
アと、前記第２の半導体領域の露出面とを覆うように形
成された第１の主電極と、 （ｇ）前記半導体層の露出面のうち前記第１の半導体領
域から離れた所定位置上に形成された第２の主電極と、 （ｈ）前記半導体層のうち前記第１の半導体領域と前記
第２の主電極との間の部分に選択的に形成された第２導
電形の半導体領域群とを備えることを特徴とする半導体
装置。 - （２）電界効果型の半導体装置であって、 （ａ）主面上に第１導電形の半導体層が形成された第２
導電形の半導体基板と、 （ｂ）前記半導体層の表面部分に選択的に形成された第
２導電形の第１の半導体領域と、 （ｃ）前記第１の半導体領域の表面部分に選択的に形成
された第１導電形の第２の半導体領域と、 （ｄ）前記第１の半導体領域の露出面の第１のエリア上
に形成された絶縁膜と、 （ｅ）前記絶縁膜上に形成された制御電極と、 （ｆ）前記第１の半導体領域の前記露出面の第２のエリ
アと、前記第２の半導体領域の露出面とを覆うように形
成された第１の主電極と、 （ｇ）前記半導体層のうち前記第１の半導体領域から離
れた部分の表面に形成された第２導電形の第３の半導体
領域と、 （ｈ）前記第３の半導体領域の上に形成された第２の主
電極と、 （ｉ）前記半導体層のうち前記第１の半導体領域と前記
第２の主電極との間の部分に選択的に形成された第２導
電形の半導体領域群を備えることを特徴とする半導体装
置。 - （３）電界効果型の半導体装置の製造方法であって、 （ａ）半導体基板の一主面上に第１導電形の半導体層を
形成するステップと、 （ｂ）前記半導体層中に第２導電形の不純物を選択的に
導入することにより、前記半導体層内の所定区域のまわ
りを前記一主面に実質的に平行な面内で取り囲む第２導
電形の半導体領域群を形成するステップと、 （ｃ）前記半導体層のうち前記所定区域の上に存在する
部分の上に、第１の絶縁膜によって前記半導体層と電気
的に絶縁され、かつ窓を有する制御電極層を形成するス
テップと、 （ｄ）前記窓を通して第２導電形の不純物を前記半導体
層内へ導入することにより、前記窓と前記制御電極層の
一部とに対向する第２導電形の第１の半導体領域を前記
半導体層内に形成するステップと、 （ｅ）前記窓の一部を通して第１導電形の不純物を前記
第１の半導体領域内へ選択的に導入し、それによって第
１導電形の第２の半導体領域を前記第１の半導体領域内
に形成するステップと、 （ｆ）前記制御電極層を覆う第２の絶縁膜を形成するス
テップと、 （ｇ）前記窓を通じて前記第１と第２の半導体領域のそ
れぞれの露出面に電気的に接触する主電極層を形成する
ステップとを備えることを特徴とする半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071366A JP2597412B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置およびその製造方法 |
| US07/663,433 US5155574A (en) | 1990-03-20 | 1991-03-01 | Semiconductor device |
| DE4107909A DE4107909C2 (de) | 1990-03-20 | 1991-03-12 | Feldeffekt-Halbleitervorrichtung und Herstellungsverfahren hierfür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071366A JP2597412B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270273A true JPH03270273A (ja) | 1991-12-02 |
| JP2597412B2 JP2597412B2 (ja) | 1997-04-09 |
Family
ID=13458435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2071366A Expired - Fee Related JP2597412B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置およびその製造方法 |
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|---|---|
| US (1) | US5155574A (ja) |
| JP (1) | JP2597412B2 (ja) |
| DE (1) | DE4107909C2 (ja) |
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| US9935193B2 (en) | 2012-02-09 | 2018-04-03 | Siliconix Technology C. V. | MOSFET termination trench |
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| US6800903B2 (en) | 1996-11-05 | 2004-10-05 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
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