JP2015505155A - スーパージャンクションｍｏｓｆｅｔデバイスのためのエッジ終端 - Google Patents

スーパージャンクションｍｏｓｆｅｔデバイスのためのエッジ終端 Download PDF

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Abstract

スーパージャンクションＭＯＳＦＥＴデバイスのエッジ終端部におけるアーク放電の発生を防止すること。一実施例では、スーパージャンクションＭＯＳＦＥＴデバイスは、基板と、前記基板の上方に位置する電荷補償領域を含むことができ、この電荷補償領域は、Ｎ型ドーパント領域内にＰ型ドーパントの複数のコラムを含むことができる。更にスーパージャンクションＭＯＳＦＥＴデバイスは、前記電荷補償領域の上方に位置する終端領域を含むことができ、この終端領域は、Ｎ−型ドーパントを含むことができる。更にスーパージャンクションＭＯＳＦＥＴデバイスは、エッジ終端構造を含むことができ、前記終端領域は、この前記エッジ終端構造の一部を含む。

Description

（優先権の主張）
本願は、「スーパージャンクションＭＯＳＦＥＴのデバイスのためのエッジ終端」を発明の名称とし、２０１１年１２月１日に出願された米国特許出願第１３／３０９、４４４号に関連し、かつこの出願に基づく優先権を主張するものであり、本願では、前記米国特許出願の内容を援用する。
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおいて使用されるエッジ終端には異なるタイプのものがある。例えば、従来のＭＯＳＦＥＴでは、エッジ終端は、フローティングフィールドリング/フィールドプレートの組から構成され、これらの間で電位は、ソース電位からドレイン電位まで段階的に降下する。最近では、所定のブレークダウン電圧に対し、非常に低いオン抵抗を生じさせる、より大きい桁のドリフト層濃度を使用するスーパージャンクションＭＯＳＦＥＴ（ＳＪＭＯＳＦＥＴ）として一般に知られている新しいタイプのＭＯＳＦＥＴが設計されている。このような設計は、コアドリフト領域のＰ型の垂直接合領域を実装することによって達成されている。従来のＭＯＳＦＥＴのために使用されるフィールドリングに基づくエッジ終端は、ＳＪＭＯＳＦＥＴには不適当であると考えられる。そのブレークダウン電圧ＧＡ、コアブレークダウン電圧よりはるかに低くなるからである。このため、一般に異なるエッジ終端方法が、使用されている。
例えば、ＳＪＭＯＳＦＥＴのために使用されるエッジ終端の一つは、終端領域を覆う低温酸化厚膜（ＬＴＯ）上に延びるソースフィールドプレートとなっており、このソースフィールドプレートは、その下方のフローティングＰコラムと共にソースドレイン電位をサポートしている。この構造は、ＳＪＭＯＳＦＥＴのための許容可能なエッジ終端構造であり、一般的に使用されているが、空気ブレークダウン(絶縁破壊)が生じる電位（約４００Ｖ）よりも高いブレークダウン電圧では、ソース金属フィールドプレートの露出していない領域とドレインの露出していない領域との間で電気アークが生じるという欠点がある。ソースフィールドプレートとドレインとの間の電気アーク放電を防止するために、フィールドプレートをシリコン窒素膜（ＳｉＮ）などのパッシベーション層で覆っている。しかし、ＳｉＮの脆性特性、更にエッチングされた金属フィールドエッジが鋭利になっているという特徴のために、パッシベーションクラックが生じ、このクラックは、空気への電気アークを導く。このようなアーク放電が生じる可能性を防止するためには、クラックの無いパッシベーション層で金属を被覆することが必要である。
したがって、スーパージャンクションＭＯＳＦＥＴデバイスに関連する利点は複数あるが、エッジ終端領域に至ると、デバイスに関連する欠点も複数存在する。先に説明したように、複数の欠点の１つとして、フィールドプレートがスーパージャンクションＭＯＳＦＥＴデバイスに実装された場合、厚い酸化膜（例えば、６００Ｖのデバイスでは約５〜６マイクロメートルの厚さ）を利用することが挙げられる。また、金属フィールドプレートのエッジとドレイン（スクライブライン）との間の電気的なアーク放電を防止するために、例えばＳｉＮやポリイミド等のパッシベーション材料でフィールドプレートを被覆することも必要である。
スーパージャンクションＭＯＳＦＥＴデバイスのエッジ終端領域に関連する欠点を仮定すると、ソース電位から空気のイオン化電位より高い電位でソース金属にストレスが加わらないドレイン電位まで電位が徐々に低下するようなフィールドリングをベースとするエッジ終端を設計することが望ましい。
一実施例では、スーパージャンクションＭＯＳＦＥＴデバイスは、基板と、前記基板の上方に位置する電荷補償領域を含むことができ、この電荷補償領域は、Ｎ型ドーパント領域内にＰ型ドーパントの複数のコラムを含むことができる。更にスーパージャンクションＭＯＳＦＥＴデバイスは、前記電荷補償領域の上方に位置する終端領域を含むことができ、この終端領域は、Ｎ−型ドーパントを含むことができる。更にスーパージャンクションＭＯＳＦＥＴデバイスは、エッジ終端構造を含むことができ、前記終端領域は、この前記エッジ終端構造の一部を含む。
一実施例では、前記スーパージャンクションＭＯＳＦＥＴデバイスは、更に電界効果トランジスタを含むことができ、前記終端領域は、前記電界効果トランジスタの一部を含む。種々の実施形態によれば、前記エッジ終端構造は、フィールドリング、フィールドプレートおよび／または接合終端拡張部を含むことができるが、これに限定されない。更に種々の実施形態では、前記エッジ終端構造は、フィールドリングとフィールドプレートの組を含むことができるが、このような組だけに限定されない。一実施形態では、前記エッジ終端構造は、フィールドプレートの組を含むことができるが、このような組だけに限定されない。一実施形態では、前記エッジ終端構造は、接合終端拡張領域を含むことができるがこのような領域だけに限定されない。一実施形態では、前記電界効果トランジスタは、Ｐ型ドーパントの前記複数のコラムのうちの１つにマージしたＰ型ドーパント領域を含むことができる。一実施形態では、前記電界効果トランジスタは、接合型電界効果トランジスタを含む。
別の実施形態では、スーパージャンクションＭＯＳＦＥＴデバイスは、基板と、前記基板の上方に位置する電荷補償領域とを含むことができる。前記電荷補償領域は、Ｐ型ドーパント領域内にＮ型ドーパントの複数のコラムを含むことができる。更にスーパージャンクションＭＯＳＦＥＴデバイスは、前記電荷補償領域の上方に位置する終端領域を含むことができ、この終端領域は、Ｐ−型ドーパント層を含むことができる。更に、スーパージャンクションＭＯＳＦＥＴデバイスは、エッジ終端構造を含むことができ、前記終端領域は、前記エッジ終端構造の一部を含む。
一実施形態では、前記段落に記載されたスーパージャンクションＭＯＳＦＥＴデバイスは、電界効果トランジスタを更に含むことができ、前記終端領域は、この電界効果トランジスタの一部を含む。種々の実施形態では、前記段落に記載されたエッジ終端構造は、フィールドリング、フィールドプレートおよび／または接合終端拡張部の組を含むことができるが、このような組だけに限定されない。更に、種々の実施形態では、前記エッジ終端構造は、フィールドリングとフィールドプレートの組を含むことができるが、このような組だけに限定されない。一実施形態では、前記エッジ終端構造は、フィールドプレートの組を含むことができるが、このような組だけに限定されない。一実施形態では、前記エッジ終端構造は、接合終端拡張部を含むことができるが、このようなものだけに限定されない。
一実施形態では、前記段落に記載した電界効果トランジスタは、Ｎ型ドーパントの前記複数のコラムのうちの１つにマージしたＮ型ドーパント領域を含むことができる。一実施形態では、前記段落に記載した電界効果トランジスタは、接合型電界効果トランジスタを含む。
更に別の実施形態では、本方法は、スーパージャンクションＭＯＳＦＥＴデバイスの電荷補償領域を生成するステップを含むことができる。この電荷補償領域は、基板の上方に位置し、第２型ドーパント領域内に第１型ドーパントの複数のコラムを含むことに留意されたい。更に、この方法は、前記電荷補償領域よりも上方に位置し、前記第２型ドーパント層よりも低い濃度の前記第２型ドーパントを含む、終端領域を生成するステップを含むことができる。更に、この方法は、前記終端領域がエッジ終端構造の少なくとも一部を含むよう、前記エッジ終端構造を生成するステップを含むことができる。
一実施形態では、前記段落に記載した前記第１型ドーパントは、Ｐ型ドーパントを含み、前記第２型ドーパントは、Ｎ型ドーパントを含む。一実施形態では、前記段落に記載した前記第１型ドーパントは、Ｎ型ドーパントを含み、前記第２型ドーパントは、Ｐ型ドーパントを含む。種々の実施形態によれば、前記段落に記載した前記エッジ終端構造は、フィールドリングと、フィールドプレートと、接合終端拡張部とからなる群から選択できる。更に、種々の実施形態によれば、フィールドリングとフィールドプレートの組を含むが、このような組だけに限定されない。一実施形態では、前記段落に記載した前記エッジ終端構造は、フィールドプレートの組を含むが、このような組だけに限定されない。一実施形態では、前記段落に記載した前記エッジ終端構造は、接合終端拡張領域を含むことができるが、このような領域だけに限定されない。一実施形態では、前記段落に記載した方法は、前記終端領域が、前記電界効果トランジスタの少なくとも一部を含むよう電界効果トランジスタを生成するステップを更に含むことができる。一実施形態では、前記電界効果トランジスタを生成する前記ステップは、第１型ドーパントの前記複数のコラムのうちの１つにマージした前記第１型ドーパントの領域を含む前記電界効果トランジスタを生成することを更に含む。
この概要では、特に本発明に係わる特定の実施形態について説明したが、本発明および特許請求の範囲に記載した要旨は、これら実施形態によって何ら限定されるものでないと理解すべきである。
添付図面では、本発明による種々の実施形態を例として図示しているが、発明を限定するために示したものではない。
なお、図面全体に記載した同様な参照符号は、同様の要素を示すことに留意されたい。
本発明の種々の実施形態に係わるスーパージャンクションＭＯＳＦＥＴデバイスのエッジ終端領域の側断面図である。 本発明の種々の実施形態に係わるスーパージャンクションＭＯＳＦＥＴデバイスの他のエッジ終端領域の側断面図である。 本発明の種々の実施形態に係わるエッジ終端領域を含むシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイスの電流/電圧ブレークダウン特性を示すグラフである。 本発明の種々の実施形態に係わるエッジ終端領域を含むシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイスのブレークダウン電圧の電位分布を示す。 本発明の種々の実施形態に係わるエッジ終端領域を含むシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイスのブレークダウン電圧におけるインパクトイオン化分布を示す。 本発明の種々の実施形態に係わるスーパージャンクションＭＯＳＦＥＴデバイスのエッジ終端領域内に接合終端拡張部（ＪＴＥ）を製造するためのプロセスを示す。 本発明の種々の実施形態に係わるスーパージャンクションＭＯＳＦＥＴデバイスのエッジ終端領域内に接合終端拡張部（ＪＴＥ）を製造するためのプロセスを示す。 本発明の種々の実施形態に係わるスーパージャンクションＭＯＳＦＥＴデバイスのエッジ終端領域内に接合終端拡張部（ＪＴＥ）を製造するためのプロセスを示す。 本発明の種々の実施形態に係わるスーパージャンクションＭＯＳＦＥＴデバイスの終端領域の一部として実装されたプレーナー接合電界効果トランジスタ（ＪＦＥＴ）の側断面図である。 本発明の種々の実施例に係わるトレンチスーパージャンクションＭＯＳＦＥＴデバイスのエッジ終端部の側面断面図である。 本発明の種々の実施形態に係わる方法のフローチャートである。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。 本発明の種々の実施形態に係わる、スーパージャンクションＭＯＳＦＥＴデバイスの一部として複数のＰ領域またはコラムを製造するためのプロセスを示す。
詳細な説明で参照する図面は、別段の記載がないかぎり、一定の縮尺で描かれていると理解すべきではない。
（詳細な説明）
以下本発明に係わる実施形態について詳細に参照するが、これら例は、添付図に示されている。以下、種々の実施形態に関連させて本発明について説明するが、これらの種々の実施形態は本発明を限定するものではないことが理解できよう。むしろ、本発明は、特許請求の範囲に従って解釈される本発明の範囲内に含まれ得る代替例、改変例および均等物を包含するものである。さらに、本発明に係る種々の実施形態の次の詳細な説明では、本発明を完全に理解できるように多数の特定の細部について記載する。しかしながら、これらの特定の細部またはその均等物がなくても本発明を実施できることは当業者には明らかであろう。他の例では、本発明の要旨を不必要に不明瞭にしないように周知の方法、手順、構成成分および回路については詳細には説明していない。
以下の詳細な説明の一部は、半導体デバイスを製造するための動作の手順、論理ブロック、処理およびその他の記号表示に関連させて示されている。これらの説明および表示は、半導体デバイス製造の当業者の作業の実体を他の当業者に最も効果的に伝えるための半導体デバイス製造の当業者によって使用される手段となっている。本願では、手順、論理ブロック、プロセス等とは、所望の結果をもたらすステップまたは命令の自己矛盾のないシーケンスであると考えられる。ステップとは、物理量の物理的操作を必要とするものである。しかしながら、これら用語および類似の用語のいずれも、適切な物理量と関連付けるべきであり、単にこれらの量に適用される好適な表示にすぎないことを念頭に入れるべきである。以下の説明から明らかなように別段の記載がない限り、本願全体を通して、「生成する」、「作成する」、「形成する」、「実行する」、「製造する」、「堆積する、「エッチングする」等の用語を用いた説明は、半導体デバイス製造の行為およびプロセスを意味すると理解されよう。
図面は、所定の縮尺で描かれてはいなく、図には構造だけでなく、それらの構造を形成する種々の層の一部しか示していない場合がある。さらに、製造プロセスおよびステップを本明細書で説明する処理およびステップと共に実行してもよい。すなわち、本明細書に示され、説明されたステップの間および/または後に、多数のステップがあってもよい。重要なことは、本発明に係わる実施形態は、他の（おそらくは従来の）プロセスおよびステップを大幅に乱すことなく、これらの他の（おそらく従来の）プロセスおよび手順と組み合わせて実施することもできることである。一般的に言えば、本発明に係わる実施形態は、周辺プロセスおよびステップに大幅な影響を与えることなく、従来のプロセスの一部と置き換えることができる。
本明細書で使用する際の、アルファベット「Ｎ」は、Ｎ型ドーパントを意味し、アルファベット「Ｐ」は，Ｐ型ドーパントを意味する。またプラス記号「＋」またはマイナス記号「−」は、ドーパントの濃度が比較的高いことまたは比較的低いことをそれぞれ示すために使用する。
本明細書では、「チャネル」なる用語を許容可能な態様で使用する。すなわち、ＦＥＴ内のチャネルでソース接続部からドレイン接続部へ電流が移動するような態様で使用する。チャネルは、Ｎ型またはＰ型半導体材料のいずれかも構成できる．したがって、ＦＥＴは、ＮチャンネルまたはＰチャネルデバイスのいずれかに特定される。Ｎチャネルデバイス、具体的には，ＮチャネルスーパージャンクションＭＯＳＦＥＴに関連して図面を説明していることに留意されたい。しかしながら、本発明に係わる実施形態は、そのように限定されない。Ｎ型ドーパントおよび材料を，対応するＰ型ドーパントおよび材料に置き換えるか、その逆にＰ型ドーパントおよび材料を，対応するＮ型ドーパントおよび材料に置き換えることにより図面の説明を容易に移し換えることができる。
図１は、本発明の種々の実施形態に係わるスーパージャンクション金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス１００のエッジ終端領域の側断面図である。一実施形態では、このスーパージャンクションＭＯＳＦＥＴデバイス１００は、基板１０２と、この基板１０２の上方に位置し、この基板１０２に結合された電荷補償領域１１８とを含むことができる。電荷補償領域１１８は、Ｎエピタキシャル領域１０４内の複数のＰ領域またはコラム１０６を含むことができる。このように、電荷補償領域１１８は、スーパージャンクションとして知られるものを形成する、交互に位置するＮ領域とＰ領域とを含むことができる。また、スーパージャンクションＭＯＳＦＥＴデバイス１００は、電荷補償領域１１８の上方に位置し、この領域に結合された電荷終端領域１０８を含むことができ、この電荷終端領域１０８は、Ｎ−エピタキシャル層として構成することができる。本実施態様の範囲内では、スーパージャンクションＭＯＳＦＥＴデバイス１００は、１つ以上のフィールドリング１１０と、一つ以上のフィールドプレート１１２と、ソース１１４と、ドレイン１１６とを含むことができる。また、一実施形態では、ドレイン１１６は、基板102の下方に位置するドレイン（図示せず）に接続されている。スーパージャンクションＭＯＳＦＥＴデバイス１００の終端領域１０８は、前記一つ以上のフィールドリング１１０および前記1つ以上のフィールドプレート１１２の少なくとも一部を含むことができることを指摘する。
スーパージャンクションＭＯＳＦＥＴデバイス１００は、本発明の実施形態に係わる、広範な種々の方法で実施できることに留意されたい。例えば、一実施形態では、スーパージャンクションＭＯＳＦＥＴデバイス１００は、１つ以上のエッジ終端構造を含むことができ、終端領域１０８は、エッジ終端構造の各々の少なくとも１部を含むことができる。スーパージャンクションＭＯＳＦＥＴデバイス１００のエッジ終端構造は、広範な種々の方法で実施することができることが指摘する。例えば、エッジ終端構造は、1つ以上のフィールドリング１１０、一つ以上のフィールドプレート１１２、および/または1つ以上の接合終端拡張部（ＪＴＥ）を含むことができるが、これらに限定されない。一実施形態では、エッジ終端構造は、フィールドリング１１０およびフィールドプレート１１２の組を含むことができるが、これらに限定されない。一実施形態では、エッジ終端構造は、フィールドプレート１１２の組を含むことができるが、これらに限定されるものではない。一実施形態では、エッジ終端構造は、一つ以上の接合終端拡張領域を含むことができるが、これに限定されるものではない。
図１では、本発明の実施形態に従ってＰ領域１０６を、広範な種々の方法で生成または作成することができることに留意されたい。本実施形態に示すように、例えば、より高濃度にドープされた多数のＮエピタキシャル層１０４の上方にＰ領域１０６を形成し、各層内に多数のＰ領域（例えばホウ素）を注入し、この結果得られた注入されたＰ領域が垂直方向にスタックされるようにしてＰ領域１０６を形成できる。次に、垂直方向にスタックされた、Ｐ領域が注入された多数のＮエピタキシャル層１０４の上にＮ−エピタキシャル層１０８を形成することができる。別のエピタキシャル層１０４の注入され、スタックされたＰ領域が熱拡散されると、注入され、スタックされたＰ領域が垂直方向に一体となるようマージし、本実施形態に示すように、多数のＰ領域またはコラム１０６を形成する。本明細書にはこのようにＰコラム１０６の生成に関連する付加的な図面及び説明が、含まれることを指摘する。
図１において、スーパージャンクションＭＯＳＦＥＴデバイス１００の一実施形態では、頂部終端領域１０８（例えば、Ｎ−エピタキシャル層）のドーピングが低濃度、すなわちＮエピタキシャル領域１０４より低いドーピング濃度を有することに留意されたい。一実施形態では、終端領域１０８を形成する一つの方法は、Ｎエピタキシャル領域１０４の上面にＮ型ドーパントを注入し、Ｎ−エピタキシャル層を有する終端層１０８を作成する方法である。また、頂部終端層１０８は、広範な種々の方法で実施することができることに留意されたい。例えば、一実施形態では、Ｎ−エピタキシャル層１０８の正味のドーピングは、約２．６×１０１４／ｃｍ４で実現することができるが、他方 Ｎエピタキシャル領域１０４の正味ドーピングは、約３×１０１４／ｃｍ３で実施することができる。
また、本実施形態では、エッジ終端層１０８の厚さを選択し、ＭＯＳＦＥＴ部の任意のＰ本体領域が電荷補償領域１１８のＰコラム１０６の１つ以上にマージするように実施できることに留意されたい。更に、フィールドリング１１０、フィールドプレート１１２、および/またはＪＴＥ（図１には図示せず）の各々を、終端部１０８の一部として構成することができる。スーパージャンクションＭＯＳＦＥＴデバイス１００の一実施形態では、フィールドリング１１０のうちの２つは、フィールドプレート１１２と共に電荷補償領域１０８のＰコラム１０６に接触する。しかしながら、一実施形態では、Ｐ領域１０６のいずれも任意のフィールドリング１１０および/または任意のフィールドプレート１１２に接触しないようにスーパージャンクションＭＯＳＦＥＴデバイス１００を実装できることに留意されたい。
図１において、一実施形態では、電荷補償領域１１８が、完全に終端領域または層１０８の中まで延びるようにスーパージャンクションＭＯＳＦＥＴデバイス１００を実装することができる。また、終端層１０８は、任意のフィールドリング１１０、フィールドプレート１１２および/または任意のＪＴＥ領域の他に、活性領域内の任意のＭＯＳゲート構造を含むことができる。スーパージャンクションＭＯＳＦＥＴデバイス１００の利点の一つは、表面電界が、ブレークダウン電圧でのバルク電界よりも実質的に低く、これによってデバイス１００の耐久性が高くなることである。さらに、スーパージャンクションＭＯＳＦＥＴデバイス１００のエッジ終端領域の別の利点は、低温酸化厚膜（ＬＴＯ）上に金属フィールドプレートを実装しなくてもよく、更にアーク放電を防止するために、ポリイミドパッシベーションを利用しなくてもよいことである。
なお、図１は、スーパージャンクションＭＯＳＦＥＴデバイス１００の断面の寸法を図示するＸ軸およびＹ軸の双方を含むことが指摘する。詳細に説明すれば、Ｘ軸は、ミクロン（またはマイクロメートル）のスケールを含むが、図１のＹ軸は、ミクロン（またはマイクロメートル）のスケールを含む。
スーパージャンクションＭＯＳＦＥＴデバイス１００は、図１で示されている要素のすべてを含む必要があるわけではないことに留意されたい。さらに、スーパージャンクションＭＯＳＦＥＴデバイス１００は、図１に示されていない１つ以上の要素を含むように実施できる。本明細書に記載されているのと同様の任意の態様でスーパージャンクションＭＯＳＦＥＴデバイス１００を利用または実施できるが、そのような態様だけに限定されないことを指摘する。
図２は、本発明の種々の実施形態にしたがったスーパージャンクションＭＯＳＦＥＴデバイス２００のエッジ終端領域の側断面図である。図２のスーパージャンクションＭＯＳＦＥＴデバイス２００は、図１のスーパージャンクションＭＯＳＦＥＴデバイス１００に類似していることに留意されたい。しかしながら、スーパージャンクションＭＯＳＦＥＴデバイス２００のＰ領域またはコラム１０６’は、図１のスーパージャンクションＭＯＳＦＥＴデバイス１００内に示された態様とは異なる態様で製造される。
具体的には、スーパージャンクションＭＯＳＦＥＴデバイス２００のＰ領域１０６’は、基板１０２の上方に位置し、この基板に結合された、より高濃度にドープされたＮエピタキシャル領域１０４を形成することによって生成できる。その後、Ｎエピタキシャル領域１０４内に多数のトレンチを作成または生成するよう深いトレンチエッチングプロセスを実行できる。その後、Ｎエピタキシャル領域の多数のトレンチ内にＰ型ドーパント材料を充填または形成し、それによりＰ領域またはコラム１０６’を形成する。次に、電荷補償領域１１８’の上方にＮ−エピタキシャル層 を形成し、終端領域１０８を生成または作成できるが、この終端領域１０８も、Ｐ領域またはコラム１０６’を内部に閉じ込めている。このように本明細書にはＰコラム１０６’の生成に伴う付加的な図面及び説明が含まれることを指摘する。一実施形態では、ＮチャネルスーパージャンクションＭＯＳＦＥＴデバイス２００内のＰ領域１０６’を作成するには一組のマスクしか使用されていないことに留意されたい。
スーパージャンクションＭＯＳＦＥＴデバイス２００は、図２に示されている要素のすべてを含む必要があるわけではないことに留意されたい。また、スーパージャンクションＭＯＳＦＥＴデバイス２００は、図２に示されていない１つ以上の要素を含むように実施してもよい。スーパージャンクションＭＯＳＦＥＴデバイス２００は、本明細書に記載したのと同様の任意の態様で利用、実施できるが、そのような態様だけに限定されない。
図３は、本発明の種々の実施形態によるエッジ終端領域を含むシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の電流/電圧ブレークダウン特性を示すグラフ３００である。特に、グラフ３００のＸ軸は、シミュレートされたスーパージャンクションＭＯＳＦＥデバイス２００のソース電圧（Ｖ）を示し、グラフ３００のＹ軸は、シミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の基板電流（Ａ）を示す。また、グラフ３００の曲線３０２は、シミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の電流/電圧ブレークダウン特性を示す。
図４は、本発明の種々の実施形態によるエッジ終端領域を含むシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００のブレークダウン電圧の電位分布を示す。図４では、電荷補償領域は、垂直方向および横方向に空乏化されていることがわかる。例えば、垂直方向の空乏領域の幅は、約４５ミクロン（またはマイクロメートル）であり、横方向の空乏幅は、ソース電位にあるＰ本体のエッジから約１２０ミクロン（またはマイクロメートル）である。したがって、本発明の実施形態に従って実装されている場合、スーパージャンクションＭＯＳＦＥＴデバイス２００のサイズを小さくすることができる。なお、参照番号４１０は、スーパージャンクションＭＯＳＦＥＴデバイス２００のバルクブレークダウンを示し、このことは望ましい結果となっていることが指摘される。
参照番号４０２は、約７４０Ｖのブレークダウン電圧にあるシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の領域を示し、参照番号４０４は、約６８４ＶにあるシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の領域を示し、参照番号４０６はさらに、約４６３Ｖにある領域を示す。更に参照番号４０８は，約２７７ＶにあるシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の領域を示し、一方、参照番号４１０は、約１７５Ｖにある領域を示す。更に参照番号４１２は，約６５ＶにあるシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の領域を示し、一方、参照番号４１４は、約０．６２９Ｖにある領域を示す。
図４は、Ｘ軸およびＹ軸の双方を含むことを指摘する。特に、図４のＸ軸は、ミクロン（またはマイクロメートル）のスケールを含み、Ｙ軸も、ミクロン（またはマイクロメートル）のスケールを含む。
図５は、本発明の種々の実施形態によるエッジ終端領域を含むシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の降伏電圧でのインパクトイオン化分布を示す。図５において、参照番号５０２が示すように、ブレークダウン電圧でのインパクトイオン化率の分布から分かるように、表面から離間したバルク内部でインパクトイオン化が発生する。したがって、このことは、スーパージャンクションＭＯＳＦＥＴデバイス１００、２００の頑丈性を向上させる。
より詳細には一実施形態では、参照番号５０２は、約２０．７／ｃｍ３ｓのインパクト発生率を有するシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の領域を示し、一方参照番号５０４は、約２０．１／ｃｍ３ｓのインパクト発生率を有する領域を示すことに留意されたい。更に、参照番号５０６は、約１９．７／ｃｍ３ｓのインパクト発生率を有するシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の領域を示し、一方参照番号５０８は、約１９／ｃｍ３ｓのインパクト発生率を有する領域を示す。更に、参照番号５１０は、約１８．７／ｃｍ３ｓのインパクト発生率を有するシミュレートされたスーパージャンクションＭＯＳＦＥＴデバイス２００の領域を示し、一方参照番号５１２は、約１８／ｃｍ３ｓのインパクト発生率を有する領域を示す。
図５は、Ｘ軸とＹ軸の両方を含むことに留意されたい。特に、図５のＸ軸は、ミクロン（またはマイクロメートル）のスケールを含むが、Ｙ軸はまた、ミクロン（またはマイクロメートル）のスケールを含む。
図６〜８は、本発明の種々の実施形態による、スーパージャンクションＭＯＳＦＥＴデバイス（例えば、１００または２００）のエッジ終端領域１０８内に接合終端拡張部（ＪＴＥ）８００を製造するためのプロセスを示す。
より詳細には、図６は、本発明の種々の実施形態によるスーパージャンクションＭＯＳＦＥＴデバイスのエッジ終端領域１０８の上方または頂部に実装されたマスク６０２の側断面図である。マスク６０２は、広範な種々の方法で実装することができる。例えば、一実施形態では、フォトレジストでマスク６０２を実装できるが、フォトレジストだけに限定されない。なお、マスク６０２は、このマスク６０２を貫通して延びる多数の孔または開口部６０４を含むことを指摘する。本実施例では、マスク６０２の左端部に向かってマスク６０２内に存在する孔６０４の数が多くなり、他方マスク６０２の右端部にむかってマスク６０２内に存在する孔６０４の数が少なくなっていることに留意されたい。
図７は、本発明の種々の実施形態によるスーパージャンクションＭＯＳＦＥＴデバイスのマスク６０２およびエッジ終端領域に向けられたＰ注入７０２の側断面図である。なお、Ｐ注入７０２は、広範な種々の方法で実装できることに留意されたい。例えば、一実施形態では、Ｐ注入７０２を、ホウ素注入として実現することができるが、ホウ素注入だけに限定されない。Ｐ注入７０２の一部は、マスク６０２の貫通孔６０４を通過することができるが、他方Ｐ注入７０２の一部は、マスク６０２の残りの部分によってブロックされ得ることに留意されたい。したがって、貫通孔６０４を通過するＰ注入７０２は、Ｎ−終端領域１０８のＰドーピング７０４を構成する。また、本実施形態のドーピングマスク６０２内の孔６０４の間隔を一定の値とした場合、Ｐドーピングの結果、エッジ終端領域１０８内では横方向にドーピング濃度が変化することになる。具体的には、Ｐ注入７０２を通過させるマスク６０２内の孔６０４の数がより多い場合には、Ｎ−エッジ終端領域１０８内のＰドーピング７０４の濃は、がより高くなり、マスク６０２内の孔６０４の数が少ない場合にはエッジ終端領域１０８内のＰドーピング濃度は、より低くなる。
図８は、本発明の種々の実施形態によるスーパージャンクションＭＯＳＦＥＴデバイスのエッジ終端領域１０８内の接合終端拡張部（ＪＴＥ）８００の側断面図である。より詳細には、図７内に示されたＰ注入７０２の完成後、マスク６０２をエッジ終端領域１０８の上面から除去することができる。マスク６０２の除去は、多種多様な方法で行うことができることに留意されたい。一実施形態では、例えば、マスク６０２をエッチングプロセスによって除去することができるが、そのような除去プロセスだけに限定されない。マスク６０２を除去した後、接合終端拡張部８００は、エッジ終端領域に留まる。なお、接合終端拡張部８００をエッジ終端構造と呼ぶことができることに留意されたい。本明細書に記載したのと同様な任意の態様で接合終端拡張部８００を利用、実装できるが、そのような態様だけに限定されない。
図９は、本発明の種々の実施形態によるスーパージャンクションＭＯＳＦＥＴデバイス１００の終端領域１０８の一部として実装されたプレーナー接合電界効果トランジスタ（ＪＦＥＴ）９００の側断面図である。ＪＦＥＴ９００は、ゲート９０２、Ｎ ＋型ドープ領域９０４、Ｐ型ドーパント領域９０６、Ｐ＋型ドーパント領域９０８、コンタクト９１０、Ｎ型ドーパント領域９１２、および終端領域１０８のＮ−型ドーパント領域を含むが、これらだけに限定されるものではない。Ｐ＋型ドーパント領域９００のＪＦＥＴ９０８の各々は、Ｐ領域またはコラム１０６と接触することを指摘する。Ｐ型ドーパント領域９０６の間に位置し、Ｎ型ドーパント領域９１２は、ＪＦＥＴ９００のチャネルとなっていることに留意されたい。このように実装した場合、ＪＦＥＴ９００の抵抗を最適化できる。
ＪＦＥＴ９００は、図９に示されている要素のすべてを含む必要があるとはいえないことを指摘する。更に、ＪＦＥＴ９００は、図９に示されていない１つ以上の要素を含むように実現できる。本明細書に記載したのと同様の任意の方法でＪＦＥＴ９００を利用したり、実装したりすることが可能であるが、そのような態様だけに限定されるわけではないことに留意されたい。
図１０は、本発明の種々の実施形態によるトレンチスーパージャンクションＭＯＳＦＥＴデバイス１０００のエッジ終端領域１０８の側断面図である。トレンチスーパージャンクションＭＯＳＦＥＴデバイス１０００は、トレンチゲート１００２と、Ｎ＋型ドーパント領域１００６と、Ｐ型ドーパント領域１００８と，Ｎ型ドーパント領域１０１０と、終端領域のＮ−型ドーパントと、ボロフォスホシリケートガラス（ＢＰＳＧ）１００４とを含むことができるが、これらだけに限定されるものではない。Ｐ型ドーパント領域１００８は、Ｎ型ドーパント領域またはコラム１０６に接触し、他方Ｎ型ドーパント領域１０１０は、Ｎ型エピタキシャル領域に接触していることに留意されたい。また、トレンチスーパージャンクションＭＯＳＦＥＴデバイス１０００は、金属で構成することができる光源１０１２を含むが、これに限定されるものではない。
トレンチスーパージャンクションＭＯＳＦＥＴデバイス１０００は、図１０で示されている要素のすべてを含む必要があるとは言えないことに留意されたい。また、このトレンチスーパージャンクションＭＯＳＦＥＴデバイス１０００は、図１０に示されていない１つ以上の要素を含むように実現することができる。なお、本明細書に記載のものと同様の任意の態様でトレンチスーパージャンクションＭＯＳＦＥＴデバイス１０００を利用、実現できるが、そのよう態様だけに限定されないことを指摘する。
図１１は、本発明の種々の実施例による方法１１００のフローチャートである。図１１には特定の操作が開示されているが、このような操作は例にすぎない。方法１１００は、図１１で示されている操作の全てを含む必要があるとは言えない。また、方法１１００、他の種々の操作および/または示されている操作の変形を含むことができる。同様に、フローチャート１１００の操作のシーケンスは、変更することもできる。フローチャート１１００の動作のすべてのうちの一部だけを実行してもよいと理解される。種々の実施形態では、方法１１００の動作の一つ以上をソフトウェア、ファームウェア、ハードウェア、又はそれらの任意の組み合わせによって、制御または管理してもよいが、そのように限定しなくてもよい。方法１１００は、コンピュータまたは計算デバイスで読取り可能かつ実行可能な命令（またはコード）の制御の下でプロセッサ（複数可）及び電気コンポーネントによって管理することができる本発明の実施形態のプロセスを含むことができる。コンピュータまたは計算デバイスで読取り可能かつ実行可能な命令（又はコード）は、例えばコンピュータまたは計算デバイスで使用可能な揮発性メモリ、コンピュータ、計算デバイスで使用可能な不揮発性メモリ及び/又は、コンピュータまたは計算デバイスで使用可能な大容量データ記憶装置のようなデータ記憶特別装置に常駐することができる。しかしながら、コンピュータまたは計算デバイスで読み取り可能かつ実行可能な命令（又はコード）は、コンピュータまたは計算デバイスで読み取り可能な媒体、または任意のタイプのメモリに常駐していてもよい。
図１１は、スーパージャンクションＭＯＳＦＥＴを製造するための本発明の種々の実施形態による方法１１００のフローチャートである。例えば、方法１１００は、スーパージャンクションＭＯＳＦＥＴデバイスの電荷補償領域を生成するステップを含むことができ、この電荷補償領域は、基板に結合され、第２型のドーパント領域内の第１型ドーパントの複数のコラムを含む。さらに、電荷補償領域より上方に位置し、この領域に結合された終端領域を生成でき、この終端領域は、第２型のドーパント領域よりも低い濃度の第２型のドーパントを有する。さらに、終端領域が、エッジ終端構造の少なくとも一部を含むように１つ以上の電界効果トランジスタを生成できる。また、終端領域が、電界効果トランジスタの各々の少なくとも一部を含むように一つ以上の電界効果トランジスタを生成することもできる。このように、スーパージャンクションＭＯＳＦＥＴは、本発明の種々の実施形態に従って製造することができる。
図１１の作動１１０２では、スーパージャンクションＭＯＳＦＥＴデバイス（例えば、１００または２００）電荷補償領域（例えば、１１８）を生成または作成でき、このデバイスでは、基板（例えば、１０２）の上方に電荷補償領域が位置し、この電荷補償領域は、第２型のドーパント領域（例えば、１０４）内の第２型のドーパントの複数のコラム（例えば、１０６または１０６’）を含む。なお、作動１１０２は、広範な種々の態様で実施することができることを指摘する。
例えば、一実施形態では、作動１１０２で、電荷補償領域の複数のコラムを生成するステップは、基板の上方に位置し、この基板に結合された第２型のドーパント領域を形成することを含むことができる。次に、第２型のドーパント領域内に多数のトレンチを作成または生成するために、ディープトレンチエッチングプロセスを行うことができる。その後、第２型のドーパント領域の多数のトレンチ内に第１型のドーパント材料を充填または形成できる。
一実施形態では、作動１１０２で、電荷補償領域の複数のコラムを生成するステップは、基板の上方に位置し、第２型のドーパントの複数の層を形成し、各層内に第１型のドーパントの多数の領域を注入し、その結果埋め込まれた第１型のドーパント領域が垂直方向にスタックされた状態にすることを含むことができる。したがって、異なる第２型のドーパント層のうちの注入された第１型のドーパント領域がその後拡散（例えば、熱拡散）されると、注入され、スタックされた第１型のドーパント領域は、垂直方向にマージし、垂直方向に第１型の多数のドーパント領域またはコラムを形成する。作動１１０２は、本明細書に記載した態様と同様の任意の態様で実行することができるが、そのよう態様だけに限定されるものではないことに留意されたい。
作動１１０４では、電荷補償領域の上方に位置し、この電荷補償領域に結合された終端領域（例えば、１０８）を生成できる。この終端領域は、第２型のドーパント領域（例えば、１０４）よりも低い濃度の第２型のドーパントを含む。なお、作動１１０４は、多種多様な態様で実施することができることに留意されたい。例えば、作動１１０４は、本明細書に記載した態様と同様の任意の態様で実行することができるが、そのような態様だけに限定されない。
図１１の作動１１０６では、エッジ終端領域（例えば、１０８）がエッジ終端構造の各々の少なくとも一部を含むように１つ以上のエッジ終端構造（例えば、１１０,１１２および/または８００）を生成することができる。その作動１１０６は、種々の態様で実行することができる。作動１１０６は、例えば、本明細書に記載したのと同様の任意の態様でも実行することができるが、そのような態様だけに限定されない。
作動ステップ１１０８では、終端領域（例えば、１０８）が、電界効果トランジスタの各々の少なくとも一部を含むように一つ以上の電界効果トランジスタ（例えば、９００）を生成することができる。なお、作動ステップ１１０８は、広範な種々の態様で実施することができることに留意されたい。例えば、作動ステップ１１０８は、本明細書に記載した態様と同様な任意の態様で実行することができるが、そのような態様だけに限定されない。このように、本発明の種々の実施形態に従い、スーパージャンクションＭＯＳＦＥＴを製造することができる。
図１２〜２３は、本発明の種々の実施形態に従った、スーパージャンクションＭＯＳＦＥＴデバイス（例えば、１００）の一部として、多数のＰ領域またはコラム（例えば、１０６）を製造するためのプロセスを示す。例えば、本発明の種々の実施形態によりスーパージャンクションＭＯＳＦＥＴデバイスを製造するために利用することができる基板１２０２の側断面図である図１２でこのプロセスを開始することができる。なお、基板１２０２は、広範な種々の態様で実装できることを指摘する。一実施形態では、例えば、基板１２０２は、シリコン基板として実装することができるが、そのような実装だけに限定されない。
図１３は、本発明の種々の実施形態に従って基板１２０２の上方またはその頂部に形成できるか、または成長させることができるＮドープされたエピタキシャル層１３０４の側断面図である。
図１４は、本発明の種々の実施形態に従ってＮドープされたエピタキシャル層１０３４の上方またはその頂部に実装されたマスク１４０６の側断面図である。マスク１４０６は、広範な種々の態様で実装することができる。一実施形態では、マスク１４０６は、例えば、フォトレジストで実現することができるが、フォトレジストだけに限定されない。マスク１４０６は、このマスク１４０６を貫通して延びる多数の孔または開口部１４０８を含むことができることに留意されたい。マスク１４０６内のこれら孔１４０８は、スーパージャンクションＭＯＳＦＥＴデバイス（例えば、１００）内のＰ領域またはコラム（例えば、１０６）を製造するのに望ましい位置に配置されていることに留意されたい。
図１５は、本発明の種々の実施形態によるマスク１４０６およびＮドープされたエピタキシャル層１３０４に向けられたＰ型注入１５０８の側断面図である。Ｐ注入１５０８は、広範な種々の態様で実現することが可能である。一実施形態では、Ｐ注入１５０８をホウ素注入として実現できるが、ホウ素注入だけに限定されない。なお、Ｐ注入１５０８の一部は、マスク１４０６の孔１４０８を通過できるが、他方Ｐ注入１５０８の一部は、マスク１４０６の残りの部分によってブロックされることを指摘する。したがって、孔１４０８を通過したＰ注入１５０８は、Ｎドープされたエピタキシャル層１３０４内に注入されたＰドーピング領域１５１０を形成する。
図１６は、図１５内に示されたＰ注入１５０８の終了後に、本発明の種々の実施形態により、Ｎ型ドープされたエピタキシャル層１３０４の頂部表面からマスク１４０６を除去できることを示す。マスク１４０６の除去は、広範な種々の方法で行うことができることに留意されたい。例えば、マスク１４０６は、エッチングプロセスまたは化学機械研磨（ＣＭＰ）によって除去することができるが、そのような方法だけに限定されない。
図１７は、本発明の種々の実施形態によりＰ型ドーピング領域１５１０が注入されたＮ型ドープされたエピタキシャル層１３０４の上方またはその頂部に形成または成長させることができる第２のＮ型ドープされたエピタキシャル層１３０４ａの側断面図である。
図１８は、本発明の種々の実施形態によりＮエピタキシャル層１３０４ａの上方またはその頂部に実装されたマスク１４０６’の側断面図である。マスク１４０６’は、種々の方法で実装することができる。一実施形態では、例えば、マスク１４０６’をフォトレジスで実装することができるが、フォトレジストだけに限定されない。マスク１４０６’は、マスク１４０６’を貫通して延びる複数の孔または開口部１４０８’を含むことができる」ことを指摘する。マスク１４０６’内のこれら孔１４０８’は、エピタキシャル層内に位置する注入されたＰ型ドーピング領域１５１０の上方に位置していることに留意されたい。
図１９は、本発明の種々の実施形態による、マスク１４０６’およびＮエピタキシャル層１３０４ａに向けられたＰ注入１５０８’の側断面図である。なお、Ｐ注入１５０８‘は、種々の方法で実施することができることを指摘する。例えば、一実施形態では、Ｐ注入をホウ素で実行できるが、ホウ素注入だけに限定されない。Ｐ注入１５０８’の一部は、マスク１４０６’の孔１４０８’を通過することができるが、一方Ｐ注入１５０８’の一部は、マスク１４０６’の他の部分によってブロックされ得ることに留意されたい。したがって、孔１４０８’を通過するＰ注入１５０８’は、Ｎエピタキシャル層１３０４ａ内に注入されたＰ型ドーピング領域１５１０ａを形成する。
図２０は、図１９に示されたＰ注入１５０８’が終了した後に、本発明の種々の実施形態により、Ｎエピタキシャル層１３０４ａの上面からマスク１４０６’を除去できることを示している。このようなマスク１４０６’の除去は、種々の方法で行うことができることを指摘する。例えば、マスク１４０６’を、エッチングプロセスまたはＣＭＰによってエピタキシャル層１３０４ａの上部表面から除去することができるが、このような除去方法だけに限定されない。
なお、図２０に示されているように、マスク１４０６’の除去を終了した後に、Ｐ型ドーピング領域が注入されたＮエピタキシャル層のより多数のスタックされた層を作製するために図１７〜２０に関連した操作を一回以上繰り返すことができることに留意されたい。たとえば、図２１は、本発明の種々の実施形態にしたがって垂直方向にスタックされたＮエピタキシャル層（各エピタキシャル層１３０４、１３０４ａ，１３０４ｂ、１３０４ｃ，１３０４ｄ、１３０４ｅ，１３０４ｆおよび１３０４ｇにはＰ型ドーピング領域１５１０、１５１０ａ、１５１０ｂ，１５１０ｃ、１５１０ｄ、１５１０ｅ，１５１０ｆおよび１５１０ｇがそれぞれ注入されている）を示す。種々の実施形態によれば、現在図２１の実施形態に示されているよりも多くのまたはより少ない数の垂直方向にスタックされたエピタキシャル層（Ｐ型ドーピング領域が注入されている）を製造することができることに留意されたい。本実施形態では、Ｎエピタキシャル層１３０４ｇは、破線で示された２つのＰ型ドーピング領域１５１０ｇを含むが、これらＰ型ドーピング領域を、Ｎエピタキシャル層１３０４ｇ内に注入してもよいし、注入しなくてもよいことを指摘する。例えば、一実施形態ではＰ型ドーピング領域を注入することが望ましい場合があるが一方または他のＮエピタキシャル層（例えば、１３０４〜１３０４ｆ）内に注入されているようにＮエピタキシャル層のうちの一つ以上（例えば、１３０４ｇ）により少ない数のＰ型ドーピング領域を注入することが望ましい場合がある。
図２２は、Ｐ型ドーピング領域が注入された所望する数のスタックされたＮエピタキシャル層が図２１に示されるように基板１２０２の上方に製造された後に、本発明の種々の実施形態により、垂直方向にスタックされた領域（例えば、１５１０〜１５１０ｇ）が注入された多数のＮエピタキシャル層（例えば、１３４０〜１３０４ｇ）の上方に、Ｎ-エピタキシャル層２２０４を形成できることを示す。Ｎ-エピタキシャル層２２０４は、広範な種々の方法で形成することができることに留意されたい。一実施形態では、例えば、Ｎ型ドープされたエピタキシャル層１３０４ｇの上方またはその頂部にＮ−ドープされたエピタキシャル層を形成または成長させることができる。次に、そのＮ型ドープされたエピタキシャル層にＮ−型ドーパントを注入し、終端層と称すことができるＮ−エピタキシャル層２２０４の作成できる。図２２には、基板１２０２およびＮエピタキシャル層１３０４〜１３０４ｃは示されていないが、これらは図２１内に示されるようにＮエピタキシャル層１３０４ｄの下方に留まることを指摘する。
図２３は、Ｎ−エピタキシャル層２２０４が形成された後に、本発明の種々の実施形態に従い、注入されたＰ型ドープ領域１５１０〜１５１０ｇが熱拡散され、この熱拡散によりこれら領域が垂直方向にマージし、多数のＰ領域またはコラム２３１０または２３１０’が形成されることを示す。図２３の本実施態様では、Ｎエピタキシャル層１３０４ｇ内には破線で示されたＰ型ドーピング領域１５１０ｇが注入されなかったので、Ｐ領域またはコラム２３１０’は、Ｎ-エピタキシャル層２２０４内に熱拡散していないことに留意されたい。しかしながら、熱拡散中、注入されたＰ型ドーピング領域１５１０ｇは，Ｎ−エピタキシャル層２２０４内に拡散される。更に、熱拡散中に、多数のＮエピタキシャル層１３０４〜１３０４ｇが垂直方向にマージし、Ｎエピタキシャル領域１３０４’を形成する。図２３には、基板１２０２およびＮエピタキシャル層１３０４〜１３０４ｃが示されていないが、これらはＮエピタキシャル層１３０４ｄの下方に残ることに留意されたい。更に、熱拡散によって、垂直方向にスタックされたＰ型ドーピング領域１５１０〜１５１０ｃが垂直方向にマージし、図２３内に示されたのと同じ態様で、多数のＰ領域またはコラム２３１０を形成できる。更に、熱拡散によって、垂直方向にスタックされた多数のＮエピタキシャル層１３０４〜１３０４ｃが垂直方向にマージし、図２３内に示されたのと同じ態様で、Ｎエピタキシャル領域１３０４’を形成できる。
図２４は、本発明の種々の実施形態による、Ｎ-エピタキシャル層または終端層２２０４内に１つ以上の半導体デバイスを製造するため利用できる追加領域２４０２を示している。なお、一実施形態では、追加の領域２４０２は、図２１および図２２に示されるように、特にＮエピタキシャル層１３０４ｇ内に破線で示されたＰ型ドーピング領域１５１０ｇを注入しないで作成されているので、Ｐ領域またはコラム２３１０’は、図２４に示されるようにＮ-エピタキシャル層２２０４には熱拡散していないことを指摘する。
本発明に係る種々の具体的な実施形態のこれまでの説明は、発明を例示し、説明するために提示したものである。これら説明は、発明を網羅するものではないし、または発明を開示された正確な形態だけに限定するものでもなく、これまでの教示内容に照らせば、多くの修正例および変形例が可能である。本発明は、特許請求の範囲およびその均等物に従って解釈すべきである。
本明細書に記載されているすべての要素、部品およびステップが、含まれることが好ましい。当業者に明らかとなるように、これら要素、部品およびステップを他の要素、部品およびステップに置換してもよいし、またはともに削除してもよいと理解すべきである。
（発明の概念）
基板と、
前記基板の上方に位置し、Ｎ型ドーパント領域内にＰ型ドーパントの複数のコラムを含む電荷補償領域と、
前記電荷補償領域の上方に位置し、Ｎ−型ドーパント層を含む終端領域と、
エッジ終端構造とを含み、前記終端領域が前記エッジ終端構造の一部を含む、スーパージャンクション金属酸化膜半導体電界効果（ＭＯＳＦＥＴ）デバイス。
（発明の概念２）
前記エッジ終端構造は、フィールドリングとフィールドプレートの組を含む、発明の概念１に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念３）
前記エッジ終端構造は、フィールドプレートの組を含む、発明の概念１に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念４）
前記エッジ終端構造は、接合終端拡張領域を含む、発明の概念１に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念５）
電界効果トランジスタを含み、前記終端領域は、前記電界効果トランジスタの一部を含む発明の概念１に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念６）
前記電界効果トランジスタは、Ｐ型ドーパントの前記複数のコラムのうちの１つにマージしたＰ型ドーパント領域を含む発明の概念５に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念７）
前記電界効果トランジスタは、接合型電界効果トランジスタを含む発明の概念５に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念８）
基板と、
前記基板の上方に位置し、Ｐ型ドーパント領域内にＮ型ドーパントの複数のコラムを含む電荷補償領域と、
前記電荷補償領域の上方に位置し、Ｐ−型ドーパント層を含む終端領域と、
エッジ終端構造とを含み、前記終端領域が前記エッジ終端構造の一部を含む、スーパージャンクション金属酸化膜半導体電界効果（ＭＯＳＦＥＴ）デバイス。
（発明の概念９）
前記エッジ終端構造は、フィールドリングとフィールドプレートの組を含む、発明の概念８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念１０）
前記エッジ終端構造は、フィールドプレートの組を含む、発明の概念８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念１１）
前記エッジ終端構造は、接合終端拡張領域を含む、発明の概念８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念１２）
電界効果トランジスタを含み、前記終端領域は、前記電界効果トランジスタの一部を含む発明の概念８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念１３）
前記電界効果トランジスタは、Ｎ型ドーパントの前記複数のコラムのうちの１つにマージしたＮ型ドーパント領域を含む発明の概念８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念１４）
前記電界効果トランジスタは、接合型電界効果トランジスタを含む発明の概念８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
（発明の概念１５）
基板の上方に位置し、第２型ドーパント領域内に第１型ドーパントの複数のコラムを含む、スーパージャンクション金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の電荷補償領域を生成するステップと、
前記電荷補償領域よりも上方に位置し、前記第２型ドーパント層よりも低い濃度の前記第２のドーパントを含む、終端領域を生成するステップと、
前記終端領域がエッジ終端構造の少なくとも一部を含むよう、前記エッジ終端構造を生成するステップとを含む方法。
（発明の概念１６）
前記第１型ドーパントは、Ｐ型ドーパントを含み、前記第２型ドーパントは、Ｎ型ドーパントを含む、発明の概念１５に記載の方法。
（発明の概念１７）
前記第１型ドーパントは、Ｎ型ドーパントを含み、前記第２型ドーパントは、Ｐ型ドーパントを含む、発明の概念１５に記載の方法。
（発明の概念１８）
前記エッジ終端構造は、フィールドリングと、フィールドプレートと、接合終端拡張部とからなる群から選択されたものである発明の概念１５に記載の方法。
（発明の概念１９）
前記終端領域が、前記電界効果トランジスタの少なくとも一部を含むよう電界効果トランジスタを生成するステップを含む発明の概念１５に記載の方法。
（発明の概念２０）
前記電界効果トランジスタを生成する前記ステップは、第１型ドーパントの前記複数のコラムのうちの１つにマージした前記第１型ドーパントの領域を含む前記電界効果トランジスタを生成することを含む発明の概念１５に記載の方法。

Claims (20)

  1. 基板と、
    前記基板の上方に位置し、Ｎ型ドーパント領域内にＰ型ドーパントの複数のコラムを含む電荷補償領域と、
    前記電荷補償領域の上方に位置し、Ｎ−型ドーパント層を含む終端領域と、
    エッジ終端構造とを含み、前記終端領域が前記エッジ終端構造の一部を含む、スーパージャンクション金属酸化膜半導体電界効果（ＭＯＳＦＥＴ）デバイス。
  2. 前記エッジ終端構造は、フィールドリングとフィールドプレートの組を含む、請求項１に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  3. 前記エッジ終端構造は、フィールドプレートの組を含む、請求項１に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  4. 前記エッジ終端構造は、接合終端拡張領域を含む、請求項１に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  5. 電界効果トランジスタを含み、前記終端領域は、前記電界効果トランジスタの一部を含む請求項１に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  6. 前記電界効果トランジスタは、Ｐ型ドーパントの前記複数のコラムのうちの１つにマージしたＰ型ドーパント領域を含む請求項５に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  7. 前記電界効果トランジスタは、接合型電界効果トランジスタを含む請求項５に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  8. 基板と、
    前記基板の上方に位置し、Ｐ型ドーパント領域内にＮ型ドーパントの複数のコラムを含む電荷補償領域と、
    前記電荷補償領域の上方に位置し、Ｐ−型ドーパント層を含む終端領域と、
    エッジ終端構造とを含み、前記終端領域が前記エッジ終端構造の一部を含む、スーパージャンクション金属酸化膜半導体電界効果（ＭＯＳＦＥＴ）デバイス。
  9. 前記エッジ終端構造は、フィールドリングとフィールドプレートの組を含む、請求項８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  10. 前記エッジ終端構造は、フィールドプレートの組を含む、請求項８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  11. 前記エッジ終端構造は、接合終端拡張領域を含む、請求項８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  12. 電界効果トランジスタを含み、前記終端領域は、前記電界効果トランジスタの一部を含む請求項８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  13. 前記電界効果トランジスタは、Ｎ型ドーパントの前記複数のコラムのうちの１つにマージしたＮ型ドーパント領域を含む請求項８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  14. 前記電界効果トランジスタは、接合型電界効果トランジスタを含む請求項８に記載のスーパージャンクションＭＯＳＦＥＴデバイス。
  15. 基板の上方に位置し、第２型ドーパント領域内に第１型ドーパントの複数のコラムを含む、スーパージャンクション金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の電荷補償領域を生成するステップと、
    前記電荷補償領域よりも上方に位置し、前記第２型ドーパント層よりも低い濃度の前記第２のドーパントを含む、終端領域を生成するステップと、
    前記終端領域がエッジ終端構造の少なくとも一部を含むよう、前記エッジ終端構造を生成するステップとを含む方法。
  16. 前記第１型ドーパントは、Ｐ型ドーパントを含み、前記第２型ドーパントは、Ｎ型ドーパントを含む、請求項１５に記載の方法。
  17. 前記第１型ドーパントは、Ｎ型ドーパントを含み、前記第２型ドーパントは、Ｐ型ドーパントを含む、請求項１５に記載の方法。
  18. 前記エッジ終端構造は、フィールドリングと、フィールドプレートと、接合終端拡張部とからなる群から選択されたものである請求項１５に記載の方法。
  19. 前記終端領域が、前記電界効果トランジスタの少なくとも一部を含むよう電界効果トランジスタを生成するステップを含む請求項１５に記載の方法。
  20. 前記電界効果トランジスタを生成する前記ステップは、第１型ドーパントの前記複数のコラムのうちの１つにマージした前記第１型ドーパントの領域を含む前記電界効果トランジスタを生成することを含む請求項１５に記載の方法。
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