CN103000533B - 自对准超结功率晶体管的制作方法 - Google Patents

Abstract

一种自对准超结功率晶体管的制作方法，包括：提供半导体衬底；在所述半导体衬底上依次形成外延层、第一光刻胶；利用掩膜版对所述第一光刻胶进行曝光，所述掩膜版上具有多个第一沟槽图形和第二沟槽图形，相邻两个所述第一沟槽图形之间具有一所述第二沟槽图形，所述第二沟槽图形与其两侧相邻的第一沟槽图形的距离相等；所述第二沟槽图形与所述超结功率晶体管栅极的位置对应。本发明的技术方案利用一次掩膜版对所述外延层上的光刻胶进行曝光，确保了所述第二沟槽不会偏离相邻两第一沟槽之间的中央位置，避免了所述超结功率晶体管的击穿电压变小的问题的发生。

Description

自对准超结功率晶体管的制作方法

技术领域

本发明涉及半导体制作领域，尤其涉及一种超结功率晶体管的制作方法。

背景技术

利用MOSFET的电源开关器件，虽然要求低导通电阻和高耐压，但是现有的平面构造的功率MOSFET却具有当导通电阻下降时耐压也下降，而当高耐压化时则导通电阻也将增高这样的相反关系。

就是说，平面构造的功率MOSFET，例如，在N+衬底上边形成的N-外延层的表面上形成MOS构造，形成从衬底背面通过N-外延层向MOSFET流动的电流路径。

为此，MOSFET导通动作时的电阻（导通电阻）依赖于N-外延层的厚度。此外，由于耗尽层在N-外延层中延伸，故耐压由N-外延层的厚度决定。

这样一来，由于维持电流路径和耐压的区域是同一区域，故存在着如果为了高耐压化而加大N-外延层的厚度，则导通电阻将上升，反之，当使N-外延层的厚度变薄来降低导通电阻时，则耐压也将下降这样的相反关系，满足两者是困难的。

为了消除上边所说的现有的平面构造功率MOSFET中的低导通电阻和高耐压化之间的相反关系，实现低导通电阻和高耐压化，从例如“Cool mos-a newmilestone in high voltage Power MOS”by L.Lorenz,G.Deboy，人们知道了具有超结（Superjunction）构造的功率MOSFET。

该超结构造的功率MOSFET，分别在深度方向（纵向）上形成有作为电流路径的第一N+柱状物（pillar）层和用来维持源漏间反向耐压的第二N+柱状物层。

根据该构造，由于导通电阻依赖于第一N+柱状物层的浓度，使耗尽层向横向方向延伸，故耐压由第一N+柱状物层和第二N+柱状物层的浓度和宽度决定。其结果是，对于现有的平面构造的功率MOSFET来说，可以确保同等的漏源间反向耐压（例如600V），而且，可以使导通电阻降低到1/3到1/4。

在公开号为CN101916729A的中国专利文件中可以发现更多关于具有超结结构的半导体器件的介绍。

已有的一种超结功率晶体管的形成方法，包括：

如图1所示，提供半导体衬底100，所述半导体衬底100上具有外延层110，外延层110上具有掩膜层120。其中，所述半导体衬底100可为重掺杂的N型硅，外延层110可为轻掺杂的N型硅，掩膜层120可为氧化硅。

如图2所示，在所述外延层110中形成若干等距等宽的沟槽72。形成沟槽72的方式为在所述掩膜层120上形成光刻胶，然后进行第一光刻以在光刻胶中形成若干具有沟槽72曝光图形的光刻胶图形，然后利用光刻胶为掩模，刻蚀所述掩膜层120和外延层110至在外延层110中形成若干等距等宽的沟槽72。

如图3所示，在所述沟槽72中和所述掩膜层120上形成P型多晶硅130。

如图4所示，去除沟槽72和掩膜层120上方的多晶硅130以及掩膜层120，仅保留填充在沟槽72中、和沟槽72上表面齐平的多晶硅130。

如图5所示，在相邻沟槽72之间的外延层110表面形成小沟槽76，并且所述小沟槽76位于相邻两沟槽72的中间位置。形成方式也是在所述外延层110和多晶硅130上形成光刻胶，然后进行第二光刻以在光刻胶中形成具有小沟槽76曝光图形的光刻胶图形，利用光刻胶为掩模，刻蚀所述外延层110至在外延层110中两相邻沟槽72中间形成小沟槽76，所述小沟槽76的径宽远小于所述沟槽72。

如图6所示，在小沟槽76的内壁形成氧化层140，再填充满多晶硅层150。即在小沟槽76中形成所述超结晶体管的栅极结构。

然后进行两次注入深度不同的离子注入，在栅极结构的两侧的外延层110中形成阱区和源区。由此，形成超结功率晶体管。

然而，随着半导体器件特征尺寸越来越小的发展趋势，所述超结功率晶体管的光刻对准工艺将无法保证栅极与相邻两个深沟槽区距离的对称性，会产生各种不良影响，比如晶体管的漏源间漏电电流变大，阈值电压变小，击穿电压变小等现象。其中，尤其是击穿电压变小容易导致器件被击穿，故需要提供新的制作工艺满足进行生产更小特征尺寸的超结功率晶体管。

发明内容

本发明解决的问题是随着特征尺寸的变小，按原有工艺制作超结功率晶体管，会产生超结功率晶体管电学性能不好，尤其是击穿电压变小的问题。

为解决上述问题，本发明提出了一种自对准超结功率晶体管的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成外延层；

在所述外延层上形成第一光刻胶；

利用掩膜版对所述第一光刻胶进行曝光，而后通过显影将所述掩膜版的图形转移至所述第一光刻胶，所述掩膜版上具有多个第一沟槽图形和第二沟槽图形，相邻两个所述第一沟槽图形之间具有一所述第二沟槽图形，所述第二沟槽图形与其两侧相邻的第一沟槽图形的距离相等；

以显影处理后的所述第一光刻胶作为掩模，刻蚀所述外延层，在所述外延层上形成若干第一沟槽和若干第二沟槽；

在所述第二沟槽内形成所述超结功率晶体管的栅极。

可选的，在所述外延层上形成若干第一沟槽和若干第二沟槽之后，还包括：

在所述第一沟槽和第二沟槽的内壁形成氧化层；

在内壁形成氧化层的所述第一沟槽和第二沟槽内填充栅极材料；

去除所述第一沟槽内的栅极材料和氧化层，并进一步刻蚀所述第一沟槽，使所述第一沟槽的深度大于所述第二沟槽；

在所述第一沟槽内填满掺杂材料；

利用离子注入，在所述第一沟槽和第二沟槽之间形成所述超结功率晶体管的阱区和源极。

可选的，所述超结功率晶体管为PMOS时，所述半导体衬底和外延层的掺杂类型为p型，所述超结功率晶体管为NMOS时，所述半导体衬底和外延层的掺杂类型为n型；所述栅极材料与掺杂材料的掺杂类型相反，与半导体衬底和外延层的掺杂类型相同；所述阱区的掺杂类型与栅极材料的掺杂类型相反，所述源极的掺杂类型与栅极材料的掺杂类型相同。

可选的，在所述第一沟槽和第二沟槽的内壁形成氧化层的步骤包括：利用沉积工艺或者热氧化工艺在所述外延层表面以及所述第一沟槽和第二沟槽的内壁形成氧化层。

可选的，所述在所述第一沟槽和第二沟槽内填充栅极材料的步骤包括：利用沉积工艺在所述第一沟槽和第二沟槽内的氧化层表面形成栅极材料，所述栅极材料至少填满所述第一沟槽和第二沟槽；采用化学机械研磨或者回蚀去除表面多余的栅极材料，保持栅极材料的上表面和所述外延层的上表面齐平。

可选的，所述栅极材料的材质为多晶硅。

可选的，所述掺杂材料的材质为多晶硅或外延硅。

可选的，所述第二沟槽图形的宽度小于所述第一沟槽图形。

可选的，所述第一沟槽图形呈等距排列。

可选的，去除所述第一沟槽内的栅极材料和氧化层步骤之前，还包括：

在所述外延层和第一、二沟槽内的栅极材料上形成第二光刻胶；

利用曝光显影工艺，使得所述第二光刻胶形成保护所述第二沟槽并暴露所述第一沟槽的光刻胶图形。

可选的，在所述外延层上形成第一光刻胶之前，还包括在所述外延层上形成硬掩膜层的步骤；

在所述第一沟槽内填满掺杂材料之后，离子注入之前还包括去除所述硬掩膜层的步骤。

与现有技术相比，本发明具有以下优点：

本发明的技术方案采用自对准的方法，利用一次掩膜版对所述外延层上的光刻胶进行曝光，而后通过显影将所述掩膜版的图形转移至所述光刻胶，所述掩膜版上具有多个第一沟槽图形和第二沟槽图形，相邻两个所述第一沟槽图形之间具有一个所述第二沟槽图形，所述第二沟槽图形与其两侧相邻的第一沟槽图形的距离相等；然后利用显影后的光刻胶作为掩模，刻蚀所述外延层，在所述外延层上形成若干第一沟槽和若干第二沟槽，所述第二沟槽在后续工艺中构成所述超结功率晶体管的栅极。采用这种自对准方法，确保了所述第二沟槽不会因为曝光的对准偏差而偏离相邻两第一沟槽的中央位置，从而避免了形成在所述第二沟槽中的栅极结构距离两侧第一沟槽的距离不相同而导致的所述超结功率晶体管的击穿电压变小的问题的发生。

附图说明

图1至图6是现有超结功率晶体管的制作方法的示意图；

图7至图11是本发明的实施方式中提供的超结功率晶体管的制作方法的示意图。

具体实施方式

发明人发现，特征尺寸较小的超结功率晶体管击穿电压变小的原因在于原有制作方式中，在进行第二次光刻的曝光，也就是将所述小沟槽的图案形成在两相邻沟槽的中间时，由于光刻工艺对准精度的局限，不能满足使所述小沟槽的图案与两相邻沟槽的中间位置实现完全准确的对准。而如果所述小沟槽的位置与两相邻沟槽的中间的位置偏差到一定程度，会使得制得的超结功率晶体管的击穿电压变小。在器件尺寸比较大的情况下，所述第二次曝光中小沟槽图形的对准偏差不容易导致击穿电压变小，而在半导体器件特征尺寸越来越小的发展趋势下，在第二次光刻中的对准偏差产生的对超结功率晶体管击穿电压变小的影响会越来越严重。

为了改善上述现象，本发明的发明人提出采用自对准的方法，利用一次掩膜版对所述外延层上的光刻胶进行曝光，而后通过显影将所述掩膜版的图形转移至所述光刻胶，所述掩膜版上具有多个第一沟槽图形和第二沟槽图形，相邻两个所述第一沟槽图形之间具有一所述第二沟槽图形，所述第二沟槽图形与其两侧相邻的第一沟槽图形的距离相等；然后以显影后的光刻胶作为掩模，刻蚀所述外延层，在所述外延层上形成若干第一沟槽和若干第二沟槽，所述第二沟槽在后续工艺中构成所述超结功率晶体管的栅极。采用这种自对准方法，确保了所述第二沟槽不会因为曝光的对准偏差而偏离相邻两第一沟槽的中间位置，从而避免了形成在所述第二沟槽中的栅极结构距离两侧第一沟槽的宽度不相同导致的所述超结功率晶体管的击穿电压变小的问题的发生。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

图7至图11所示为本发明的实施例中制作NMOS型的超结功率晶体管的制作过程的示意图，具体如下：

首先，提供如图7所示的半导体结构，其具有半导体衬底200，在所述半导体衬底200上形成有外延层210，在所述外延层210上形成有硬掩膜层220，所述硬掩膜层220和外延层210中形成有若干第一沟槽6和第二沟槽2，所述第一沟槽6等距排布，所述第二沟槽2位于相邻两第一沟槽6的中间。

具体实施时，上述半导体结构的制作可以包括以下步骤：

提供半导体衬底200，所述半导体衬底200可以为n型重掺杂硅衬底；在其上利用外延工艺形成n型轻掺杂硅的外延层210。然后，利用沉积工艺，在所述外延层210上形成硬掩膜层220，所述硬掩膜层220的材质可以为二氧化硅。

在所述硬掩膜层220上形成第一光刻胶（未图示），利用掩膜版对所述第一光刻胶进行光刻，所述掩膜版上具有多个第一沟槽图形和第二沟槽图形，所述第二沟槽图形的径宽小于所述第一沟槽图形，所述第一沟槽图形呈等距排列，相邻两个所述第一沟槽图形之间具有一所述第二沟槽图形，所述第二沟槽图形的中心与两侧的第一沟槽图形的中心的距离相等。被曝光后的光刻胶进行显影后，形成具有第一沟槽的曝光图形和第二沟槽的曝光图形的光刻胶掩模。

然后利用曝光显影后的所述第一光刻胶作为掩模，刻蚀所述硬掩膜层220和外延层210，在所述外延层210中形成若干第一沟槽6和若干第二沟槽2，所述第二沟槽2在后续工艺中构成所述超结功率晶体管的栅极。

由于光刻胶上的所述第一沟槽的曝光图形和第二沟槽的曝光图形互相的位置关系由掩膜版上的第一沟槽图形和第二沟槽图形的位置直接决定，而曝光图形的位置直接决定了形成在外延层中的第一沟槽6和第二沟槽2的位置。由于光刻胶上的所述第一沟槽的曝光图形和第二沟槽的曝光图形是在同一次曝光工艺中形成的，不会由于曝光时的对准偏差而使得后续形成的第二沟槽偏离第一沟槽之间的中间位置，从而确保在后续工艺中，形成在第二沟槽中的栅极与两侧的第一沟槽的距离相同。

去除光刻胶，得到半导体器件结构如图7所示。

接下来，如图8所示，在所述第一沟槽6和第二沟槽2的内壁形成氧化层240，然后在所述第一沟槽6和第二沟槽2内填充多晶硅250。

所述形成氧化层240的方式可以采用沉积工艺或者热氧化工艺在所述第一沟槽6和第二沟槽2的表面形成一层的氧化硅。

所述填充多晶硅250的方式可以为：先在所述第一沟槽6和第二沟槽2中沉积n型多晶硅250，所述n型多晶硅250至少填满所述第一沟槽6的第二沟槽2；然后利用化学机械研磨或者回蚀去除表面多余的n型多晶硅250，保持n型多晶硅250的上表面和第一沟槽6与第二沟槽2两侧的硬掩膜层220的上表面基本齐平。至此，在所述第二沟槽2中形成超结功率晶体管的栅极。

接下来，如图9所示，在所述硬掩膜层220上形成掩模260，保护所述第二沟槽2，并暴露所述第一沟槽6。本实施例中，所述掩膜260为光刻胶，形成的方式为：在所述多晶硅250和硬掩膜层220的表面旋涂第二光刻胶260，然后，利用曝光显影工艺，使得第二光刻胶260形成光刻胶图形保护所述第二沟槽2，并暴露所述第一沟槽6。在保证完全覆盖到第二沟槽2的同时，掩模260可尽可能地远离第一沟槽6，如图9中所示，以防止由于曝光精度等原因而导致误保护到第一沟槽6。

在掩模260与硬掩膜层220的保护作用下，去除所述第一沟槽6内的n型多晶硅250和氧化层240，并进一步刻蚀所述第一沟槽6，使所述第一沟槽6的深度大于所述第二沟槽2。

去除所述第一沟槽6内的n型多晶硅250和氧化层240的方法为刻蚀，可以为湿法刻蚀，也可以为干法刻蚀。可以采取先去除n型多晶硅250，然后去除氧化硅240。去除完氧化硅240后，对所述外延层210进行进一步的刻蚀，以加大所述第一沟槽6的深度。本实施例中，所述刻蚀采用等离子干法刻蚀。所述等离子干法刻蚀具有各样异性好，形成沟槽的形貌的侧壁垂直性好的优点。

接下来，如图10所示，去除所述掩模260，在所述第一沟槽6内填满p型硅270。其中，在本实施例中，去除所述掩模260（第二光刻胶260）的方法为灰化法。可以利用沉积工艺在所述第一沟槽6中和所述外延层210表面形成p型硅270，所述沉积进行至填满所述第一沟槽6，然后利用化学机械研磨去除表面多余的p型硅270，使得所述p型硅270与所述外延层210的上表面基本齐平。其中，所述p型硅为p型多晶硅或p型外延硅。

至此，第一沟槽6中的p型硅270与n型外延层210共同形成P-N相间的载流子漂移区。

在别的所述掩模260不是光刻胶的实施例中，也可以先不用去除掩模260，直接进行p型硅270的沉积工艺，然后，利用化学机械研磨去除多余的p型硅270和掩模260。

接下来，如图11所示，利用离子注入，在所述第一沟槽6和第二沟槽2之间形成所述超结功率晶体管的阱区和源极。

所述离子注入为两次深浅不同，注入离子类型不同的离子注入。可以采取的方式为：第一次注入离子为p型离子形成所述超结功率晶体管的阱区，第二次注入离子为n型离子形成所述超结功率晶体管的源极。由此，在所述栅极的两侧形成本实施例的超结功率器件的阱区和源极。

至此形成了NMOS型的超结功率晶体管，所述外延层210表面的掺杂区是源极，衬底200为漏极，第二沟槽2中为栅极。

对于PMOS型的超结功率晶体管的来说，本发明的方法也可以适用。不同之处在于在是其中不同区域的掺杂类型互换，具体为：提供p型重掺杂硅衬底200，在其上利用外延工艺形成p型轻掺杂硅的外延层210，然后在外延层中形成第一沟槽6和第二沟槽2，在第一沟槽6里面填入n型硅，在第二沟槽2中里面填充p型多晶硅，在阱区注入n型离子，源区注入p型离子。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种自对准超结功率晶体管的制作方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成外延层；

在所述外延层上形成第一光刻胶；

利用掩膜版对所述第一光刻胶进行曝光，而后通过显影将所述掩膜版的图形转移至所述第一光刻胶，所述掩膜版上具有多个第一沟槽图形和第二沟槽图形，相邻两个所述第一沟槽图形之间具有一所述第二沟槽图形，所述第二沟槽图形与其两侧相邻的第一沟槽图形的距离相等；

以显影处理后的所述第一光刻胶作为掩模，刻蚀所述外延层，在所述外延层上形成若干第一沟槽和若干第二沟槽；

在所述第一沟槽和第二沟槽的内壁形成氧化层；

在内壁形成有氧化层的所述第一沟槽和第二沟槽内填充栅极材料；

去除所述第一沟槽内的栅极材料和氧化层，并进一步刻蚀所述第一沟槽，使所述第一沟槽的深度大于所述第二沟槽；

在所述第一沟槽内填满掺杂材料；

利用离子注入，在所述第一沟槽和第二沟槽之间形成所述超结功率晶体管的阱区和源极。

2.如权利要求1所述的制作方法，其特征在于，所述超结功率晶体管为PMOS时，所述半导体衬底和外延层的掺杂类型为p型，所述超结功率晶体管为NMOS时，所述半导体衬底和外延层的掺杂类型为n型；所述栅极材料与所述掺杂材料的掺杂类型相反，与半导体衬底和外延层的掺杂类型相同；所述阱区的掺杂类型与栅极材料的掺杂类型相反，所述源极的掺杂类型与栅极材料的掺杂类型相同。

3.如权利要求1所述的制作方法，其特征在于，在所述第一沟槽和第二沟槽的内壁形成氧化层的步骤包括：利用沉积工艺或者热氧化工艺在所述外延层表面以及所述第一沟槽和第二沟槽的内壁形成氧化层。

4.如权利要求1所述的制作方法，其特征在于，在所述第一沟槽和第二沟槽内填充栅极材料的步骤包括：利用沉积工艺在所述第一沟槽和第二沟槽内的氧化层表面形成栅极材料，所述栅极材料至少填满所述第一沟槽和第二沟槽；采用化学机械研磨或者回蚀去除表面多余的栅极材料，保持栅极材料的上表面和所述外延层的上表面齐平。

5.如权利要求1所述的制作方法，其特征在于，所述栅极材料的材质为多晶硅。

6.如权利要求1所述的制作方法，其特征在于，所述掺杂材料的材质为多晶硅或外延硅。

7.如权利要求1所述的制作方法，其特征在于，所述第二沟槽图形的宽度小于所述第一沟槽图形。

8.如权利要求1所述的制作方法，其特征在于，所述第一沟槽图形呈等距排列。

9.如权利要求1所述的制作方法，其特征在于，去除所述第一沟槽内的栅极材料和氧化层步骤之前，还包括：

在所述外延层和第一、二沟槽内的栅极材料上形成第二光刻胶；

利用曝光显影工艺，使得所述第二光刻胶形成保护所述第二沟槽并暴露所述第一沟槽的光刻胶图形。

10.如权利要求1所述的制作方法，其特征在于，在所述外延层上形成第一光刻胶之前，还包括在所述外延层上形成硬掩膜层的步骤；

在所述第一沟槽内填满掺杂材料之后，离子注入之前还包括去除所述硬掩膜层的步骤。