CN113138527B - 掩膜版、存储单元、sram器件 - Google Patents

Abstract

一种掩膜版、存储单元、SRAM器件，所述掩膜版包括：多个批次的曝光图形；每个批次的所述曝光图形包括多个子图形，所述子图形之间的间隔大于临界距离，以避免后续曝光过程中，子图形间的相互影响。本发明实施例根据掩膜版上各个图形之间的间距，将所述一张掩膜版上的多个图形划分在多个曝光图形中，使得所述曝光图形中的子图形的间距大于临界距离，以避免后续曝光过程中，子图形间的相互影响，使得依据曝光图形形成的目标图形的位置精度较高，且分多次曝光可以得想要的目标图形，避免了制作多张掩膜版，有利于节省成本。

Description

掩膜版、存储单元、SRAM器件

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种掩膜版、存储单元、SRAM器件。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。

一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，Static Random Access Memory)、动态随机存储器(DRAM，Dynamic Random AccessMemory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。

然而，现有技术所形成半导体器件中静态随机存储器的性能有待进一步提高，使得半导体器件的整体性能较差。

发明内容

本发明实施例解决的问题是提供一种掩膜版、存储单元、SRAM器件，提升器件的电学性能。

为解决上述问题，本发明实施例提供一种掩膜版，用于形成存储单元，包括：多个批次的曝光图形；每个批次的所述曝光图形包括多个子图形，所述子图形之间的间隔大于临界距离，以避免后续曝光过程中，子图形间的相互影响。

相应的，本发明实施例还提供一种存储单元，包括沿第一列依次排布的第一下拉晶体管、第一上拉晶体管、第二下传送晶体管以及第二上传送晶体管，所述第一下拉晶体管与所述第一上拉晶体管共用第一栅极，所述第二下传送晶体管与第二上传送晶体管具有独立的栅极；沿第二列依次排布的第一上传送晶体管、第一下传送晶体管、第二上拉晶体管以及第二下拉晶体管，所述第一上传送晶体管与第一下传送晶体管具有独立的栅极，且所述第一上传送晶体管与第一下传送晶体管位于所述第一栅极的一侧；所述第二上拉晶体管以及第二下拉晶体管共用第二栅极，所述第二栅极位于第二下传送晶体管与第二上传送晶体管的一侧；第一源漏插塞，位于所述第一栅极，与第一上传送晶体管和第一下传送晶体管的栅极之间，且与所述第一下拉晶体管和第一上拉晶体管的掺杂区连接；第六源漏插塞，位于所述第二栅极，与第二上传送晶体管和第二下传送晶体管的栅极之间，且与所述第二上拉晶体管和第二下拉晶体管的掺杂区连接；第二栅极插塞，与所述第一下传送晶体管的栅极连接，且所述连接位置位于所述第一上传送晶体管和第一下传送晶体管之间；第五栅极插塞，与所述第二下传送晶体管的栅极连接，且所述连接位置位于所述第二上传送晶体管和第二下传送晶体管之间；第一栅极插塞，与所述第一上传送晶体管的栅极连接，且所述连接位置位于远离所述第一下传送晶体管一侧；第三栅极插塞，将所述第一源漏插塞中远离所述第一下拉晶体管的区域，以及所述第二栅极中远离所述第二下拉晶体管的区域连接；第四栅极插塞，将所述第六源漏插塞中远离所述第二下拉晶体管的区域，以及所述第一栅极中远离所述第一下拉晶体管的区域连接；第六栅极插塞，与所述第二上传送晶体管的栅极连接，且所述连接位置位于所述第二下传送晶体管一侧。

相应的，本发明实施例还提供一种SRAM器件，包括本发明实施例所述的存储单元。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施所提供的掩膜版中，根据掩膜版上各个图形之间的间距，将所述一张掩膜版上的多个图形划分在多个曝光图形中，使得所述曝光图形中的子图形的间距大于临界距离，以避免后续曝光过程中，子图形间的相互影响，使得依据曝光图形形成的目标图形的位置精度较高，且分多次曝光可以得想要的目标图形，避免了制作多张掩膜版，有利于节省成本。

可选方案中，依据第二栅极图形形成的第二栅极插塞开口位于所述第一上传送晶体管和第一下传送晶体管之间；依据第一栅极图形形成的所述第一栅极插塞开口位于远离所述第一下传送晶体管一侧，因此，所述第一栅极插塞开口和所述第二栅极插塞开口之间间隔有第一上传送晶体管，依据第三栅极图形形成的第三栅极插塞开口位于所述第二上拉晶体管与第一下传送晶体管之间，因此第二栅极插塞开口和所述第三栅极插塞开口之间间隔有第一下传送晶体管，从而第二栅极插塞开口与所述第一栅极插塞开口和第三栅极插塞开口的距离较大，在对所述掩模版进行曝光时，掩膜版能够弥补因为半导体结构的尺寸越来越小，而受到图形边缘产生的杂散光的影响，提高了第一栅极插塞开口、第二栅极插塞开口以及第三栅极插塞开口的位置精确，易使得第二栅极插塞开口与所述第一源漏开口留有安全的工艺间距；同样的，依据第五栅极图形形成的第五栅极插塞开口位于所述第二上传送晶体管和第二下传送晶体管之间；依据第六栅极图形形成的第六栅极插塞开口位于远离所述第二下传送晶体管一侧，因此，所述第五栅极插塞开口和所述第六栅极插塞开口之间间隔有第二上传送晶体管，依据第四栅极图形形成的第四栅极插塞开口位于所述第一上拉晶体管与第二下传送晶体管之间，因此，所述第四栅极插塞开口和第五栅极插塞开口之间间隔有第二下传送晶体管；因此，从而第五栅极插塞开口与所述第四栅极插塞开口和第六栅极插塞开口的距离较大，在对所述掩模版进行曝光时，掩膜版能够弥补因为半导体结构的尺寸越来越小，而受到图形边缘产生的杂散光的影响，提高了第三栅极插塞开口、第四栅极插塞开口以及第五栅极插塞开口的位置精确，使得第五栅极插塞开口与所述第六源漏开口留有安全的工艺间距。

附图说明

图1是一种存储单元的结构示意图；

图2是本发明未利用掩膜版处理的半导体结构的结构示意图；

图3是本发明掩膜版的结构示意图；

图4是本发明依据掩膜版对所述半导体结构进行处理的结构示意图；

图5是本发明存储单元的结构示意图；

图6是本发明SRAM器件的结构示意图。

具体实施方式

目前所形成的器件仍有性能不佳的问题。现结合一种存储单元的结构分析器件性能不佳的原因。

参考图1，是一种存储单元的结构示意图。

如图1所示，所述存储单元为2个8TSRAM器件的平面示意图，其中一个8TSRAM器件为例进行说明。

所述8TSRAM器件包括：沿第一列依次排布的第一下拉晶体管1、第一上拉晶体管2、第二下传送晶体管3以及第二上传送晶体管4，所述第一下拉晶体管1与所述第一上拉晶体管2共用第一栅极30，所述第二下传送晶体管3与第二上传送晶体管4具有独立的栅极。

沿第二列依次排布的第一上传送晶体管5、第一下传送晶体管6、第二上拉晶体管7以及第二下拉晶体管8，所述第一上传送晶体管5与第一下传送晶体管6具有独立的栅极，且所述第一上传送晶体管5与第一下传送晶体管6位于所述第一栅极30的一侧；所述第二上拉晶体管7以及第二下拉晶体管8共用第二栅极40，所述第二栅极40位于第二下传送晶体管3与第二上传送晶体管4的一侧。

第一源漏插塞51，位于所述第一栅极30，与第一上传送晶体管5和第一下传送晶体管6的栅极之间，且与所述第一下拉晶体管1和第一上拉晶体管2的掺杂区连接。第六源漏插塞56，位于所述第二栅极40，与第二上传送晶体管4和第二下传送晶体管3的栅极之间，且与所述第二上拉晶体管7和第二下拉晶体管8的掺杂区连接。第二源漏插塞52，与所述第一上传送晶体管5的掺杂区连接。第三源漏插塞53，与所述第一下传送晶体管6的掺杂区连接。第四源漏插塞54，与所述第二下传送晶体管3的掺杂区连接。第五源漏插塞55，与所述第二上传送晶体管4的掺杂区连接。

第二栅极插塞62，与所述第一下传送晶体管6的栅极连接，且所述连接位置位于所述第一下传送晶体管6远离所述第一上传送晶体管5的一侧。第五栅极插塞65，与所述第二下传送晶体管3的栅极连接，且所述连接位置位于所述第二下传送晶体管3远离所述第二上传送晶体管4的一侧。第一栅极插塞61，与所述第一上传送晶体管5的栅极连接，且所述连接位置位于远离所述第一下传送晶体管6一侧。第三栅极插塞63，将所述第一源漏插塞51中远离所述第一下拉晶体管1的区域，以及所述第二栅极40中远离所述第二下拉晶体管8的区域连接。第四栅极插塞64，将所述第六源漏插塞56中远离所述第二下拉晶体管8的区域，以及所述第一栅极30中远离所述第一下拉晶体管1的区域连接。第六栅极插塞66，与所述第二上传送晶体管4的栅极连接，且所述连接位置位于所述第二下传送晶体管3一侧。

通常利用掩膜版为掩膜，在介电层中形成用于形成各个栅极插塞的栅极开口，在所述栅极开口中填充导电材料形成各个栅极插塞。第一栅极插塞61对应掩膜版中第一栅极图形、第二栅极插塞62对应掩膜版中第二栅极图形，第三栅极插塞63对应掩膜版中第三栅极图形，第四栅极插塞64对应掩膜版中第四栅极图形、第五栅极插塞65对应掩膜版中第五栅极图形，第六栅极插塞66对应掩膜版中第六栅极图形，通常为了节省成本，同一刻蚀步骤中，在一个掩膜版中形成第一栅极图形、第二栅极图形、第三栅极图形、第四栅极图形、第五栅极图形以及第六栅极图形。但随着半导体结构的尺寸越来越小，第二栅极图形和第三栅极图形的间距越来越小，第四栅极图形和第五栅极图形的间距越来越小，光刻机曝光解析能力接近极限。因此为了使光刻机一次曝光就能形成第一栅极图形、第二栅极图形、第三栅极图形、第四栅极图形、第五栅极图形以及第六栅极图形，在所述存储单元中，通常让根据第二栅极图形形成的第二栅极开口偏向所述第一源漏插塞51对应的位置，在此种情况下形成第二栅极开口存在的套刻偏移(shift)易露出部分第一源漏插塞51对应的位置，同理形成的第五栅极开口存在的套刻偏移易露出部分第六源漏插塞56对应的位置，相应的依据第二栅极图形形成的第二栅极插塞62会与第一源漏插塞51电连接，依据第五栅极图形形成的第二栅极插塞65会与第六源漏插塞56电连接，导致半导体结构的电学性能不佳。

为了解决所述技术问题，本发明实施例所提供的掩膜版中，依据第二栅极图形形成的第二栅极插塞开口位于所述第一上传送晶体管和第一下传送晶体管之间；依据第一栅极图形形成的所述第一栅极插塞开口位于远离所述第一下传送晶体管一侧，因此，所述第一栅极插塞开口和所述第二栅极插塞开口之间间隔有第一上传送晶体管，依据第三栅极图形形成的第三栅极插塞开口位于所述第二上拉晶体管与第一下传送晶体管之间，因此第二栅极插塞开口和所述第三栅极插塞开口之间间隔有第一下传送晶体管，从而第二栅极插塞开口与所述第一栅极插塞开口和第三栅极插塞开口的距离较大，在对所述掩模版进行曝光时，掩膜版能够弥补因为半导体结构的尺寸越来越小，而受到图形边缘产生的杂散光的影响，提高了第一栅极插塞开口、第二栅极插塞开口以及第三栅极插塞开口的位置精确，易使得第二栅极插塞开口与所述第一源漏开口留有安全的工艺间距；同样的，依据第五栅极图形形成的第五栅极插塞开口位于所述第二上传送晶体管和第二下传送晶体管之间；依据第六栅极图形形成的第六栅极插塞开口位于远离所述第二下传送晶体管一侧，因此，所述第五栅极插塞开口和所述第六栅极插塞开口之间间隔有第二上传送晶体管，依据第四栅极图形形成的第四栅极插塞开口位于所述第一上拉晶体管与第二下传送晶体管之间，因此，所述第四栅极插塞开口和第五栅极插塞开口之间间隔有第二下传送晶体管；因此，从而第五栅极插塞开口与所述第四栅极插塞开口和第六栅极插塞开口的距离较大，在对所述掩模版进行曝光时，掩膜版能够弥补因为半导体结构的尺寸越来越小，而受到图形边缘产生的杂散光的影响，提高了第三栅极插塞开口、第四栅极插塞开口以及第五栅极插塞开口的位置精确，使得第五栅极插塞开口与所述第六源漏开口留有安全的工艺间距。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明未利用掩膜版处理的半导体结构的结构示意图，图3是本发明掩膜版的结构示意图；图4是本发明依据掩膜版对所述半导体结构进行处理后的结构示意图。结合图2至图4来对本发明掩膜版的结构进行详细的说明。

参考图2和图3，图3为省略了各个源漏开口的结构示意图，存储单元包括半导体结构，半导体结构包括：

沿第一列依次排布的第一下拉晶体管11(Pull-down transistor，PD)、第一上拉晶体管12(Pull-up transistor，PU)、第二下传送晶体管24(PGB)以及第二上传送晶体管23(PGA)，第一下拉晶体管11与第一上拉晶体管12共用第一栅极300，第二下传送晶体管24与第二上传送晶体管23具有独立的栅极。

沿第二列依次排布的第一上传送晶体管13、第一下传送晶体管14、第二上拉晶体管22以及第二下拉晶体管21，第一上传送晶体管13与第一下传送晶体管14具有独立的栅极，且第一上传送晶体管13与第一下传送晶体管14位于第一栅极300的一侧；第二上拉晶体管22以及第二下拉晶体管21共用第二栅极400，第二栅极400位于第二下传送晶体管24与第二上传送晶体管23的一侧。

本实施例中，所述半导体结构用于形成SRAM器件，SRAM器件为八晶体管静态随机存取存储器(eight-transistor SRAM，8T-SRAM)。也就是说，第一上拉晶体管12和第二上拉晶体管22、第一下拉晶体管11和第二下拉晶体管21构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)。

本实施例中，第一上拉晶体管12和第一下拉晶体管11一同构成一反向器(inverter)；第二上拉晶体管22与第二下拉晶体管21构成另一反向器。

本实施例中，存储单元中的第一上拉晶体管12、第二上拉晶体管22为P型金属氧化物半导体(P-type metal oxide semiconductor，PMOS)晶体管所组成。在半导体结构工作时，源漏掺杂区为栅极下方的沟道施加压缩应力(compression stress)，压缩沟道可以改进空穴的迁移率，相应的，第一上拉晶体管12、第二上拉晶体管22的源漏掺杂区(图中未示出)中掺杂P型离子，P型离子包括B、Ga和In中的一种或多种。

本实施例中，第一下拉晶体管11、第二下拉晶体管21、第一上传送晶体管13、第一下传送晶体管14、第二上传送晶体管23、第二下传送晶体管24为N型金属氧化物半导体(N-type metal oxide semiconductor，NMOS)晶体管所组成。在半导体结构工作时，源漏掺杂区为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以改进电子的迁移速率，相应的，第一下拉晶体管11、第二下拉晶体管21、第一上传送晶体管13、第一下传送晶体管14、第二上传送晶体管23、第二下传送晶体管24的源漏掺杂区中掺杂N型离子，N型离子包括P、As和Sb中的一种或多种。

需要说明的是，第一下拉晶体管11、第一上拉晶体管12、第二下传送晶体管24、第二上传送晶体管23、第一上传送晶体管13、第一下传送晶体管14、第二上拉晶体管22以及第二下拉晶体管21，均为鳍式场效应晶体管(FinField-Effect Transistor，FinFET)。其他实施例中，第一下拉晶体管、第一上拉晶体管、第二下传送晶体管、第二上传送晶体管、第一上传送晶体管、第一下传送晶体管、第二上拉晶体管以及第二下拉晶体管还可以均为金属氧化物半导体(Metal Oxide Semiconductor，MOSFET)。

继续参考图2，半导体结构还包括：第一源漏开口101，位于第一栅极300，与第一上传送晶体管13和第一下传送晶体管14的栅极之间，用于形成与第一下拉晶体管11和第一上拉晶体管12的掺杂区连接的第一源漏插塞。

具体的，第一源漏开口101露出第一下拉晶体管11以及第一上拉晶体管12的漏极。

存储单元还包括：第六源漏开口106，位于第二栅极400，与第二上传送晶体管23和第二下传送晶体管24的栅极之间，用于形成与第二上拉晶体管21和第二下拉晶体管22的掺杂区连接的第六源漏插塞。

具体的，第六源漏开口106露出第二下拉晶体管21以及第二上拉晶体管22的漏极。

需要说明的是，半导体结构还包括：第二源漏开口102，位于第一上传送晶体管13中远离第一源漏开口101的一侧。后续在第二源漏开口102中填充导电材料形成第二源漏插塞。

本实施例中，第二源漏开口102露出第一上传送晶体管13的源极。

第三源漏开口103，位于第一下传送晶体管14中远离第一源漏开口101的一侧。后续在第三源漏开口103中填充导电材料形成第三源漏插塞。

本实施例中，第三源漏开口103露出第一下传送晶体管14的源极。

第四源漏开口104，位于第二下传送晶体管24中远离第六源漏开口106的一侧。后续在第四源漏开口104中填充导电材料形成第四源漏插塞。

本实施例中，第四源漏开口104露出第二下传送晶体管24的源极。

第五源漏开口105，位于第二上传送晶体管23中远离第六源漏开口106的一侧。后续在第五源漏开口105中填充导电材料形成第五源漏插塞。

本实施例中，第五源漏开口105露出第二上传送晶体管23的源极。

需要说明的是，半导体结构还包括：介电层，覆盖第一下拉晶体管11、第一上拉晶体管12、第二下传送晶体管24、第二上传送晶体管23、第一上传送晶体管13、第一下传送晶体管14、第二上拉晶体管22以及第二下拉晶体管21。

相应的，第一源漏开口101、第二源漏开口102、第三源漏开口103、第四源漏开口104、第五源漏开口105以及第六源漏开口106，位于介电层(图中未示出)中。

参考图3，图3为本发明掩膜版的结构示意图。

掩膜版，用于形成存储单元，包括：多个批次的曝光图形；每个批次的所述曝光图形包括多个子图形，所述子图形之间的间隔大于临界距离，以避免后续曝光过程中，子图形间的相互影响。

根据掩膜版上各个图形之间的间距，将所述一张掩膜版上的多个图形划分在多个曝光图形中，使得所述曝光图形中的子图形的间距大于临界距离，以避免后续曝光过程中，子图形间的相互影响，使得依据曝光图形形成的目标图形的位置精度较高，且分多次曝光可以得想要的目标图形，避免了制作多张掩膜版，有利于节省成本。

每个批次的所述曝光图形中的所述子图形之间的间隔大于临界距离，从而每次依据曝光图形在所述半导体结构上形成图形的过程中，相邻所述子图形之间的衍射以及光的波动不易对目标图形的形成位置造成影响。

所述掩膜版包括：沿第一方向间隔排布的第一栅极图形201、第二栅极图形202、第三栅极图形203、第四栅极图形204、第五栅极图形205以及第六栅极图形206。

本实施例中，所述第一栅极图形201、第二栅极图形202、第四栅极图形204、第五栅极图形205以及第六栅极图形206位于同一批次的曝光图形中，所述第三栅极图形203位于另一批次的所述曝光图形中。

本实施例中，所述第三栅极图形203与所述第四栅极图形204的间距过小，因此，将所述第三栅极图形203位于第一曝光图形中；所述第一栅极图形201、第二栅极图形202、第四栅极图形204、第五栅极图形205以及第六栅极图形206位于第二曝光图形中，如此可以提高目标图形的位置精度。

需要说明的是，所述半导体结构为8T-SRAM器件，所述掩膜版包括多组对称排布的第一栅极图形201、第二栅极图形202、第三栅极图形203、第四栅极图形204、第五栅极图形205以及第六栅极图形206。以所述掩膜版包括两组为例，所述两组为第一组和第二组。

具体的，第一曝光图形包括第一组中的第一栅极图形201、第二栅极图形202、第四栅极图形204、第五栅极图形205以及第六栅极图形206，以及第二组中的第三栅极图形203；第二曝光图形包括第二组中的第一栅极图形201、第二栅极图形202、第四栅极图形204、第五栅极图形205以及第六栅极图形206，以及第一组的第三栅极图形203。

所述第二栅极图形202与所述第一栅极图形201以及所述第三栅极图形203之间的间隔均大于临界距离；所述第五栅极图形205与所述第四栅极图形204以及所述第六栅极图形206之间的间隔均大于所述临界距离。

因为同一组中的所述第二栅极图形202与所述第三栅极图形203之间的间隔大于临界尺寸，又因为，第一组中的第二栅极图形202与第二组中的第三栅极图形203的间隔，大于同一组中的第二栅极图形202与第三栅极图形203之间的间隔，因此，第一组中的第二栅极图形202与第二组中的第三栅极图形203的间隔大于临界距离，第二组中的第二栅极图形202与第一组中的第三栅极图形203的间隔大于临界距离。

后续依据曝光图形，形成目标图形的步骤中，第二栅极图形202与所述第一栅极图形201以及所述第三栅极图形203之间的衍射以及光的波动不易对目标图形的形成位置造成影响；所述第五栅极图形205与所述第四栅极图形204以及所述第六栅极图形206之间的衍射以及光的波动不易对目标图形的形成位置造成影响，有利于提高目标图形的目标精度。

需要说明的是，所述临界距离不宜过小。若所述临界距离过小，在后续依据曝光图形，形成目标图形的步骤中，相邻所述子图形之间的衍射以及光的波动不易对目标图形的形成位置造成影响，有利于提高目标图形的目标精度。本实施例中，所述临界距离大于100纳米。

参考图4，图4为依据掩膜版对所述半导体结构进行处理的结构示意图。

掩膜版包括第一栅极图形201、第二栅极图形202、第三栅极图形203、第四栅极图形204、第五栅极图形205以及第六栅极图形206。

第二栅极图形202，用于形成露出第一下传送晶体管14的栅极的第二栅极插塞开口，第二栅极图形202对应于第一上传送晶体管13和第一下传送晶体管14之间。第二栅极图形202，对应的目标图形为第二栅极插塞开口。

本实施例中，第二栅极图形202设置为，在半导体结构的第二列上，使形成的第二栅极插塞开口露出第二源漏开口102与第三源漏开口103之间的区域。

后续在第二源漏开口102和第三源漏开口103中填充导电材料，分别形成第二源漏插塞和第三源漏插塞，后续在第二栅极插塞开口中形成第二栅极插塞，因此第二栅极插塞位于第二源漏插塞和第三源漏插塞之间，使得第二栅极插塞与第二源漏插塞和第三源漏插塞不易桥接。

需要说明的是，根据第二栅极图形202形成的第二栅极插塞开口，与第二源漏开口102和第三源漏开口103的间隔D(如图4所示)不宜过短。若第二栅极插塞开口，与第二源漏开口102和第三源漏开口103的距离过短，后续在第二栅极插塞开口、第二源漏开口102和第三源漏开口103中形成导电材料，分别形成第二栅极插塞、第二源漏插塞以及第三源漏插塞，第二栅极插塞易与第二源漏插塞和第三源漏插塞发生桥接，导致半导体结构的电学性能较差。本实施例中，第二栅极图形202设置为，在半导体结构的第二列上，使形成的第二栅极插塞开口与第二源漏开口102和第三源漏开口103的间隔D均大于18纳米。

第二栅极图形202设置为，在半导体结构的第二列上，使形成的第二栅极插塞开口位于第一下传送晶体管14的栅极远离第一源漏开口101的一侧。

第二源漏开口102和第三源漏开口103间隔设置，第二栅极插塞开口位于第一下传送晶体管14的栅极远离第一源漏开口101的一侧，使得形成第二栅极插塞开口的工艺窗口大，第二栅极插塞开口不易露出第一源漏开口101，使得后续形成在第二栅极插塞开口中的第二栅极插塞不易与后续形成的第一源漏插塞接触。

本实施例中，以垂直于第一栅极300侧壁的延伸方向为横向。需要说明的是，形成的第二栅极插塞开口露出第一下传送晶体管14的栅极的横向尺寸不易过小。若形成的第二栅极插塞开口露出第一下传送晶体管14的栅极的横向尺寸过小，后形成在第二栅极插塞开口中的第二栅极插塞与第一下传送晶体管14的接触电阻过大，导致半导体结构的电学性能不佳。本实施例中，第二栅极图形202设置为，使形成的第二栅极插塞开口露出第一下传送晶体管14的栅极的横向尺寸，大于第一下传送晶体14管的栅极的横向尺寸的三分之二。

第五栅极图形205，用于形成露出第二下传送晶体管24的栅极的第五栅极插塞开口，第五栅极图形205对应于第二上传送晶体管23和第二下传送晶体管24之间。所述第五栅极图形205对应的目标图形为第五栅极插塞开口。

本实施例中，第五栅极图形205设置为，在半导体结构的第一列上，使形成的第五栅极插塞开口露出第四源漏开口104与第五源漏开口105之间的区域。

后续在第四源漏开口104和第五源漏开口105中填充导电材料，分别形成第四源漏插塞和第五源漏插塞，后续在第五栅极插塞开口中形成第五栅极插塞，因此第五栅极插塞位于第五源漏插塞和第四源漏插塞之间，第五栅极插塞与第四源漏插塞和第五源漏插塞不易桥接。

需要说明的是，根据第五栅极图形205形成的第五栅极插塞开口，与第四源漏开口104和第五源漏开口105的间隔D不宜过短。若第二栅极插塞开口，与第四源漏开口104和第五源漏开口105的间隔D过短，后续在第二栅极插塞开口、第四源漏开口104和第五源漏开口105中形成导电材料，分别形成第五栅极插塞、第四源漏插塞以及第五源漏插塞，第五栅极插塞易与第四源漏插塞和第五源漏插塞发生桥接，导致半导体结构的电学性能较差。本实施例中，第五栅极图形205设置为，在半导体结构的第一列上，使形成的第五栅极插塞开口与第四源漏开口104和第五源漏开口105的间隔均大于18纳米。

第五栅极图形205设置为，在半导体结构的第一列上，使形成的第五栅极插塞开口位于第二下传送晶体管24的栅极远离第六源漏开口106的一侧。

第四源漏开口104和第五源漏开口105间隔设置，第五栅极插塞开口位于第二下传送晶体管24的栅极远离第六源漏开口106的一侧，使得形成第五栅极插塞开口的工艺窗口大，第五栅极插塞开口不易露出第六源漏开口106，使得后续形成在第五栅极插塞开口中的第五栅极插塞不易与后续形成的第六源漏插塞接触。

需要说明的是，形成的第五栅极插塞开口露出第二下传送晶体管24的栅极的横向尺寸不易过小。若形成的第五栅极插塞开口露出第二下传送晶体管24的栅极的横向尺寸过小，后形成在第五栅极插塞开口中的第五栅极插塞与第二下传送晶体管24的接触电阻过大，导致半导体结构的电学性能不佳。本实施例中，第五栅极图形205设置为，使形成的第五栅极插塞开口露出第二下传送晶体管24的栅极的横向尺寸，大于第二下传送晶体管24的栅极的横向尺寸的三分之二。

第一栅极图形201，用于形成露出第一上传送晶体管13的栅极的第一栅极插塞开口，第一栅极图形对应于远离第一下传送晶体管14一侧。第一栅极图形201对应的目标图形为第一栅极插塞开口。

第三栅极图形203，用于形成露出第一源漏插塞以及第二栅极400的第三栅极插塞开口，第三栅极图形203对应于第二上拉晶体管22与第一下传送晶体管14之间。第三栅极图形203对应的目标图形为第三栅极插塞开口。

第四栅极图形204，用于形成露出第六源漏插塞以及第一栅极300的第四栅极插塞开口，第四栅极图形204对应于第一上拉晶体管12和第二下传送晶体管24之间。第四栅极图形204对应的目标图形为第四栅极插塞开口。

第六栅极图形206，用于形成露出第二上传送晶体管23的栅极的第六栅极插塞开口，第六栅极图形206对应于远离第二下传送晶体管24一侧。第六栅极图形206对应的目标图形为第六栅极插塞开口。

本发明实施例所提供的掩膜版中，依据第二栅极图形202形成的第二栅极插塞开口位于第一上传送晶体管13和第一下传送晶体管14之间；依据第一栅极图形201形成的第一栅极插塞开口位于远离第一下传送晶体管14一侧，因此，第一栅极插塞开口和第二栅极插塞开口之间间隔有第一上传送晶体管13，依据第三栅极图形203形成的第三栅极插塞开口位于第二上拉晶体管与第一下传送晶体管14之间，因此第二栅极插塞开口和第三栅极插塞开口之间间隔有第一下传送晶体管14，从而第二栅极插塞开口与第一栅极插塞开口和第三栅极插塞开口的距离较大，在对掩模版进行曝光时，掩膜版能够弥补因为半导体结构的尺寸越来越小，而受到图形边缘产生的杂散光的影响，提高了第一栅极插塞开口、第二栅极插塞开口以及第三栅极插塞开口的位置精确，易使得第二栅极插塞开口与第一源漏开口101留有安全的工艺间距；同样的，依据第五栅极图形205形成的第五栅极插塞开口位于第二上传送晶体管23和第二下传送晶体管24之间；依据第六栅极图形206形成的第六栅极插塞开口位于远离第二下传送晶体管24一侧，因此，第五栅极插塞开口和第六栅极插塞开口之间间隔有第二上传送晶体管23，依据第四栅极图形204形成的第四栅极插塞开口位于第一上拉晶体管12与第二下传送晶体管24之间，因此，第四栅极插塞开口和第五栅极插塞开口之间间隔有第二下传送晶体管24；因此，从而第五栅极插塞开口与第四栅极插塞开口和第六栅极插塞开口的距离较大，在对掩模版进行曝光时，掩膜版能够弥补因为半导体结构的尺寸越来越小，而受到图形边缘产生的杂散光的影响，提高了第三栅极插塞开口、第四栅极插塞开口以及第五栅极插塞开口的位置精确，使得第五栅极插塞开口与第六源漏开口106留有安全的工艺间距。

需要说明的是，第一栅极图形201、第二栅极图形202、第三栅极图形203、第四栅极图形204、第五栅极图形205以及第六栅极图形206位于介电层中。

相应的，本发明实施例还提供一种存储单元。参考图5，示出了本发明存储单元一实施例的结构示意图。

存储单元包括：沿第一方向上间隔排布的第一栅极插塞601、第二栅极插塞602、第三栅极插塞603、第四栅极插塞604、第五栅极插塞605以及第六栅极插塞606；所述第二栅极插塞602与所述第一栅极插塞601以及所述第三栅极插塞603之间的间隔均大于临界距离；所述第五栅极插塞605与所述第四栅极插塞604以及所述第六栅极插塞606之间的间隔均大于临界距离。

所述第一栅极插塞601、第二栅极插塞602、第三栅极插塞603、第四栅极插塞604、第五栅极插塞605以及第六栅极插塞606是依据掩膜版形成的，所述，因为所述第二栅极插塞602与所述第一栅极插塞601以及所述第三栅极插塞603之间的间隔均大于临界距离，因此，所述第二栅极插塞602、第一栅极插塞601以及第三栅极插塞603的位置与设计的位置偏差较小，同理，所述第五栅极插塞605与第四栅极插塞604以及第六栅极插塞606的位置与设计的位置偏差较小，有利于提高存储单元的电学性能。

需要说明的是，所述临界距离不宜过小。若所述临界距离过小，依据曝光图形，形成目标图形的步骤中，相邻所述子图形之间的衍射以及光的波动易对目标图形的形成位置造成影响，导致目标图形的目标精度较差，也就是说，所述第一栅极插塞601、第二栅极插塞602、第三栅极插塞603、第四栅极插塞604、第五栅极插塞605以及第六栅极插塞606的位置精度较差，导致存储单元的电学性能较差。本实施例中，所述临界距离大于100纳米。

存储单元包括：沿第一列依次排布的第一下拉晶体管11、第一上拉晶体管12、第二下传送晶体管24以及第二上传送晶体管22，第一下拉晶体管11与第一上拉晶体管12共用第一栅极300，第二下传送晶体管24与第二上传送晶体管22具有独立的栅极；沿第二列依次排布的第一上传送晶体管13、第一下传送晶体管14、第二上拉晶体管22以及第二下拉晶体管21，第一上传送晶体管13与第一下传送晶体管14具有独立的栅极，且第一上传送晶体管13与第一下传送晶体管14位于第一栅极300的一侧；第二上拉晶体管22以及第二下拉晶体管21共用第二栅极400，第二栅极400位于第二下传送晶体管24与第二上传送晶体管22的一侧；第一源漏插塞501，位于第一栅极300，与第一上传送晶体管13和第一下传送晶体管14的栅极之间，且与第一下拉晶体管11和第一上拉晶体管12的掺杂区连接；第六源漏插塞506，位于第二栅极400，与第二上传送晶体管23和第二下传送晶体管24的栅极之间，且与第二上拉晶体管22和第二下拉晶体管21的掺杂区连接；第一栅极插塞601，与第一上传送晶体管13的栅极连接，且连接位置位于远离第一下传送晶体管14一侧；第二栅极插塞602，与第一下传送晶体管14的栅极连接，且连接位置位于第一上传送晶体管13和第一下传送晶体管14之间；第三栅极插塞603，将第一源漏插塞501中远离第一下拉晶体管11的区域，以及第二栅极400中远离第二下拉晶体管21的区域连接；第四栅极插塞604，将第六源漏插塞506中远离第二下拉晶体管21的区域，以及第一栅极300中远离第一下拉晶体管11的区域连接；第五栅极插塞605，与第二下传送晶体管24的栅极连接，且连接位置位于第二上传送晶体管22和第二下传送晶体管24之间；第六栅极插塞606，与第二上传送晶体管22的栅极连接，且连接位置位于第二下传送晶体管24一侧。

第一栅极插塞601位于第一栅极插塞开口中、第二栅极插塞602位于第二栅极插塞开口中，第三栅极插塞603位于第三栅极插塞开口中，第四栅极插塞604位于第四栅极插塞开口中、第五栅极插塞605位于第五栅极插塞开口中，第六栅极插塞606位于第六栅极插塞开口中。第二栅极插塞602位于第一上传送晶体管13和第一下传送晶体管14之间；第一栅极插塞601位于远离第一下传送晶体管14一侧，因此，第一栅极插塞601和第二栅极插塞602之间间隔有第一上传送晶体管13，第三栅极插塞603位于第二上拉晶体管12与第一下传送晶体管14之间，因此第二栅极插塞602和第三栅极插塞603之间间隔有第一下传送晶体管14，从而第二栅极插塞602与第一栅极插塞601和第三栅极插塞603的距离较大。在利用掩模版为掩膜刻蚀形成第一栅极插塞开口、第二栅极插塞开口以及第三栅极插塞开口的过程中，掩膜版能够弥补因为半导体结构的尺寸越来越小，而受到图形边缘产生的杂散光的影响，提高了第一栅极插塞开口、第二栅极插塞开口以及第三栅极插塞开口的位置精确，降低第一栅极插塞601、第二栅极插塞602以及第三栅极插塞603与其他结构发生桥接的概率；同样的，所示第五栅极插塞605与第四栅极插塞604和第六栅极插塞606的距离较大。在利用掩模版为掩膜刻蚀形成第四栅极插塞开口、第五栅极插塞开口以及第六栅极插塞开口的过程中，掩膜版能够弥补因为半导体结构的尺寸越来越小，受图形边缘产生的杂散光的影响，提高了第四栅极插塞开口、第五栅极插塞开口以及第六栅极插塞开口的位置精确，降低第四栅极插塞604、第五栅极插塞605以及第六栅极插塞604与其他结构发生桥接的概率。

本实施例中，SRAM器件为八晶体管静态随机存取存储器。也就是说，第一上拉晶体管12和第二上拉晶体管22、第一下拉晶体管11和第二下拉晶体管21构成栓锁电路，使数据可以栓锁在存储节点。

本实施例中，第一上拉晶体管12和第二上拉晶体管22是作为主动负载之用，其亦可以一般的电阻来取代做为上拉元件，在此情况下即为四晶体管静态随机存取存储器。其他实施例中，第一上拉晶体管12和第二上拉晶体管22各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管11和第二下拉晶体管21各自的一源极区域电连接至一电压源Vss。

各8T-SRAM由第一上拉晶体管12、第二上拉晶体管22、第一下拉晶体管11、第二下拉晶体管21、第一上传送晶体管13、第一下传送晶体管14、第二上传送晶体管23以及第二下传送晶体管24构成正反器。

本实施例中，第一上拉晶体管12和第一下拉晶体管11一同构成一反向器；第二上拉晶体管22与第二下拉晶体管21构成另一反向器。

本实施例中，存储单元中的第一上拉晶体管12、第二上拉晶体管22为P型金属氧化物半导体晶体管所组成。在半导体结构工作时，源漏掺杂区为栅极下方的沟道施加压缩应力，压缩沟道可以改进空穴的迁移率，相应的，第一上拉晶体管12、第二上拉晶体管22的源漏掺杂区(图中未示出)中掺杂P型离子，P型离子包括B、Ga和In中的一种或多种。

本实施例中，第一下拉晶体管11、第二下拉晶体管21、第一上传送晶体管13、第一下传送晶体管14、第二上传送晶体管23、第二下传送晶体管24为N型金属氧化物半导体晶体管所组成。在半导体结构工作时，源漏掺杂区为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以改进电子的迁移速率，相应的，第一下拉晶体管11、第二下拉晶体管21、第一上传送晶体管13、第一下传送晶体管14、第二上传送晶体管23、第二下传送晶体管24的源漏掺杂区中掺杂N型离子，N型离子包括P、As和Sb中的一种或多种。

需要说明的是，第一下拉晶体管11、第一上拉晶体管12、第二下传送晶体管24、第二上传送晶体管23、第一上传送晶体管13、第一下传送晶体管14、第二上拉晶体管22以及第二下拉晶体管21，均为鳍式场效应晶体管。其他实施例中，第一下拉晶体管、第一上拉晶体管、第二下传送晶体管、第二上传送晶体管、第一上传送晶体管、第一下传送晶体管、第二上拉晶体管以及第二下拉晶体管还可以均为金属氧化物半导体。

存储单元还包括：第二源漏插塞502，与第一上传送晶体管13的掺杂区连接。具体的，第二源漏插塞502与第一上传送晶体管13的源极连接。

第三源漏插塞503，与第一下传送晶体管14的掺杂区连接。具体的，第三源漏插塞503与第一下传送晶体管14的源极连接。

第四源漏插塞504，与第二下传送晶体管24的掺杂区连接。具体的，第四源漏插塞504与第二下传送晶体管24的源极连接

第五源漏插塞505，与第二上传送晶体管22的掺杂区连接。具体的，第五源漏插塞505与第二上传送晶体管23的源极连接。

本实施例中，第一源漏插塞501和第一下拉晶体管11与第一上拉晶体管12的漏极连接。

本实施例中，第六源漏插塞506和第二下拉晶体管21与第二上拉晶体管22的漏极连接。

本实施例中，在第二列方向上，第二栅极插塞602位于第二源漏插塞502与第三源漏插塞503之间。

因此第二栅极插塞602与第二源漏插塞502和第三源漏插塞503不易桥接。

需要说明的是，第二栅极插塞602与第二源漏插塞502和第三源漏插塞503的间隔D(如图5所示)不宜过短。若第二栅极插塞602，与第二源漏插塞502和第三源漏插塞503的间隔D过短，第二栅极插塞602易与第二源漏插塞502和第三源漏插塞503发生桥接，导致半导体结构的电学性能较差。本实施例中，在存储单元的第二列上，第二栅极插塞602与第二源漏插塞502和第三源漏插塞503的间隔D均大于18纳米。

本实施例中，第二栅极插塞602位于第一下传送晶体管14的栅极远离第一源漏插塞501的一侧。

第二源漏插塞502和第三源漏插塞503间隔设置，第二栅极插塞602位于第一下传送晶体管14的栅极远离第一源漏插塞501的一侧，使得第二栅极插塞602的形成工艺窗口大，使得第二栅极插塞602不易与第一源漏插塞501接触。

存储单元位于基底上，第二栅极插塞602与第一下传送晶体管14的栅极接触的区域在基底上的投影作为第一接触区，以垂直于第一栅极300侧壁延伸方向为横向，第一接触区的横向尺寸不宜过小。需要说明的是，若第一接触区的横向尺寸过小，从而第二栅极插塞602与第一下传送晶体管14的接触电阻易过大，导致半导体结构的电学性能不佳。本实施例中，第一接触区的横向尺寸大于第一下传送晶体管14的栅极的横向尺寸的三分之二。

本实施例中，在第一列方向上，第五栅极插塞605位于第四源漏插塞504与第五源漏插塞505之间。

因此，第五栅极插塞605与第四源漏插塞504和第五源漏插塞505不易桥接。

需要说明的是，第五栅极插塞605与第四源漏插塞504和第五源漏插塞505的间隔不宜过短。若第五栅极插塞605，与第四源漏插塞504和第五源漏插塞505的间隔D过短，第五栅极插塞605易与第四源漏插塞504和第五源漏插塞505发生桥接，导致半导体结构的电学性能较差。本实施例中，在第一列方向上，第五栅极插塞605与第四源漏插塞504和第五源漏插塞505的间隔D均大于18纳米。

第五栅极插塞605位于第二下传送晶体管24的栅极远离第六源漏插塞506的一侧。

第四源漏插塞504和第五源漏插塞505间隔设置，第五栅极插塞605位于第二下传送晶体管24的栅极远离第六源漏插塞506的一侧，第五栅极插塞605的形成工艺窗口大，使得第五栅极插塞605不易与第六源漏插塞506接触。

存储单元位于基底上，第五栅极插塞605与第二下传送晶体管24的栅极接触的区域在基底上的投影作为第二接触区，以垂直于第一栅极300侧壁延伸方向为横向，第二接触区的横向尺寸，第二接触区的横向尺寸不宜过小。需要说明的是，若第一接触区的横向尺寸过小，从而第五栅极插塞605与第二下传送晶体管24的接触电阻易过大，导致半导体结构的电学性能不佳。本实施例中，第二接触区的横向尺寸大于第二下传送晶体管24的栅极的横向尺寸的三分之二。

本发明还提供一种SRAM器件的结构。参考图6示意出了本发明SRAM器件的结构示意图。

本实施例中，SRAM器件700包括多个本发明实施例的存储单元。

存储单元具有高速度、低功耗与标准工艺相兼容等优点。

本实施例中，存储单元广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种掩膜版，用于形成存储单元，其特征在于，包括：

多个批次的曝光图形；每个批次的所述曝光图形包括多个子图形，所述子图形之间的间隔大于临界距离，以避免后续曝光过程中，子图形间的相互影响；

所述存储单元包括半导体结构，所述半导体结构包括：

沿第一列依次排布的第一下拉晶体管、第一上拉晶体管、第二下传送晶体管以及第二上传送晶体管，所述第一下拉晶体管与所述第一上拉晶体管共用第一栅极，所述第二下传送晶体管与第二上传送晶体管具有独立的栅极；

沿第二列依次排布的第一上传送晶体管、第一下传送晶体管、第二上拉晶体管以及第二下拉晶体管，所述第一上传送晶体管与第一下传送晶体管具有独立的栅极，且所述第一上传送晶体管与第一下传送晶体管位于所述第一栅极的一侧；所述第二上拉晶体管以及第二下拉晶体管共用第二栅极，所述第二栅极位于第二下传送晶体管与第二上传送晶体管的一侧；

第一源漏开口，位于所述第一栅极，与第一上传送晶体管和第一下传送晶体管的栅极之间，用于形成与所述第一下拉晶体管和第一上拉晶体管的掺杂区连接的第一源漏插塞；

第二栅极图形，用于形成露出所述第一下传送晶体管的栅极的第二栅极插塞开口，所述第二栅极图形对应于所述第一上传送晶体管和第一下传送晶体管之间。

2.如权利要求1所述的掩膜版，其特征在于，包括：

沿第一方向间隔排布的第一栅极图形、第二栅极图形、第三栅极图形、第四栅极图形、第五栅极图形以及第六栅极图形；

所述第一栅极图形、第二栅极图形、第四栅极图形、第五栅极图形以及第六栅极图形位于同一批次的曝光图形中，所述第三栅极图形位于另一批次的所述曝光图形中；

所述第二栅极图形与所述第一栅极图形以及所述第三栅极图形之间的间隔均大于临界距离；

所述第五栅极图形与所述第四栅极图形以及所述第六栅极图形之间的间隔均大于所述临界距离。

3.如权利要求1或2所述的掩膜版，其特征在于，所述临界距离大于100纳米。

4.如权利要求1所述的掩膜版，其特征在于，所述半导体结构包括：第六源漏开口，位于所述第二栅极，与第二上传送晶体管和第二下传送晶体管的栅极之间，用于形成与所述第二上拉晶体管和第二下拉晶体管的掺杂区连接的第六源漏插塞；

第五栅极图形，用于形成露出所述第二下传送晶体管的栅极的第五栅极插塞开口，所述第五栅极图形对应于所述第二上传送晶体管和第二下传送晶体管之间。

5.如权利要求4所述的掩膜版，其特征在于，

第一栅极图形，用于形成露出所述第一上传送晶体管的栅极的第一栅极插塞开口，所述第一栅极图形对应于远离所述第一下传送晶体管一侧；

第三栅极图形，用于形成露出所述第一源漏插塞以及第二栅极的第三栅极插塞开口，所述第三栅极图形对应于所述第二上拉晶体管与第一下传送晶体管之间；

第四栅极图形，用于形成露出所述第六源漏插塞以及第一栅极的第四栅极插塞开口，所述第四栅极图形对应于所述第一上拉晶体管和第二下传送晶体管之间；

第六栅极图形，用于形成露出所述第二上传送晶体管的栅极的第六栅极插塞开口，所述第六栅极图形对应于远离所述第二下传送晶体管一侧。

6.如权利要求5所述的掩膜版，其特征在于，所述半导体结构还包括：

第二源漏开口，位于所述第一上传送晶体管中远离所述第一源漏开口的一侧；第三源漏开口，位于所述第一下传送晶体管中远离所述第一源漏开口的一侧；第四源漏开口，位于所述第二下传送晶体管中远离所述第六源漏开口的一侧；第五源漏开口，位于所述第二上传送晶体管中远离所述第六源漏开口的一侧；

所述第二栅极图形设置为，在所述半导体结构的第二列上，使形成的所述第二栅极插塞开口露出所述第二源漏开口与所述第三源漏开口之间的区域；

所述第五栅极图形设置为，在所述半导体结构的第一列上，使形成的所述第五栅极插塞开口露出所述第四源漏开口与所述第五源漏开口之间的区域。

7.如权利要求6所述的掩膜版，其特征在于，所述第二栅极图形设置为，在所述半导体结构的第二列上，使形成的所述第二栅极插塞开口与所述第二源漏开口和第三源漏开口的间隔均大于18纳米；

所述第五栅极图形设置为，在所述半导体结构的第一列上，使形成的所述第五栅极插塞开口与所述第四源漏开口和第五源漏开口的间隔均大于18纳米。

8.如权利要求5或6所述的掩膜版，其特征在于，所述第二栅极图形设置为，在所述半导体结构的第二列上，使形成的所述第二栅极插塞开口位于所述第一下传送晶体管的栅极远离所述第一源漏开口的一侧；

第五栅极图形设置为，在所述半导体结构的第一列上，使形成的所述第五栅极插塞开口位于所述第二下传送晶体管的栅极远离所述第六源漏开口的一侧。

9.如权利要求8所述的掩膜版，其特征在于，以垂直于所述第一栅极侧壁延伸方向为横向；

所述第二栅极图形设置为，使形成的第二栅极插塞开口露出所述第一下传送晶体管的栅极的横向尺寸，大于所述第一下传送晶体管的栅极横向尺寸的三分之二；

所述第五栅极图形设置为，使形成的第五栅极插塞开口露出所述第二下传送晶体管的栅极的横向尺寸，大于所述第二下传送晶体管的栅极横向尺寸的三分之二。

10.一种存储单元，其特征在于，包括：

沿第一方向上间隔排布的第一栅极插塞、第二栅极插塞、第三栅极插塞、第四栅极插塞、第五栅极插塞以及第六栅极插塞；

所述第二栅极插塞与所述第一栅极插塞以及所述第三栅极插塞之间的间隔均大于临界距离；

所述第五栅极插塞与所述第四栅极插塞以及所述第六栅极插塞之间的间隔均大于临界距离；

所述存储单元还包括：

沿第一列依次排布的第一下拉晶体管、第一上拉晶体管、第二下传送晶体管以及第二上传送晶体管，所述第一下拉晶体管与所述第一上拉晶体管共用第一栅极，所述第二下传送晶体管与第二上传送晶体管具有独立的栅极；

沿第二列依次排布的第一上传送晶体管、第一下传送晶体管、第二上拉晶体管以及第二下拉晶体管，所述第一上传送晶体管与第一下传送晶体管具有独立的栅极，且所述第一上传送晶体管与第一下传送晶体管位于所述第一栅极的一侧；所述第二上拉晶体管以及第二下拉晶体管共用第二栅极，所述第二栅极位于第二下传送晶体管与第二上传送晶体管的一侧；

第一源漏插塞，位于所述第一栅极，与第一上传送晶体管和第一下传送晶体管的栅极之间，且与所述第一下拉晶体管和第一上拉晶体管的掺杂区连接；第二栅极插塞，与所述第一下传送晶体管的栅极连接，且所述连接位置位于所述第一上传送晶体管和第一下传送晶体管之间。

11.如权利要求10所述的存储单元，其特征在于，所述临界距离大于100纳米。

12.如权利要求10所述的存储单元，其特征在于，所述存储单元还包括：

第六源漏插塞，位于所述第二栅极，与第二上传送晶体管和第二下传送晶体管的栅极之间，且与所述第二上拉晶体管和第二下拉晶体管的掺杂区连接；第五栅极插塞，与所述第二下传送晶体管的栅极连接，且所述连接位置位于所述第二上传送晶体管和第二下传送晶体管之间。

13.如权利要求12所述的存储单元，其特征在于，

所述第一栅极插塞，与所述第一上传送晶体管的栅极连接，且所述连接位置位于远离所述第一下传送晶体管一侧；

所述第三栅极插塞，将所述第一源漏插塞中远离所述第一下拉晶体管的区域，以及所述第二栅极中远离所述第二下拉晶体管的区域连接；

所述第四栅极插塞，将所述第六源漏插塞中远离所述第二下拉晶体管的区域，以及所述第一栅极中远离所述第一下拉晶体管的区域连接；

所述第六栅极插塞，与所述第二上传送晶体管的栅极连接，且所述连接位置位于所述第二下传送晶体管一侧。

14.如权利要求13所述的存储单元，其特征在于，所述存储单元还包括：

第二源漏插塞，与所述第一上传送晶体管的掺杂区连接；第三源漏插塞，与所述第一下传送晶体管的掺杂区连接；第四源漏插塞，与所述第二下传送晶体管的掺杂区连接；第五源漏插塞，与所述第二上传送晶体管的掺杂区连接；在第二列方向上，所述第二栅极插塞位于所述第二源漏插塞与所述第三源漏插塞之间；在第一列方向上，所述第五栅极插塞位于所述第四源漏插塞与所述第五源漏插塞之间。

15.如权利要求14所述的存储单元，其特征在于，在所述第二列方向上，所述第二栅极插塞与所述第二源漏插塞和第三源漏插塞的间隔均大于18纳米；在所述第一列方向上，所述第五栅极插塞与所述第四源漏插塞和第五源漏插塞的间隔均大于18纳米。

16.如权利要求13或14所述的存储单元，其特征在于，所述第二栅极插塞位于所述第一下传送晶体管的栅极远离所述第一源漏插塞的一侧；第五栅极插塞位于所述第二下传送晶体管的栅极远离所述第六源漏插塞的一侧。

17.如权利要求16所述的存储单元，其特征在于，所述存储单元位于基底上；所述第二栅极插塞与所述第一下传送晶体管的栅极接触的区域在所述基底上的投影作为第一接触区，以垂直于所述第一栅极侧壁延伸方向为横向，所述第一接触区的横向尺寸，大于所述第一下传送晶体管的栅极的横向尺寸的三分之二；

所述第五栅极插塞与所述第二下传送晶体管的栅极接触的区域在所述基底上的投影作为第二接触区，以垂直于所述第一栅极侧壁延伸方向为横向，所述第二接触区的横向尺寸，大于所述第二下传送晶体管的栅极的横向尺寸的三分之二。

18.如权利要求14所述的存储单元，其特征在于，所述第一源漏插塞和第一下拉晶体管与第一上拉晶体管的漏极连接；所述第二源漏插塞与第一上传送晶体管的源极连接；所述第三源漏插塞与第一下传送晶体管的源极连接；

所述第四源漏插塞与第二下传送晶体管的源极连接所述第五源漏插塞与第二上传送晶体管的源极连接；所述第六源漏插塞和第二下拉晶体管与第二上拉晶体管的漏极连接。

19.一种SRAM器件，其特征在于，包括：如权利要求10至18任一项所述的存储单元。