JPS605062B2 - 半導体論理回路装置 - Google Patents
半導体論理回路装置Info
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- JPS605062B2 JPS605062B2 JP49110032A JP11003274A JPS605062B2 JP S605062 B2 JPS605062 B2 JP S605062B2 JP 49110032 A JP49110032 A JP 49110032A JP 11003274 A JP11003274 A JP 11003274A JP S605062 B2 JPS605062 B2 JP S605062B2
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- gate insulating
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- conductive layer
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H10B20/36—Gate programmed, e.g. different gate material or no gate
-
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Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体論理回路装置の改良に関する。
発明の技術的背景とその問題点近年半導体メモリの開発
が急速に進んでおり、そのなかでもランダム・アクセス
・メモリ（Ｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ略し
てＲＮＭ）の大容量化、高速化は目覚ましいものがある
。
が急速に進んでおり、そのなかでもランダム・アクセス
・メモリ（Ｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ略し
てＲＮＭ）の大容量化、高速化は目覚ましいものがある
。
それと共に読み出し専用のリード・オンリメモリ（Ｒｅ
ａｄｏｎｌｙｍｅｍｏり略してＲＯＭ）も特定の分野で
は相当な需要が高まって来た。この分野としてはコード
変換用や電卓の機能追加用、計算機の周辺機器用等色々
ある。此等の用等に応じて特定の内容を持ったＲＯＭを
開発しなければならず、夫々には互換性がない欠点があ
る。この「決められた用途に応じたＲＯＭを開発する」
と言う事柄を「ＲＯＭに内容を書き込む」と考えるとＲ
ＡＭに比べてＲＯＭは膨大な書き込み時間を必要とする
。
ａｄｏｎｌｙｍｅｍｏり略してＲＯＭ）も特定の分野で
は相当な需要が高まって来た。この分野としてはコード
変換用や電卓の機能追加用、計算機の周辺機器用等色々
ある。此等の用等に応じて特定の内容を持ったＲＯＭを
開発しなければならず、夫々には互換性がない欠点があ
る。この「決められた用途に応じたＲＯＭを開発する」
と言う事柄を「ＲＯＭに内容を書き込む」と考えるとＲ
ＡＭに比べてＲＯＭは膨大な書き込み時間を必要とする
。
しかし換言すれば一度書き込まれた内容は電源等に関係
なく、半永久的に保持されと言うＲＡＭにはない利点を
持つことになる。従って上記の利点を生かして行くには
前述の書き込み時間を極力短くすることが重要となる。
現在実施されている前記書き込み手段としては大別して
２通りある。即ち、第１の方法は完成したＲＯＭのチッ
プに電気的手段を使用して書き込む方法で、第２の方法
はＲＯＭのチップ製造工程中に書き込む方法である。そ
して上記第１の方法では書き込んだ内容を消去すること
も可能なものもあり、これはシステムが完成しない時期
に検討を加えながらＲＯＭの内容を決定し得るので大変
有利となる。しかしその反面書き込み、消去専用の装置
を必要とし且つ、個別に−っづつ書き込まねばならない
ので量産性に欠け経済的に不利となる。一方、第２の方
法では書き込み時間も長く、消去も不可能であるが、一
度決定された内容のＲＯＭを作る時は一度に多量に書き
込み得るため量産性‘こ富む利点を持っている。更にこ
の第２の方法は製造工程中使用する写真蝕刻用マスク（
以後マスクと呼ぶ）を変更することにより書き込みを行
うので、一般にはマスクＲＯＭと呼ばれているがどの段
階の工程におけるマスクを変更して書き込むかにより所
望のＲＯＭが完成する迄の所要時間が相当変わる。従っ
てマスクＲＯＭを作成するに当っては任意の内容を有す
るＲＯＭを完成する迄の期間を短縮するためにどの工程
のマスクを使用して書き込みを行うかが重要な点となる
。次に絶縁ゲート電界効果トランジスタ（以後ＩＧＦＥ
Ｔと呼ぶ）を使用してマスクＲＯＭを作る場合の従来の
方法について説明するが、その前に周知のＰチャンネル
ＩＧＦＥＴのみを用いた集積回路の基本的製造工程を第
１図によって簡単に説明する。即ち、第１図ａは拡散工
程で、ｎ型シリコン基体１１の主表面に設けられた酸化
珪素被膜１２の所望位置に拡散用開孔１３，１４をそれ
ぞれ設け、この関孔１３，１４よりＰ型不純物を基体内
にドーブしてＰ＋型ソース領域１５及びドレィン領域１
６を形成する。
なく、半永久的に保持されと言うＲＡＭにはない利点を
持つことになる。従って上記の利点を生かして行くには
前述の書き込み時間を極力短くすることが重要となる。
現在実施されている前記書き込み手段としては大別して
２通りある。即ち、第１の方法は完成したＲＯＭのチッ
プに電気的手段を使用して書き込む方法で、第２の方法
はＲＯＭのチップ製造工程中に書き込む方法である。そ
して上記第１の方法では書き込んだ内容を消去すること
も可能なものもあり、これはシステムが完成しない時期
に検討を加えながらＲＯＭの内容を決定し得るので大変
有利となる。しかしその反面書き込み、消去専用の装置
を必要とし且つ、個別に−っづつ書き込まねばならない
ので量産性に欠け経済的に不利となる。一方、第２の方
法では書き込み時間も長く、消去も不可能であるが、一
度決定された内容のＲＯＭを作る時は一度に多量に書き
込み得るため量産性‘こ富む利点を持っている。更にこ
の第２の方法は製造工程中使用する写真蝕刻用マスク（
以後マスクと呼ぶ）を変更することにより書き込みを行
うので、一般にはマスクＲＯＭと呼ばれているがどの段
階の工程におけるマスクを変更して書き込むかにより所
望のＲＯＭが完成する迄の所要時間が相当変わる。従っ
てマスクＲＯＭを作成するに当っては任意の内容を有す
るＲＯＭを完成する迄の期間を短縮するためにどの工程
のマスクを使用して書き込みを行うかが重要な点となる
。次に絶縁ゲート電界効果トランジスタ（以後ＩＧＦＥ
Ｔと呼ぶ）を使用してマスクＲＯＭを作る場合の従来の
方法について説明するが、その前に周知のＰチャンネル
ＩＧＦＥＴのみを用いた集積回路の基本的製造工程を第
１図によって簡単に説明する。即ち、第１図ａは拡散工
程で、ｎ型シリコン基体１１の主表面に設けられた酸化
珪素被膜１２の所望位置に拡散用開孔１３，１４をそれ
ぞれ設け、この関孔１３，１４よりＰ型不純物を基体内
にドーブしてＰ＋型ソース領域１５及びドレィン領域１
６を形成する。
同図ｂは酸化工程で、前記ソース領域１５及びドレィン
領域１６の表面上に酸化珪被膜１２を形成する。同図ｃ
はゲート酸化用穴あげ工程で、前記ソース領域１５とド
レィン領域１６との間の酸化珪素被膜１２を除去し、ゲ
ート酸化用の開孔１７を形成する。同図ｄはゲート酸化
工程で、前記開孔１７より露出したシリコン基体１ １
表面にゲート酸化被膜即ち絶縁層１８を形成する。同図
ｅはコンタクト用の穴あげ工程で、前記ソース領域１５
及びドレィン領域１６上の酸化珪素被膜１２を除去し、
コンタクト用の開孔１９及び２０をそれぞれ形成する。
同図ｆは導電膜形成工程で、前記関孔より露出したソー
ス領域１５及びドレィン領域１６にそれぞれソース導電
層２１及びドレィン導電層２２、並びにゲート絶縁層１
８上にゲート導電層２３を形成し完成する。さて、一般
にマスクＲＯＭを形成する場合、この第１図に示した工
程において、希望する情報パターンに応じて、必要なＩ
ＧＦＥＴ（以後実働ＩＧＦＥＴと呼ぶ）と不要なＩＧＦ
ＥＴ（以後不働ＩＧＦＥＴと呼ぶ）を選択的に形成する
ことが可能な工程としては、ａ，ｃ及びｆ工程があげら
れる。
領域１６の表面上に酸化珪被膜１２を形成する。同図ｃ
はゲート酸化用穴あげ工程で、前記ソース領域１５とド
レィン領域１６との間の酸化珪素被膜１２を除去し、ゲ
ート酸化用の開孔１７を形成する。同図ｄはゲート酸化
工程で、前記開孔１７より露出したシリコン基体１ １
表面にゲート酸化被膜即ち絶縁層１８を形成する。同図
ｅはコンタクト用の穴あげ工程で、前記ソース領域１５
及びドレィン領域１６上の酸化珪素被膜１２を除去し、
コンタクト用の開孔１９及び２０をそれぞれ形成する。
同図ｆは導電膜形成工程で、前記関孔より露出したソー
ス領域１５及びドレィン領域１６にそれぞれソース導電
層２１及びドレィン導電層２２、並びにゲート絶縁層１
８上にゲート導電層２３を形成し完成する。さて、一般
にマスクＲＯＭを形成する場合、この第１図に示した工
程において、希望する情報パターンに応じて、必要なＩ
ＧＦＥＴ（以後実働ＩＧＦＥＴと呼ぶ）と不要なＩＧＦ
ＥＴ（以後不働ＩＧＦＥＴと呼ぶ）を選択的に形成する
ことが可能な工程としては、ａ，ｃ及びｆ工程があげら
れる。
第２図、第４図及び第６図はそれぞれこのａ，ｃ及びｆ
工程においてマスクを変更し、情報パターンに応じて書
き込みを行ったマスクＲＯＭの要部の平面パターン図で
、第３図ａ、第５図ａ及び第７図ａは、それぞれ第２図
、第４図及び第６図のＡ‐Ａ′線に沿う断面図、第３図
ｂ、第５図ｂ及び第７図ｂは、それぞれ第２図、第４図
及び第６図のＢ一Ｂ′線に沿う断面図である。これら図
において、１２は酸化珪素被膜、１５はソース領域、１
６はドレィン領域、１８，，１８２ はゲート絶縁層、
２１はソース導電層、２２はドレィン導電層、２３，，
２３２はゲート導電層である。例えば、第１図ａ工程の
マスクを変更して書き込みをする場合、第２図及び第３
図ｂに示すように不働ＩＧＦＥＴを構成したい場所のソ
ース領域１５の突出部１５ａを除去し、一方、第２図及
び第３図ａに示すように実働ＩＧＦＥＴを構成したい場
所のソース領域１５の突出部１５ａをそのまま残存させ
るようにマスクを変え、ソース拡散用の関孔１３を設け
且つソース領域１５を形成する。
工程においてマスクを変更し、情報パターンに応じて書
き込みを行ったマスクＲＯＭの要部の平面パターン図で
、第３図ａ、第５図ａ及び第７図ａは、それぞれ第２図
、第４図及び第６図のＡ‐Ａ′線に沿う断面図、第３図
ｂ、第５図ｂ及び第７図ｂは、それぞれ第２図、第４図
及び第６図のＢ一Ｂ′線に沿う断面図である。これら図
において、１２は酸化珪素被膜、１５はソース領域、１
６はドレィン領域、１８，，１８２ はゲート絶縁層、
２１はソース導電層、２２はドレィン導電層、２３，，
２３２はゲート導電層である。例えば、第１図ａ工程の
マスクを変更して書き込みをする場合、第２図及び第３
図ｂに示すように不働ＩＧＦＥＴを構成したい場所のソ
ース領域１５の突出部１５ａを除去し、一方、第２図及
び第３図ａに示すように実働ＩＧＦＥＴを構成したい場
所のソース領域１５の突出部１５ａをそのまま残存させ
るようにマスクを変え、ソース拡散用の関孔１３を設け
且つソース領域１５を形成する。
しかしこの場合には、全工程の最初に位置するためＲＯ
Ｍ完成迄には第１図ｆの工程迄が必要となり書き込み時
間が長くなる。又、第１図ｃ工程のマスクを変更して書
き込みをする場合、第４図及び第５図ｂに示すように不
働ＩＧＦＥＴを構成したい場所は、ゲート酸化用の開孔
１７２を設けず、第４図及び第５図ａに示すように実働
ＩＧＦＥＴを構成したい場所にゲート酸化用の開孔１７
，を設けるようにマスクを変えることになるが、不働Ｉ
ＧＦＥＴのスレッシュホールド電圧がある程度高くなる
だけでトランジスタを完全に削除したことにはならない
。
Ｍ完成迄には第１図ｆの工程迄が必要となり書き込み時
間が長くなる。又、第１図ｃ工程のマスクを変更して書
き込みをする場合、第４図及び第５図ｂに示すように不
働ＩＧＦＥＴを構成したい場所は、ゲート酸化用の開孔
１７２を設けず、第４図及び第５図ａに示すように実働
ＩＧＦＥＴを構成したい場所にゲート酸化用の開孔１７
，を設けるようにマスクを変えることになるが、不働Ｉ
ＧＦＥＴのスレッシュホールド電圧がある程度高くなる
だけでトランジスタを完全に削除したことにはならない
。
したがって使用条件によってはリーク電流が問題になる
。一方、第１図ｆ工程のマスクを変更して書き込みをす
る場合、第６図及び第７図ｂに示すように、不働ＩＧＦ
ＥＴを構成したい場所のゲート絶縁層１８２上のゲート
導電層２３，を除去し、第６図及び第７図ａに示すよう
に、実働にＦＥＴを構成したい場所のゲート絶縁層１８
，上にゲート導電層２３，を残すようにマスクを変更す
ることになる。しかしこの場合は、第１図ｆ工程以降の
所要時間で済むので、第１図ａ，ｃ工程での書き込みに
比べれば極めて短くなる利点を持っているが、本来チャ
ンネルとなるべき領域に何の方策も加えられないために
ソース領域ならびにドレイン領域間にリーク電流が問題
となる。発明の目的 本発明は上記欠点を除去した新規な半導体論理回路装置
を提供するもので、特に半導体基体に形成される半導体
素子の特性を損わず且つＲＯＭの書き込み時間を大中に
短縮しようとするものである。
。一方、第１図ｆ工程のマスクを変更して書き込みをす
る場合、第６図及び第７図ｂに示すように、不働ＩＧＦ
ＥＴを構成したい場所のゲート絶縁層１８２上のゲート
導電層２３，を除去し、第６図及び第７図ａに示すよう
に、実働にＦＥＴを構成したい場所のゲート絶縁層１８
，上にゲート導電層２３，を残すようにマスクを変更す
ることになる。しかしこの場合は、第１図ｆ工程以降の
所要時間で済むので、第１図ａ，ｃ工程での書き込みに
比べれば極めて短くなる利点を持っているが、本来チャ
ンネルとなるべき領域に何の方策も加えられないために
ソース領域ならびにドレイン領域間にリーク電流が問題
となる。発明の目的 本発明は上記欠点を除去した新規な半導体論理回路装置
を提供するもので、特に半導体基体に形成される半導体
素子の特性を損わず且つＲＯＭの書き込み時間を大中に
短縮しようとするものである。
発明の概要
即ち、半導体基体主表面に条帯のソース及びドレィン領
域を互いに平行離間して形成し、このソース及びドレィ
ン領域にそれぞれソース及びドレィン導電層を形成し、
このソース・ドレィン領域間の選択された半導体基体表
面上にゲート絶縁層を形成し、前記ソース及びドレィン
領域の少くとも一方の領域との間にゲート絶縁層を露出
させるようにゲート絶縁層上にゲート導電層を設ける。
域を互いに平行離間して形成し、このソース及びドレィ
ン領域にそれぞれソース及びドレィン導電層を形成し、
このソース・ドレィン領域間の選択された半導体基体表
面上にゲート絶縁層を形成し、前記ソース及びドレィン
領域の少くとも一方の領域との間にゲート絶縁層を露出
させるようにゲート絶縁層上にゲート導電層を設ける。
そして実働ＩＧＦＥＴを構成するために、前記ゲート絶
縁層のうち選択されたものにおけるゲート絶縁層の露出
部を介してその直下の半導体基体表面にソース及びドレ
ィン領域と同導電型不純物を注入し、一端がゲート導電
層と隙間を形成する領域に接続し、他端が前記ゲート導
電層端下まで延びる同導電型不純物領域を形成し、その
不純物領域をソース又はドレィン領域の一部とすること
により実働ＩＧＦＥＴを構成し、一方不働ＩＧＦＥＴを
構成するために、前記ゲート絶縁層の選択されなかった
ものにおけるゲート絶縁層の露出部を介してその直下の
半導体基体表面にソース及びドレィン領域と反対導電型
不純物を注入し、一端が前記ゲート導電層と隙間を形成
する領域に接続し、池端が前記ゲート導電層端下まで延
びる反対導電型不純物領域を形成し、その領域によりソ
ース又はドレィン領域とゲート導電層端部との間を支切
るとともにこれによりスレッシュホールド電圧を高くし
て使用電源電圧以内ではトランジスタとして十分動作し
ないような不働にＦＥＴを形成する。このようにソース
及びドレィン領域と同導電型及び反対導電型不純物を注
入する２工程の追加によってＲＯＭ装置の内容の書き込
みが可能となり、前記第１図ｆ工程迄はＲＯＭの内容に
関係なく製造することが可能となった。発明の実施例 次に本発明を第３図に示した実施例により詳述する。
縁層のうち選択されたものにおけるゲート絶縁層の露出
部を介してその直下の半導体基体表面にソース及びドレ
ィン領域と同導電型不純物を注入し、一端がゲート導電
層と隙間を形成する領域に接続し、他端が前記ゲート導
電層端下まで延びる同導電型不純物領域を形成し、その
不純物領域をソース又はドレィン領域の一部とすること
により実働ＩＧＦＥＴを構成し、一方不働ＩＧＦＥＴを
構成するために、前記ゲート絶縁層の選択されなかった
ものにおけるゲート絶縁層の露出部を介してその直下の
半導体基体表面にソース及びドレィン領域と反対導電型
不純物を注入し、一端が前記ゲート導電層と隙間を形成
する領域に接続し、池端が前記ゲート導電層端下まで延
びる反対導電型不純物領域を形成し、その領域によりソ
ース又はドレィン領域とゲート導電層端部との間を支切
るとともにこれによりスレッシュホールド電圧を高くし
て使用電源電圧以内ではトランジスタとして十分動作し
ないような不働にＦＥＴを形成する。このようにソース
及びドレィン領域と同導電型及び反対導電型不純物を注
入する２工程の追加によってＲＯＭ装置の内容の書き込
みが可能となり、前記第１図ｆ工程迄はＲＯＭの内容に
関係なく製造することが可能となった。発明の実施例 次に本発明を第３図に示した実施例により詳述する。
先ずｎ型半導体シリコン基体に種々の工程を加えるが、
一部工程を除き第１図にした工程と基本的に同じであり
、その同じ工程については第１図を用いて説明する。先
ず、第１図ａに示すように、ｎ型シリコン基体１１の主
表面に酸化珪素被膜１２を被着した後、通常の写真員虫
刻法（以後ＰＥＰと呼ぶ）によりこの被膜の所望位置に
互いに離間したほぼ平行な複数条の拡散用の関孔１３，
１４を設け、シリコン基体１１を露出させる。
一部工程を除き第１図にした工程と基本的に同じであり
、その同じ工程については第１図を用いて説明する。先
ず、第１図ａに示すように、ｎ型シリコン基体１１の主
表面に酸化珪素被膜１２を被着した後、通常の写真員虫
刻法（以後ＰＥＰと呼ぶ）によりこの被膜の所望位置に
互いに離間したほぼ平行な複数条の拡散用の関孔１３，
１４を設け、シリコン基体１１を露出させる。
次にこの開孔１３，１４からＰ型不純物を基体内にドー
プしてＰ＋型領域則ちソース領域１５及びドレィン領域
１６を形成する。このソース領域１５及びドレイン領域
１６は、第８図及び第９図に示すように、互いに離間し
たほぼ平行の条帯をなしている。次に第１図ｂに示すよ
うに、そのソース領域１５及びドレィン領域１６の表面
上に通常の酸化法により酸化珪素被膜１２を形成する。
プしてＰ＋型領域則ちソース領域１５及びドレィン領域
１６を形成する。このソース領域１５及びドレイン領域
１６は、第８図及び第９図に示すように、互いに離間し
たほぼ平行の条帯をなしている。次に第１図ｂに示すよ
うに、そのソース領域１５及びドレィン領域１６の表面
上に通常の酸化法により酸化珪素被膜１２を形成する。
しかる後、第１図ｃに示すように、ＰＥＰ法により選択
されたソース領域１５とドレィン領域１６との間の酸化
珪素被膜１２を除去し、ゲート酸化用の開孔１７，，１
７２を形成する。
されたソース領域１５とドレィン領域１６との間の酸化
珪素被膜１２を除去し、ゲート酸化用の開孔１７，，１
７２を形成する。
この関孔１７，，【１７２は第８図及び第９図に示すよ
うに、それぞれソース・ドレィン領域１５，１６間の選
択されたシリコン基体１ １並びに領域１５，１６の一
部表面を露出するように形成する。次に第１図ｄ、第８
図及び第９図に示すように、この各関孔１７，，１７２
より露出されたシリコン基体１１表面並びに領域１５，
１６の一部表面上にゲート酸化膜則ち絶縁層１８，，１
８２をそれぞれ形成する。
うに、それぞれソース・ドレィン領域１５，１６間の選
択されたシリコン基体１ １並びに領域１５，１６の一
部表面を露出するように形成する。次に第１図ｄ、第８
図及び第９図に示すように、この各関孔１７，，１７２
より露出されたシリコン基体１１表面並びに領域１５，
１６の一部表面上にゲート酸化膜則ち絶縁層１８，，１
８２をそれぞれ形成する。
しかる後第１図ｅ及び第８図に示すように、ＰＥＰ法に
よりソース領域１５及びドレイン領域１６上の酸化珪素
被膜１２にそれぞれコンタクト用の開孔１９及び２０を
形成する。
よりソース領域１５及びドレイン領域１６上の酸化珪素
被膜１２にそれぞれコンタクト用の開孔１９及び２０を
形成する。
次に第１図ｆ、第８図及び第９図に示すように、関孔１
９及び２０より露出されたソース領域１５及びドレィン
領域１６にそれぞれソース導電層２１及びドレィン導電
層２２を形成し、更にゲート絶縁層１８，，１８２上に
ゲート導電層２３，，２３２を形成する。
９及び２０より露出されたソース領域１５及びドレィン
領域１６にそれぞれソース導電層２１及びドレィン導電
層２２を形成し、更にゲート絶縁層１８，，１８２上に
ゲート導電層２３，，２３２を形成する。
このゲート導電層２３，，２３２は、第８図及び第９図
に示すように、例えばゲート絶縁層１８，，１８２と隣
接した位置において、ソース領域１５及びドレィン領域
１６と交叉するように設けられ、そしてソース領域１５
とドレィン領域１６との間において、その一部がソース
・ドレィン領域に沿って各ゲート絶縁層１８，，１８２
を横切ってそれぞれ延在している。更にこのゲート導電
層２３．，２３２の延在部は、ここではソース領域１５
並びにドレィン領域１６との間にそれぞれゲート絶縁層
１８，，１８２の露出部を形成するように隙間を有して
いる。このゲート絶縁層１８，，１８２ の露出部は図
示の如く左右対称に設ける必要は決ずしない。次に希望
する情報パターンに応じて実働ＩＧＦＥＴと不働ＩＧＦ
ＥＴを選択して形成する。
に示すように、例えばゲート絶縁層１８，，１８２と隣
接した位置において、ソース領域１５及びドレィン領域
１６と交叉するように設けられ、そしてソース領域１５
とドレィン領域１６との間において、その一部がソース
・ドレィン領域に沿って各ゲート絶縁層１８，，１８２
を横切ってそれぞれ延在している。更にこのゲート導電
層２３．，２３２の延在部は、ここではソース領域１５
並びにドレィン領域１６との間にそれぞれゲート絶縁層
１８，，１８２の露出部を形成するように隙間を有して
いる。このゲート絶縁層１８，，１８２ の露出部は図
示の如く左右対称に設ける必要は決ずしない。次に希望
する情報パターンに応じて実働ＩＧＦＥＴと不働ＩＧＦ
ＥＴを選択して形成する。
例えば第８図及び第９図に示すようにゲート絶縁層１８
，の部分に実働ＩＧＦＥＴを構成し、ゲート絶縁層１８
２ の部分に不働ＩＧＦＥＴを構成するように選択した
と仮定すると、第８図及び第９図ａに示すように、実働
ＩＧＦＥＴを構成するためのゲート絶縁層１８，の部分
にソース領域１５及びドレィン領域１６と同導電型不純
物即ちＰ型不純物を例えば通常のイオン注入法により照
射し、ゲート絶縁層１８，の露出部を通してその直下の
シリコン基体１１表面にＰ型不純物をドープしＰ＋型不
純物領域即ち第１不純物領域２４，２５をそれぞれ形成
する。即ち第９図ａに示すように、その第１不純物領域
２４，２５は一端がソース領域１５並びにドレィン領域
とそれぞれ接続し、他端がゲート導電層２３，の延長部
の側端部直下にまでそれぞれ延在する。そしてこの領域
２４及び２５は、ソース領域１５及びドレィン領域１６
と同じＰ導電型であり、ソース領域１５及びドレィン領
域１６の一部として働くため、ソース領域１５，２４、
ドレィン領域１６，２５、ゲート絶縁層１８、ゲート導
電層２３，とする実働にＦＥＴが構成される。一方、ゲ
ート絶縁層１８２の部分には、ソース領域１５及びドレ
ィン領域１６と反対導電型不純物即ちｎ型不純物を照射
し、ゲート絶縁層１８２の露出部分を通してその直下の
シリコン基体１１表面にｎ型不純物をドープし、ｎ型不
純物領域劇ち第２不純物領域２６，２７をそれぞれ形成
する。
，の部分に実働ＩＧＦＥＴを構成し、ゲート絶縁層１８
２ の部分に不働ＩＧＦＥＴを構成するように選択した
と仮定すると、第８図及び第９図ａに示すように、実働
ＩＧＦＥＴを構成するためのゲート絶縁層１８，の部分
にソース領域１５及びドレィン領域１６と同導電型不純
物即ちＰ型不純物を例えば通常のイオン注入法により照
射し、ゲート絶縁層１８，の露出部を通してその直下の
シリコン基体１１表面にＰ型不純物をドープしＰ＋型不
純物領域即ち第１不純物領域２４，２５をそれぞれ形成
する。即ち第９図ａに示すように、その第１不純物領域
２４，２５は一端がソース領域１５並びにドレィン領域
とそれぞれ接続し、他端がゲート導電層２３，の延長部
の側端部直下にまでそれぞれ延在する。そしてこの領域
２４及び２５は、ソース領域１５及びドレィン領域１６
と同じＰ導電型であり、ソース領域１５及びドレィン領
域１６の一部として働くため、ソース領域１５，２４、
ドレィン領域１６，２５、ゲート絶縁層１８、ゲート導
電層２３，とする実働にＦＥＴが構成される。一方、ゲ
ート絶縁層１８２の部分には、ソース領域１５及びドレ
ィン領域１６と反対導電型不純物即ちｎ型不純物を照射
し、ゲート絶縁層１８２の露出部分を通してその直下の
シリコン基体１１表面にｎ型不純物をドープし、ｎ型不
純物領域劇ち第２不純物領域２６，２７をそれぞれ形成
する。
即ち、第９図ｂに示すように、その第２不純物領域２６
，２７は、一端がソース領域１５並びにドレィン領域１
６と接続し、池端がゲート導電層２３２の延在部の側端
部直下までそれぞれ延在する。しかしこの領域２６，２
７はソース領域１５及びドレィン領域１６とは反対のｎ
導電型であるため、ソース領域１５、ドレィン領域１６
、ゲート絶縁層１８２、ゲート導電層２３２とＩＧＦＥ
Ｔとしての構成をもつが、ソース１５及びドレィン領域
１６とゲート導電層２３２の延在部の側端部とは反対導
電型の領域２６，２７により支切られて実働ＩＧＦＥＴ
は構成されず、単に不鰯ＩＧＦＥＴが構成されるに過ぎ
ない。
，２７は、一端がソース領域１５並びにドレィン領域１
６と接続し、池端がゲート導電層２３２の延在部の側端
部直下までそれぞれ延在する。しかしこの領域２６，２
７はソース領域１５及びドレィン領域１６とは反対のｎ
導電型であるため、ソース領域１５、ドレィン領域１６
、ゲート絶縁層１８２、ゲート導電層２３２とＩＧＦＥ
Ｔとしての構成をもつが、ソース１５及びドレィン領域
１６とゲート導電層２３２の延在部の側端部とは反対導
電型の領域２６，２７により支切られて実働ＩＧＦＥＴ
は構成されず、単に不鰯ＩＧＦＥＴが構成されるに過ぎ
ない。
発明の効果
このような構造を有するＲＯＭ装置の特性を考える。
前述のようにＩＧＦＥＴのソース領域、ドレィン領域の
両方とゲート導電層間にはこ）に形成されるべきチャン
ネルと反対の導電型を持った不純物がドープされると本
質的に寄生トランジスタが形成されず、この為リーク電
流は殆んど考えなくて良い。前記チャンネルと同一の導
電型を有する不純物が高濃度でドープされるとソース領
域又はドレィン領域とゲート導電層間の直列抵抗成分も
殆んど無視できる。更にイオン注入法によってドープす
る時は特に高温処理が不要となるため、導電層の金属と
して山が従来通り使用可能となるし、ゲート導電層、ソ
ース領域、ドレィン領域がセルフアラィン（ｓｅｌねｌ
ｉｇｎｅ）になる外、ドープに要する時間が短かい等多
くの利点を有する。
両方とゲート導電層間にはこ）に形成されるべきチャン
ネルと反対の導電型を持った不純物がドープされると本
質的に寄生トランジスタが形成されず、この為リーク電
流は殆んど考えなくて良い。前記チャンネルと同一の導
電型を有する不純物が高濃度でドープされるとソース領
域又はドレィン領域とゲート導電層間の直列抵抗成分も
殆んど無視できる。更にイオン注入法によってドープす
る時は特に高温処理が不要となるため、導電層の金属と
して山が従来通り使用可能となるし、ゲート導電層、ソ
ース領域、ドレィン領域がセルフアラィン（ｓｅｌねｌ
ｉｇｎｅ）になる外、ドープに要する時間が短かい等多
くの利点を有する。
一方導電層の金属として拡散に必要な温度でも安定な金
属を使用すれば、第１、第２不純物領域形成は通常の拡
散によっても良い。前記実施例ではＰチャンネルによる
ＲＯＭの書き込み方法を示したが当然ｎチャンネルによ
るＲＯＭ又は両者を組み合せたＣＭＯＳ−ＲＯＭにも適
用可能である。
属を使用すれば、第１、第２不純物領域形成は通常の拡
散によっても良い。前記実施例ではＰチャンネルによる
ＲＯＭの書き込み方法を示したが当然ｎチャンネルによ
るＲＯＭ又は両者を組み合せたＣＭＯＳ−ＲＯＭにも適
用可能である。
第１図ａ〜ｆは従来の半導体論理回路装置の基本的製造
工程を示した工程断面図、第２図は従来の半導体論理回
路装置の一例を示す平面パターン図、第３図ａ及びｂは
それぞれ第２図のＡ−Ａ′線及びＢ一Ｂｒ線に沿う断面
図、第４図は従来の半導体論理回路装置の他の例を示す
平面パターン図、第５図ａ及びｂはそれぞれ第４図のＡ
‐Ａ′線及びＢ−Ｂ′線に沿う断面図、第６図は従来の
半導体論理回路装置の更に他の例を示す平面パターン図
、第７図ａ及びｂはそれぞれ第６図のＡ−Ａ′線及びＢ
−８線に沿う断面図、第８図は本発明に係る半導体論理
回路装置の一実施例の要部を示す平面パターン図、第９
図ａ及びｂはそれぞれＡーバ線及びＢ‐８線に沿う断面
図である。 １１・・・・・０半導体基体、１２・…・・酸化珪素被
膜、１５・・・・・・ソース領域、１６・・…・ドレィ
ン領域、１７１，１７２……ゲート酸化用の開孔、１８
，，１８２・…・・ゲート絶縁層、１９，２０…・・・
コンタクト用の粥孔、２１・・…・ソース導電層、２２
・・・・・・ドレィン導電層、２３，，２３２・・…・
ゲート導電層、２４，２５・・・・・・第１不純物領域
、２６，２７・・・・・・第２不純物領域。 多Ｚ図 努３図 多’図 弟４図 努タ図 好５図 多７図 弟９図 努？図
工程を示した工程断面図、第２図は従来の半導体論理回
路装置の一例を示す平面パターン図、第３図ａ及びｂは
それぞれ第２図のＡ−Ａ′線及びＢ一Ｂｒ線に沿う断面
図、第４図は従来の半導体論理回路装置の他の例を示す
平面パターン図、第５図ａ及びｂはそれぞれ第４図のＡ
‐Ａ′線及びＢ−Ｂ′線に沿う断面図、第６図は従来の
半導体論理回路装置の更に他の例を示す平面パターン図
、第７図ａ及びｂはそれぞれ第６図のＡ−Ａ′線及びＢ
−８線に沿う断面図、第８図は本発明に係る半導体論理
回路装置の一実施例の要部を示す平面パターン図、第９
図ａ及びｂはそれぞれＡーバ線及びＢ‐８線に沿う断面
図である。 １１・・・・・０半導体基体、１２・…・・酸化珪素被
膜、１５・・・・・・ソース領域、１６・・…・ドレィ
ン領域、１７１，１７２……ゲート酸化用の開孔、１８
，，１８２・…・・ゲート絶縁層、１９，２０…・・・
コンタクト用の粥孔、２１・・…・ソース導電層、２２
・・・・・・ドレィン導電層、２３，，２３２・・…・
ゲート導電層、２４，２５・・・・・・第１不純物領域
、２６，２７・・・・・・第２不純物領域。 多Ｚ図 努３図 多’図 弟４図 努タ図 好５図 多７図 弟９図 努？図
Claims (1)
- １ 半導体基体主表面に互いに離間形成されたソース及
びドレイン領域と、このソース及びドレイン領域にそれ
ぞれ接続されたソース及びドレイン導電層と、このソー
ス・ドレイン領域間の選択された前記半導体表面上に形
成されたゲート絶縁層と、このゲート絶縁層上に設けら
れ且つ前記ソース及びドレイン領域の少くとも一方の領
域との間にゲート絶縁層を露出させる如く隙間を形成す
るゲート導電層と、実働絶縁ゲート型電界効果トランジ
スタを構成するために、前記ゲート絶縁層のうち選択さ
れたものにおけるゲート絶縁層の露出部を介してその直
下の前記半導体基体表面に設けられ、一端が前記ゲート
導電層と隙間を形成する領域に接続され、他端が前記ゲ
ート導電層端下まで延在し且つソース及びドレイン領域
と同導電型を有する第１不純物領域と、不働絶縁ゲート
型電界効果トランジスタを構成するために、前記ゲート
絶縁層のうち選択されなかったものにおけるゲート絶縁
層の露出部を介してその直下の前記半導体基体表面に設
けられ、一端が前記ゲート導電層と隙間を形成する領域
に接続され、他端が前記ゲート導電層端下まで延在し且
つソース及びドレイン領域と反対導電型を有する第２不
純物領域とを具備した半導体論理回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49110032A JPS605062B2 (ja) | 1974-09-26 | 1974-09-26 | 半導体論理回路装置 |
| GB39393/75A GB1499389A (en) | 1974-09-26 | 1975-09-25 | Monolithic semiconductor mask programmable rom and a method for manufacturing the same |
| DE2543138A DE2543138B2 (de) | 1974-09-26 | 1975-09-26 | Decoder, bestehend aus einem monolithischen, maskenprogrammierbaren Halbleiter-Festwertspeicher |
| FR7529644A FR2286471A1 (fr) | 1974-09-26 | 1975-09-26 | Memoire inalterable a semi-conducteur programmable par masque |
| US05/822,657 US4096522A (en) | 1974-09-26 | 1977-08-08 | Monolithic semiconductor mask programmable ROM and a method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49110032A JPS605062B2 (ja) | 1974-09-26 | 1974-09-26 | 半導体論理回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112864A Division JPS5910261A (ja) | 1983-06-24 | 1983-06-24 | 半導体論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5137578A JPS5137578A (ja) | 1976-03-29 |
| JPS605062B2 true JPS605062B2 (ja) | 1985-02-08 |
Family
ID=14525370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49110032A Expired JPS605062B2 (ja) | 1974-09-26 | 1974-09-26 | 半導体論理回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS605062B2 (ja) |
| DE (1) | DE2543138B2 (ja) |
| FR (1) | FR2286471A1 (ja) |
| GB (1) | GB1499389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149975U (ja) * | 1984-09-05 | 1986-04-03 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4061506A (en) * | 1975-05-01 | 1977-12-06 | Texas Instruments Incorporated | Correcting doping defects |
| JPS54121685A (en) * | 1978-03-14 | 1979-09-20 | Kyushu Nippon Electric | Ic and method of fabricating same |
| JPH0626246B2 (ja) * | 1983-06-17 | 1994-04-06 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| JPS5910261A (ja) * | 1983-06-24 | 1984-01-19 | Toshiba Corp | 半導体論理回路装置 |
| FR2826169A1 (fr) | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Memoire mos a lecture seulement |
| DE102019128071B3 (de) | 2019-10-17 | 2021-02-04 | Infineon Technologies Ag | Transistorbauelement |
-
1974
- 1974-09-26 JP JP49110032A patent/JPS605062B2/ja not_active Expired
-
1975
- 1975-09-25 GB GB39393/75A patent/GB1499389A/en not_active Expired
- 1975-09-26 DE DE2543138A patent/DE2543138B2/de active Granted
- 1975-09-26 FR FR7529644A patent/FR2286471A1/fr active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149975U (ja) * | 1984-09-05 | 1986-04-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2286471A1 (fr) | 1976-04-23 |
| JPS5137578A (ja) | 1976-03-29 |
| GB1499389A (en) | 1978-02-01 |
| DE2543138C3 (ja) | 1979-01-25 |
| DE2543138B2 (de) | 1978-05-11 |
| DE2543138A1 (de) | 1976-04-29 |
| FR2286471B1 (ja) | 1981-10-30 |
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