JPH09186304A - 不揮発性メモリ素子 - Google Patents

不揮発性メモリ素子

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JPH09186304A
JPH09186304A JP8331110A JP33111096A JPH09186304A JP H09186304 A JPH09186304 A JP H09186304A JP 8331110 A JP8331110 A JP 8331110A JP 33111096 A JP33111096 A JP 33111096A JP H09186304 A JPH09186304 A JP H09186304A
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柳鍾元
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
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Abstract

(57)【要約】 【課題】不揮発性メモリ素子の製造において自己整合蝕
刻によるピッチング現象を防止する。 【解決手段】第２活性領域４５上でフローティングゲー
ト分離領域２７を分断することにより、コントロールゲ
ートをマスクとしてフローティングゲートを自己整合蝕
刻する時に半導体基板が蝕刻されるピッチング現象を抑
制する。これにより、後続工程、即ちソースラインを形
成するためのイオン注入工程時において、ソースライン
が電気的に分断されたり抵抗が増加する現象を防止する
ことができ、各セルの安定動作及び収率の向上に寄与す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ素
子に係り、特にソースラインの分断を防止し得る構造を
有する不揮発性メモリ素子に関する。
【０００２】
【従来の技術】不揮発性メモリ素子はフローティングゲ
ートとコントロールゲートの積層構造からなるメモリセ
ルと、このメモリセルに蓄えられた情報を読み出すため
のビットラインと、コントロールゲート電極と、隣接し
たメモリセルとメモリセルを連結するワードラインとか
ら構成されている。
【０００３】不揮発性メモリ素子のうち、あらゆるセル
の情報を一括して消去することを特徴とするフラッシュ
メモリはNOR型とNAND型とに分けられる。NAND型のフラ
ッシュメモリは１つのビットラインコンタクトに８個又
は１６個のセルトランジスタが直列に連結されており、
情報の読出し及び書込み速度が遅いのに対して、NOR型
フラッシュメモリは１つのビットラインコンタクトに２
つのセルトランジスタが並列に連結されており、情報の
読出し及び書込み速度が非常に早い。従って、NOR型フ
ラッシュメモリは、マイコン製品及び高速DRAMインタフ
ェースフラッシュ製品において多用されている。
【０００４】図１Ａ乃至図１Ｅは、従来の不揮発性メモ
リ素子を説明するための断面図である。
【０００５】参照符号3a及び3bはビットラインコンタク
トを、7はフローティングゲート分離領域を、11は半導
体基板を、13はフィールド酸化膜を、14は第１活性領域
を、15は第２活性領域を、16はコントロールゲートを、
17はソースラインをそれぞれ示す。
【０００６】図１Ａは従来の不揮発性メモリセルアレイ
のレイアウト図であり、その工程の手順は次の通りであ
る。
【０００７】第１工程：半導体基板上にフィールド酸化
膜13を形成して互いに直角方向に交差する第１活性領域
14と第２活性領域15を限定した後に、前記半導体基板の
全面に第１誘電膜(図示せず)を形成する。
【０００８】第２工程：前記第１誘電膜上にフローティ
ングゲート電極物質を蒸着する。
【０００９】第３工程：ビットラインコンタクト3aと前
記ビットラインコンタクト3bとの間において第１活性領
域14と平行して存在するフローティングゲート電極物質
を取り除いて、フローティングゲート分離領域7を形成
する。
【００１０】第４工程：前記半導体基板上に第２誘電膜
(図示せず)及びコントロールゲート電極物質(後続工程
でパタニングされてコントロールゲート16になる)を順
に蒸着する。
【００１１】第５工程：各ビットラインコンタクト3a,3
bと第２活性領域15との間において第２活性領域15と平
行して帯状になるように前記コントロールゲート電極物
質を残すことによりコントロールゲート16を形成する。
【００１２】第６工程：コントロールゲート16をマスク
として前記第２誘電膜を蝕刻した後に、自己整合の蝕刻
方法を用いて、残っているフローティングゲート電極物
質を蝕刻する。
【００１３】第７工程：前記ビットラインコンタクト3
a,3bを連結するビットラインを形成する。
【００１４】前記第３工程において、フローティングゲ
ート分離領域7を形成すると、フローティングゲート分
離領域7と第２活性領域15とが交差する領域Ｌにおい
て、フローティングゲート電極物質が蝕刻されて半導体
基板が露出されるようになる。
【００１５】このような状態で前記第６工程を施すと、
領域Ｌにおける半導体基板が蝕刻されるピッチング(Pit
ting)現象が発生する。
【００１６】このピッチング現象は、図１ＡのＡ−Ａ’
線における断面図である図１Ｂと、Ｂ−Ｂ’線における
断面図である図１Ｃに詳しく示されている。
【００１７】図１Ｃを参照すると、フィールド酸化膜13
上に誘電膜(図示せず)及びコントロールゲート16が形成
され、第２活性領域15の半導体基板11が蝕刻されている
ことが分かる。
【００１８】このピッチング現象は、後続工程、即ち第
２活性領域15において各メモリセルトランジスタのソー
ス領域を連結するソースラインを形成する工程の際に該
ソースラインを分断させる問題を招来する。
【００１９】図１Ｄを参照すると、ピッチング現象が発
生した半導体基板11にソースライン17を形成するために
非対称的にイオン注入した場合には、ａ部のようにソー
スラインの分断部分が発生していることが判る。また、
図１Ｅを参照すると、他のタイプのピッチングが発生し
た半導体基板11に対称的にイオン注入を施した場合に
も、ｂ部のようにソースラインの分断部分が発生したこ
とが分かる。
【００２０】前記のようにピッチングが発生した半導体
基板にイオン注入工程を施すと、ソースラインの分断現
象のみならず、ソースライン抵抗が著しく増加するとい
う問題点がある。
【００２１】ソースラインの抵抗が増加するとソースラ
インに印加する電圧を増加しなければならないが、これ
には限界があるため一定なセル特性を得ることができな
い。
【００２２】
【発明が解決しょうとする課題】本発明は、前述した従
来の問題点を解決するためになされたものであり、コン
トロールゲートをマスクとしてフローティングゲートを
自己整合蝕刻する工程において、半導体基板が蝕刻され
るピッチング現象によりソースラインが分断されること
を防止する構造を有する不揮発性メモリ素子を提供する
ことを目的とする。
【００２３】
【課題を解決するための手段】上記目的を達成するため
の本発明の１つの実施の形態に係る不揮発性メモリ素子
は、各メモリセルトランジスタのドレインに連結された
ビットラインコンタクトと、前記ビットラインコンタク
トを含み前記ビットラインコンタクトを中心にして前記
メモリセルトランジスタが対称に形成される第１活性領
域と、前記第１活性領域と直角方向をなす第２活性領域
であって前記各メモリセルトランジスタのソースを連結
するソースラインが形成される第２活性領域と、前記第
１活性領域の間であって前記第２活性領域の間でもある
領域に形成されたフィールド酸化膜と、前記フィールド
酸化膜上に形成され、その大きさが前記フィールド酸化
膜より小さいフローティングゲート分離領域と、前記ビ
ットラインコンタクトと前記第２活性領域との間に前記
第２活性領域と平行して形成されたコントロールゲート
とを含むことを特徴とする。
【００２４】また、上記目的を達成するための本発明の
他の実施の形態に係る不揮発性メモリ素子は、各メモリ
セルトランジスタのドレインに連結されたビットライン
コンタクトと、前記ビットラインコンタクトと接触する
ように、前記ビットラインコンタクトを中心にして前記
メモリセルトランジスタが対称に形成される第１活性領
域と、前記第１活性領域と直角方向をなす第２活性領域
であって前記各メモリセルトランジスタのソースを連結
するソースラインが形成される第２活性領域と、前記第
１活性領域の間であって前記第２活性領域の間でもある
領域に形成されたフィールド酸化膜と、前記フィールド
酸化膜上に形成され、前記第１活性領域の方向に前記フ
ィールド酸化膜より長く形成されたフローティングゲー
ト分離領域と、前記ビットラインコンタクトと前記第２
活性領域の間に前記第２活性領域と平行して形成された
コントロールゲートとを含むことを特徴とする。
【００２５】また、上記目的を達成するための本発明の
他の実施の形態に係る不揮発性メモリ素子は、各メモリ
セルトランジスタのドレインに連結されたビットライン
コンタクトと、前記ビットラインコンタクトと接触する
ように、前記ビットラインコンタクトを中心にして前記
メモリセルトランジスタが対称に形成される第１活性領
域と、前記第１活性領域と直角方向をなす第２活性領域
であって前記各メモリセルトランジスタのソースを連結
するソースラインが形成される第２活性領域と、前記第
１活性領域の間と前記第２活性領域の間に形成されたフ
ィールド酸化膜と、前記フィールド酸化膜上に各々形成
されたフローティングゲート分離領域と、前記ビットラ
インコンタクトと前記第２活性領域の間に前記第２活性
領域と平行して形成されたコントロールゲートであっ
て、その幅が前記第１活性領域より前記フィールド酸化
膜上において狭くなるコントロールゲートとを含むこと
を特徴とする不揮発性メモリ素子を提供する。
【００２６】前記フローティングゲート分離領域は前記
フィールド酸化膜よりも小さいく、又は、前記第１活性
領域の方向に前記フィールド酸化膜上の領域を超えて延
びていることが望ましい。
【００２７】従って、本発明による不揮発性メモリ素子
は、フローティングゲート分離領域又はフローティング
ゲート分離領域及びコントロールゲートの形状を改良す
ることにより、コントロールゲートをマスクとしてフロ
ーティングゲートを自己整列蝕刻する工程において、半
導体基板が蝕刻されるピッチング現象を抑制することが
できる。従って、後続工程、即ちソースラインを形成す
るためのイオン注入工程時ソースラインが電気的に分断
されたり抵抗が増大する現象を防止することができ、各
セルの安定動作及び収率の向上に寄与することができ
る。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて更に詳細に説明する。
【００２９】図２Ａ乃至図２Ｃは、本発明の１つの実施
の形態に係る不揮発性メモリ素子を説明するための図で
ある。
【００３０】参照符号23a及び23bはビットラインコンタ
クトを、24は第１活性領域を、25は第２活性領域を、27
はフローティングゲート分離領域を、31は半導体基板
を、33はフィールド酸化膜を、36はコントロールゲート
をそれぞれ示す。
【００３１】図２Ａは不揮発性メモリセルアレイの一部
のレイアウト図である。
【００３２】この実施の形態に係る不揮発性メモリは、
ビットラインコンタクト23a及び23bと、各ビットライン
コンタクト23a、23bを中心にしてメモリセルトランジス
タが対称に形成される第１活性領域24と、第１活性領域
24と直角に交差し、各メモリセルトランジスタのソース
を連結するソースラインが形成される第２活性領域25
と、隣接した２つの第１活性領域24の間であって、隣接
した２つの第２活性領域25の間に形成されたフィールド
酸化膜33及びフローティングゲート分離領域27と、各ビ
ットラインコンタクト23a,23bと第２活性領域25との間
において第２活性領域25と平行して形成されたコントロ
ールゲート36とを含む。
【００３３】この実施の形態では、第２活性領域25にお
いて各メモリセルトランジスタのソースが分断されるこ
とを防止するために、フローティングゲート分離領域27
はフィールド酸化膜33上の領域内に収まるようにフィー
ルド酸化膜33よりも小さく形成する。
【００３４】フローティングゲート分離領域27以外の部
分にはフローティングゲート電極物質が存在する。従っ
て、このような状態でコントロールゲート36をマスクと
してフローティングゲート電極物質を自己整合蝕刻する
と、隣接するフローティングゲート分離領域27の間の領
域と第２活性領域25とが交差するＭ部においては、残っ
ているフローティングゲート電極物質が蝕刻されるた
め、半導体基板は蝕刻されず、ピッチング現象は発生し
ない。
【００３５】図２Ｂ及び図２Ｃは、夫々図２ＡのＡ−
Ａ’線及びＢ−Ｂ’線における断面図であり、フィール
ド酸化膜33上に誘電膜(図示せず)及びコントロールゲー
ト36が形成され、ソースラインが形成される第２活性領
域25にピッチング現象が発生しないことが分かる。
【００３６】本発明によると、活性領域の半導体基板に
おける段差、即ち従来のピッチング現象により後続工程
のソースライン形成のためのイオン注入時に、ソースラ
インが電気的に分断されたり抵抗が高まる現象を防止で
きるので、セルの安定動作及び収率の向上に極めて有用
である。
【００３７】図３Ａ乃至図３Ｃは、本発明の他の実施の
形態に係る不揮発性メモリ素子を説明するための断面図
である。
【００３８】参照符号43a及び43bはビットラインコンタ
クトを、47はフローティングゲート分離領域を、51は半
導体基板を、53はフィールド酸化膜を、44は第１活性領
域を、45は第２活性領域を、56はコントロールゲートを
夫々示す。
【００３９】図３Ａは、不揮発性メモリセルアレイの一
部のレイアウト図である。この実施の形態においては、
フローティングゲート分離領域47はフィールド酸化膜53
上に形成され、第１活性領域44が延びる方向に、フィー
ルド酸化膜53の長さよりも長く形成され、その他の部分
は図２Ａと同様に構成されるている。
【００４０】フローティングゲート分離領域47は、第２
活性領域45上の一部の領域と重なるので、隣接するフロ
ーティングゲート分離領域47の間の領域と第２活性領域
45とが交差するＮ部において、フローティングゲート電
極物質が残る部分（重複部分）と半導体基板が露出され
る部分（非重複部分）とが存在する。
【００４１】このような状態でコントロールゲート56を
マスクとしてフローティングゲート電極物質を自己整合
蝕刻すると、Ｎ部の一部において、露出された半導体基
板が蝕刻されるピッチング現象が発生する。ところが、
Ｎ部の一部だけしか蝕刻されないので、後続工程、即ち
第２活性領域45に各メモリセルトランジスタのソース領
域を連結するソースラインを形成する工程の際にソース
ラインが分断されることはない。
【００４２】図３Ｂは、図３ＡのＡ−Ａ’線における断
面図、図３Ｃは、Ｂ−Ｂ’線における断面図であり、フ
ィールド酸化膜53上に誘電膜(図示せず)及びコントロー
ルゲート56が形成され、ソースラインが形成される第２
活性領域55において半導体基板の一部のみが蝕刻された
ことを示す。
【００４３】図４は、本発明の他の実施の形態に係る不
揮発性メモリ素子を説明するためのレイアウト図であ
る。
【００４４】参照符号63a及び63bはビットラインコンタ
クトを、64は第１活性領域を、65は第２活性領域を、73
はフィールド酸化膜を、76はコントロールゲートを夫々
示している。
【００４５】図４のレイアウト図に示すように、この実
施の形態においては、コントロールゲート76はビットラ
インコンタクト63a及び63bと第２活性領域65との間に第
２活性領域65と平行して形成され、フィールド酸化膜73
上における幅ｈが第１活性領域64上における幅ｈ’より
狭く形成される。これは第１活性領域64においてドレイ
ン／ソース間に形成されるチャンネル長を長くするため
である。他の部分は図２Ａと同一である。
【００４６】この実施の形態では、各メモリセルトラン
ジスタの前記ソースが分断されることを防止するため
に、図２Ａに示す実施の形態のように、フローティング
ゲート分離領域67の長さ（第１活性領域64方向の長さ）
がフィールド酸化膜73の長さ（第１活性領域64方向の長
さ）より短くなるように形成するか、図３Ａに示す実施
の形態のように、２つのフローティングゲート分離領域
67が相当の間隔をもって隔離されるように形成する。
【００４７】本発明は上記の特定の実施の形態に限定さ
れず、本発明の技術的思想の範囲内で様々な変形が可能
である。
【００４８】
【発明の効果】本発明に係る不揮発性メモリ素子は、フ
ローティングゲート分離領域又はフローティングゲート
分離領域及びコントロールゲートの形状を改良すること
により、コントロールゲートをマスクとしてフローティ
ングゲートを自己整合蝕刻する際に半導体基板が蝕刻さ
れるピッチング現象を抑制することができる。従って、
後続工程、即ちソースラインを形成するためのイオン注
入工程の際にソースラインが電気的に分断されたり抵抗
が高まる現象を防止することができて、各セルの安定的
な動作及び収率の向上に寄与する。
【００４９】
【図面の簡単な説明】
【図１Ａ】従来の不揮発性メモリ素子を説明するための
レイアウト図である。
【図１Ｂ】図１ＡのＡ−Ａ’線における断面図である。
【図１Ｃ】図１ＡのＢ−Ｂ’線における断面図である。
【図１Ｄ】図１ＡのＡ−Ａ’線における断面図である。
【図１Ｅ】図１ＡのＡ−Ａ’線における断面図である。
【図２Ａ】本発明の１つの実施の形態に係る不揮発性メ
モリ素子の説明するためのレイアウト図である。
【図２Ｂ】図２ＡのＡ−Ａ’線における断面図である。
【図２Ｃ】図２ＡのＢ−Ｂ’線における断面図である。
【図３Ａ】本発明の他の実施の形態に係る不揮発性メモ
リ素子の説明するためのレイアウト図である。
【図３Ｂ】図３ＡのＡ−Ａ’線における断面図である。
【図３Ｃ】図３ＡのＢ−Ｂ’線における断面図である。
【図４】本発明の他の実施の形態に係る不揮発性メモリ
素子を説明するためのレイアウト図である。
【符号の説明】
３ａ，３ｂ ビットラインコンタクト ７ フローティングゲート分離領域 １１ 半導体基板 １３ フィールド酸化膜 １４ 第１活性領域 １５ 第２活性領域 １６ コントロールゲート １７ ソースライン ２３ａ，２３ｂ ビットラインコンタクト ２４ 第１活性領域 ２５ 第２活性領域 ２７ フローティングゲート分離領域 ３１ 半導体基板 ３３ フィールド酸化膜 ３６ コントロールゲート ４３ａ，４３ｂ ビットラインコンタクト ４４ 第１活性領域 ４５ 第２活性領域 ４７ フローティングゲート ５１ 半導体基板 ５３ フィールド酸化膜 ５６ コントロールゲート ６３ａ，６３ｂ ビットラインコンタクト ６４ 第１活性領域 ６５ 第２活性領域 ７３ フィールド酸化膜 ７６ コントロールゲート

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 各メモリセルトランジスタのドレインに
    連結されたビットラインコンタクトと、 前記ビットラインコンタクトと接触するように、前記ビ
    ットラインコンタクトを中心にして前記メモリセルトラ
    ンジスタを対称に形成する第１活性領域と、 前記第１活性領域の直角方向に前記各メモリセルトラン
    ジスタのソースを連結するソースラインを形成する第２
    活性領域と、 前記第１活性領域と前記第２活性領域とによって囲まれ
    る領域に形成されたフィールド酸化膜と、 前記フィールド酸化膜上に形成され、その大きさが前記
    フィールド酸化膜より小さいフローティングゲート分離
    領域と、 前記ビットラインコンタクトと前記第２活性領域との間
    に前記第２活性領域と平行して形成されたコントロール
    ゲートと、 を含むことを特徴とする不揮発性メモリ素子。
  2. 【請求項２】 各メモリセルトランジスタのドレインに
    連結されたビットラインコンタクトと、 前記ビットラインコンタクトと接触するように、前記ビ
    ットラインコンタクトを中心にして前記メモリセルトラ
    ンジスタを対称に形成する第１活性領域と、 前記第１活性領域の直角方向に前記各メモリセルトラン
    ジスタのソースを連結するソースラインを形成する第２
    活性領域と、 前記第１活性領域と前記第２活性領域とによって囲まれ
    る領域に形成されたフィールド酸化膜と、 前記フィールド酸化膜上を横切るように形成されたフロ
    ーティングゲート分離領域であって、各フローティング
    ゲート分離領域の前記第１活性領域の方向の長さが前記
    フィールド酸化膜よりも長いフローティングゲート分離
    領域と、 前記ビットラインコンタクトと前記第２活性領域との間
    に前記第２活性領域と平行して形成されたコントロール
    ゲートと、 を含むことを特徴とする不揮発性メモリ素子。
  3. 【請求項３】 各メモリセルトランジスタのドレインに
    連結されたビットラインコンタクトと、 前記ビットラインコンタクトと接触するように、前記ビ
    ットラインコンタクトを中心にして前記メモリセルトラ
    ンジスタを対称に形成する第１活性領域と、 前記第１活性領域の直角方向に前記各メモリセルトラン
    ジスタのソースを連結するソースラインを形成する第２
    活性領域と、 前記第１活性領域と前記第２活性領域とによって囲まれ
    る領域に形成されたフィールド酸化膜と、 前記フィールド酸化膜上に各々形成されたフローティン
    グゲート分離領域と、 前記ビットラインコンタクトと前記第２活性領域との間
    に前記第２活性領域と平行して形成されたコントロール
    ゲートであって、その幅が前記第１活性領域上より前記
    フィールド酸化膜上において狭くなるコントロールゲー
    トと、 を含むことを特徴とする不揮発性メモリ素子。
  4. 【請求項４】 前記フローティングゲート分離領域は前
    記フィールド酸化膜よりも小さいことを特徴とする請求
    項３に記載の不揮発性メモリ素子。
  5. 【請求項５】 前記フローティングゲート分離領域は前
    記第１活性領域の方向に前記フィールド酸化膜上の領域
    を超えて延びていることを特徴とする請求項３に記載の
    不揮発性メモリ素子。
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