JP2000022003A - メモリセルのマトリックス構造体及びその製造方法 - Google Patents

メモリセルのマトリックス構造体及びその製造方法

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JP2000022003A
JP2000022003A JP12951999A JP12951999A JP2000022003A JP 2000022003 A JP2000022003 A JP 2000022003A JP 12951999 A JP12951999 A JP 12951999A JP 12951999 A JP12951999 A JP 12951999A JP 2000022003 A JP2000022003 A JP 2000022003A
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region
memory cell
matrix
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field oxide
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Livio Baldi
バルディ リヴィオ
Paolo Ghezzi
ゲッツィ パオロ
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STMicroelectronics SRL
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 （修正有） 【課題】 自己整列ソース法により形成した電気的に書
込み可能なメモリセルのマトリックスにＲＯＭメモリセ
ルを集積化できるメモリセル行列構造体を提供する。 【解決手段】 各ソース領域１１を対応するフィールド
酸化層３及び上側のポリＳｉ層に対して、自己整列させ
得る方法で形成されるメモリセルの行列構造体であり、
行列の行及び列と関連し、第１論理準位を永久記憶する
最低１個の第１ＲＯＭセル６と、最低１個の第２ＲＯＭ
セル５とを具え、第１ＲＯＭセルが細条を規定するよう
形成した第１と第２分離領域３が上側に形成されたＰ型
Ｓｉ基板９と、第１分離領域の一方側から第２分離領域
の一方側まで細条を横切り延在するゲート素子２と、細
条に沿って基板に形成したｎ型の第３と第４領域１１，
１２と、基板に導電性チャネルの形成を阻止するフィー
ルド酸化領域３とを有し、第２ＲＯＭセルは第１のそれ
と同一構造であるがフィールド酸化域は存在しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、セルフ−アライン
ソース（ＳＡＳ）プロセスにより形成した電気的に書き
込み可能な不揮発性メモリセルのマトリックスに１個又
はそれ以上のＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ）メモリセルを集積化することに関するものである。
【０００２】
【従来の技術】種々のデバイスは、書き込み可能な不揮
発性メモリ、典型的にはＥＰＲＯＭ、ＥＥＰＲＯＭ、又
はフラッシュＥＥＰＲＯＭメモリセルのマトリックスを
含んでいる。このようなデバイスはスタンドアローンメ
モリ又は埋設された不揮発性メモリを有するマクロコン
トローラである。電気的に書き込み可能な不揮発性メモ
リのマトリックスにＲＯＭメモリセルを含ませる必要が
ある。マトリックスのＲＯＭ部分は使用者により変更さ
れることのないプログラム又はコードの部分を永久的に
記憶するために用いられる。
【０００３】ＲＯＭメモリセルはトランジスタにより通
常形成され、そのトランジスタの「１」又は「０」の論
理内容は製造プロセス中に「ハードウェア」として書き
込まれるので、その内容は電気的に変更することができ
ない。
【０００４】通常、ＲＯＭメモリセルは、例えばＰ型基
板又はウエル中に離間して形成されたＮ型のドレイン領
域及びソース領域を有するＮチャネルトランジスタのよ
うなＭＯＳトランジスタにより形成される。ドレイン領
域とソース領域との間の基板部分はチャネル領域を形成
し、ゲート電極が薄い酸化層を介してチャネル領域上に
形成される。
【０００５】製造プロセス中にＭＯＳトランジスタに論
理内容を設定するために用いられる最も典型的な方法は
以下の通りである。 １．アクティブ領域の書込 図１は、半導体メモリデバイスのマトリックス構造を形
成するために行及び列状に配列した数個のＲＯＭメモリ
を線図的に示す。Ｎ+ の共通のソース線１、イオン注入
及び拡散により形成したＮ+ ドレイン領域４、リソグラ
フィプロセスにより一般的に形成され共通のソース線に
平行に延在すると共にセルのゲート領域に対応する２個
のポリシリコンのワード線２、及び通常の選択性熱酸化
（「ＬＯＣＯＳ」）により初期の処理工程で形成した数
個のフィールド酸化領域３を図示する。ロー論理レベル
「０」（図１のセル６）は、アクティブ領域を規定する
ためる用いられるフォトリソグラフィマスクの適当をレ
イアウトによりアクティブ領域の電気接続の中断部分と
して得られる。このアクティブ領域の中断部分の適切な
寸法ｄは、この電気的な接続を有効に中断させることを
確実にするために注意する必要がある。このようにし
て、ゲート酸化膜が厚いフィールド酸化膜で構成される
ＭＯＳトランジスタで構成されるメモリセル６が得られ
る。従って、このＭＯＳトランジスタは通常のＭＯＳト
ランジスタよりも一層高い閾値電圧を有し、そのソース
及びドレインはゲート電極（ワード線２）から離間して
いる。ハイの論理状態（「１」）は通常のＭＯＳトラン
ジスタ５を形成することにより達成される。従って、メ
モリセルへの情報の書込はメモリデバイスのアクティブ
領域を形成するためのマスクのレベルで行われ、別のマ
スクは必要ではない。 ２．Ｐ型不純物のＬＤＤ添加による書込 図１と同様に、図２は半導体メモリデバイスの数個のセ
ルを線図的に示す上面図である。メモリセル７にローの
論理レベル（「０」）を書込むため、Ｐ型のＬＤＤマス
ク８を用いる。ＲＯＭメモリセルは典型的にはＮチャネ
ルＭＯＳトランジスタにより形成されるので、Ｐチャネ
ルのＭＯＳＦＥＴ用のＬＤＤイオン注入も用いてＰ型不
純物による反対導電型の不純物を注入しＮチャネルトラ
ンジスタのＬＤＤ領域を形成する。メモリセル７を構成
するＮチャネルＭＯＳＦＥＴの上側にＰ型ＬＤＤマスク
８を開口すると、分離接合（detached junctions）によ
りトランジスタが得られる。このようにして、ソースと
ドレインとの間の電気的接続が遮断され、このトランジ
スタはゲートをバイアスしても駆動することができな
い。従って、ロー論理状態を記憶するメモリセルが得ら
れる。ハイ論理レベル（「１」）は一般的に通常のトラ
ンジスタを形成することにより得られる。この場合に
も、セルへの書込は製造中に１個のマスクを変更するこ
とにより行われ、付加的なマスクを必要としない。 ３．閾値電圧調整のイオン注入による書込 ロー論理状態は、情報が書込まれるセルを構成するＮチ
ャネルＭＯＳトランジスタの閾値電圧を調整するために
用いられる適当なＰ型不純物の添加により得ることがで
きるドーピングはトランジスタのチャネルに影響を与え
る。この方法は、例えば米国特許第５４０３７６４号に
記載されている。この方法では、所望の高い閾値電圧の
トランジスタを得ることが可能である。欠点は、ドレイ
ン接合部とチャネルとの間の不純物の濃度勾配が大きい
ため、ドレイン接合部の降伏電圧が低くなることであ
る。さらに、ロー論理レベルを記憶するトランジスタす
なわち高い閾値電圧を有するトランジスタを形成するた
めに付加的なマスクが必要となってしまう。
【０００６】高密度メモリマトリックスを有する半導体
メモリデバイスについての要求は、単位メモリセルの寸
法を小さくする必要があることである。この縮小を行う
ことができる技術は、例えば米国特許第５１０３２７４
号に記載されているSelf Aligned Source （ＳＡＳ）プ
ロセスである。ＳＡＳプロセスと通常のプロセスとの間
の差異として、ＳＡＳプロセスでないプロセスは、図３
及び図４に示すようにソース領域とドレイン領域との間
に差異のないマトリックス中のアクティブ領域９のレイ
アウトにある。図３及び図４において、半導体メモリデ
バイスのマトリックスの数個のメモリセルを示す。図３
において、非ＳＡＳマトリックスのアクティブ領域９は
一般的なＴ形状を有する。図４において、ＳＡＳマスク
によるＳＡＳエッチングの前段の工程におけるＳＡＳマ
スクののアクティブ領域を示す。典型的なアクティブ領
域の細条レイアウトとして視認することができる。従っ
て、フィールド酸化領域３は２本のワード線２間に構成
される細条から完全に除去される。
【０００７】ＳＡＳプロセスにより、フィールド酸化領
域のエッジがポリシリコンのワード線に整列したメモリ
デバイスが得られる。従って、隣接セルのフィールド酸
化領域のエッジ間に形成されたソース領域はフィールド
酸化領域及びワード線の両方について自己整列すること
になる。
【０００８】ソース領域が自己整列することにより、ソ
ースの幅を狭くすることなくポリシリコンのワード線を
一層近接分布させることができる。従って、一方のメモ
リセルと隣接するメモリセルとの間の距離を一層短くす
る必要がある。この結果、単位メモリセルの寸法が小さ
くなり、デバイス全体について密度を一層高くすること
ができる。
【０００９】通常の非ＳＡＳ技術は、そのメモリ区域が
デバイスの物理的寸法につい強く影響するため、大容量
を必要とするデバイスについて実際的なものではなく、
大量生産には不向きである。
【００１０】
【発明が解決しようとする課題】他方において、Ｐ型の
ＬＤＤドーピング（上記２）による書込方法によりＲＯ
Ｍメモリセルを形成する場合或いはチャネルにイオン注
入して閾値電圧を調整することによる書込方法によりＲ
ＯＭメモリセルを形成する場合（上記３）、以下の欠点
がある。 ・これらの方法は付加的な別のマスクを用いる必要があ
り、並びに付加的な処理工程を必要とする。 ・これらの方法はドレイン接合部の降伏電圧が一層低く
なり、ＲＯＭメモリセルがマトリックスの一部として集
積化されているＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭ
の動作電圧に対応しなくなってしまう。
【００１１】上述した見地より、本発明の目的は、上述
欠点が解消された半導体メモリデバイス、すなわちSelf
Aligned Source プロセスにより形成したメモリセルの
マトリックス内にＲＯＭメモリセルを具える半導体メモ
リデバイスを提供することにある。
【００１２】
【課題を解決する手段】本発明によれば、上記目的は、
各ソース領域を、対応するフィールド酸化層及び対応す
る上側のポリシリコン層に対して自己整列させることが
できる方法により形成されるメモリセルのマトリックス
構造体において、マトリックスの各行及び列と関連し、
第１の論理レベルを永久に記憶する少なくとも１個の第
１のＲＯＭメモリセルと、少なくとも１個の第２のＲＯ
Ｍメモリセルとを具え、前記第１のＲＯＭメモリセル
が、細条を規定するように形成した第１及び第２の分離
領域が上側に形成されている第１導電型のシリコン基板
と、前記第１の分離領域の一方の側から第２の分離領域
の一方の側まで前記細条を横切るように延在するゲート
素子と、前記細条に沿うように前記基板に形成した第２
導電型の第３及び第４の領域と、前記基板に導電性チャ
ネルが形成されるのを阻止するチャネル形成阻止手段と
を有し、前記第２のＲＯＭメモリセルが、前記第１のＲ
ＯＭメモリセルとほぼ同一構造であるが前記チャネル形
成阻止手段が形成されていないことを特徴とするメモリ
セルのマトリックス構造体により達成される。
【００１３】さらに、本発明によれば、フィールド酸化
領域により規定される第１の平行なアクティブ細条領域
を形成する工程と、前記細条領域を横切るように延在す
るマトリックスの複数の行を規定する第２の工程と、前
記隣接する行の対間のフィールド酸化領域を除去し、こ
の対の行のエッジにより規定され露出した基板の第２の
細条を前記隣接する行の対間に形成する工程と、ソース
領域及びドレイン領域を形成するための不純物注入工程
とを具え、メモリセルのマトリックス構造体を製造する
に当たり、前記第１の工程において、前記アクティブ細
条領域を規定しこのアクティブ細条領域に酸化領域を存
在させるためのマスクを形成し、第１の論理レベルを永
久に記憶する論理メモリせるを形成することを特徴とす
るメモリセルマトリックスの製造方法を提供する。
【００１４】本発明によれば、ＳＡＳ法により形成した
電気的に書き込み可能なメモリセルのマトリックスにＲ
ＯＭメモリセルを集積化することができる。さらに、本
発明によるプロセスによれば、処理工程の変更を最小の
ものとすると共に大部分のマスクを変更することなくＥ
ＰＲＯＭ又はフラッシュＥＥＰＲＯＭバージョンのデバ
イスの生産からＲＯＭバージョンのデバイスの生産へ移
行することができる。
【００１５】以下、図面を参照して本発明の構成及び作
用効果につい説明する。尚、本発明は図示した実施例だ
けに限定されるものではない。
【００１６】
【発明の実施の形態】図５を参照するに、ＲＯＭセルに
ロー論理レベルを永久的に書込むことが望まれているマ
トリックスの区域においてアクティブ領域を規定するマ
スクを遮断する。後述するように、その後ＳＡＳマスク
を適用することによりソース線の電気的連続性が確実な
ものとなり、２本のワード線間に存在する全ての領域が
利用できるので寸法ｄは一層十分なものとなる。このア
クティブ領域は典型的な細条状の形状を有し、その間に
はフィールド酸化領域が介在し、このフィールド酸化領
域はその後ＳＡＳマスクにより化学エッチングされて図
９に示すにように共通のソースアクティブ領域を形成す
る。
【００１７】図６は図５のVI−VI線で切った横断面を示
し、本図において２本のワード線２を示す。アクティブ
領域の基板９の上側に位置する２本のワード線２は、ハ
イ論理レベルを記憶するＲＯＭメモリセルのゲートを構
成する。
【００１８】図７は図５のVII −VII 線で切った横断面
を示す。２本のワード線２とアクティブ領域の基板９と
の間に２本のワード線を分離するのに好適な厚いフィー
ルド酸化層３を介在させる。
【００１９】図８は図５のVIII−VIII線で切った横断面
を線図的に示す。アクティブ領域のレイアウトに差異を
形成するも可能であり、一方のワード線２と基板９との
間に厚いフィールド酸化層３を介在させ、他方のワード
線２は基板９上に直接形成する。このように構成するこ
とにより、異なる論理レベルを記憶する２個のＲＯＭメ
モリセルを規定するのに好適である。図９は図５に示す
ＲＯＭメモリセルと同一のメモリセルの上面を線図的に
示し、ＳＡＳマスク１０を形成した後に２本のワード線
２間に選択性エッチングが行われたフィールド酸化膜が
存在し、その後にソース及びドレインのイオン注入を行
って共通のソース領域１１及びドレイン領域１２を形成
することができる。このようにして、ＳＡＳプロセスに
よりＲＯＭメモリセルを得ることができ、すなわちソー
ス領域１１をワード線２及びフィールド酸化領域３に対
して縦方向に自己整列させることができる。アクティブ
領域に上述した遮断部が存在することにより、一方のＲ
ＯＭメモリセルにローの論理情報を永久的に書き込むこ
とができ、他方のＲＯＭメモリセルにハイの論理状態を
永久的に書き込むことができる。
【００２０】図１０は図９のＸ−Ｘ線に沿った断面図で
ある。ＳＡＳマスク１０を用いると共にフィールド酸化
領域３について化学エッチングを行う結果として、ＳＡ
Ｓ技術により縦方向に沿って自己整列させることができ
る。
【００２１】図９のＸＩ−ＸＩ線断面図である図１１に
おいて、互いに異なる論理レベルを記憶する２個のＲＯ
Ｍセルの互いに異なる構造を示し、ロー論理レベルを記
憶する一方のＲＯＭセルはそのゲート（すなわち、対応
するワード線２）とアクティブ領域の基板９との間に厚
いフィールド酸化層３を有する。この厚いフィールド酸
化３が介在する領域においては、基板９のゲートの下側
には導電性チャネルは形成されない。従って、この厚い
フィールド酸化層３はチャネル形成阻止手段として機能
する。これとは異なり、ハイの論理レベルを記憶するメ
モリセルにはチャネル形成阻止手段である厚いフィール
ド酸化層３は存在せず、基板９上にゲートを直接形成す
る。従って、ゲートの下側の共通のソース領域１１とド
レイン領域１２との間に導電性のチャネルが形成され
る。
【００２２】ＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭマ
トリックスの一部だけがＲＯＭマトリックスに変換され
る場合、マトリックスのＲＯＭ部分に二重のポリシリコ
ン層を維持をすることは有益である。この場合、マトリ
ックスのＲＯＭ部分には、フローティングゲートを構成
するポリシリコン層に遮断部分は形成せず、２個のポリ
シリコン層は周辺において短絡し、ＥＰＲＯＭ又はフラ
ッシュＥＥＰＲＯＭの製造中に設けたマスクによりこれ
らの間に存在する分離用の誘電体を除去する。
【００２３】本発明の主要な利点は、付加的なマスク及
び別の処理工程を必要とすることなくマトリックスのＲ
ＯＭ部分を得ることができ、マトリックスの電気的に書
き込み可能な部分のレイアウトルールと関連させること
ができる。従って、マトリックス中に不規則な部分を導
入することなく、ＥＰＲＯＭセル、フラッシュＥＥＰＲ
ＯＭセル又はＥＥＰＲＯＭセルのような不揮発性メモリ
セルとＲＯＭメモリセルとを同一のマトリックス中に集
積化することができる。
【００２４】本発明の別の利点は、製造処理中に最小の
変更で同一の又はを用いてＥＰＲＯＭ又はフラッシュＥ
ＥＰＲＯＭメモリデバイスからＲＯＭ構造中の等価なデ
バイスに交換することができることである。この場合、
二重のポリシリコン層の処理から単一のポリシリコン層
の処理に変えるだけでよく、この処理を簡単化すること
ができる。
【図面の簡単な説明】
【図１】 ＲＯＭメモリセルがアクティブ領域のレイア
ウトにより書き込み可能である半導体メモリデバイスに
おいて、マトリックス構造体として行及び列に配置した
数個のＲＯＭメモリセルを線図的に示す上面図である。
【図２】 ＲＯＭメモリセルがＰ−ＬＤＤマスクにより
書き込み可能である半導体メモリデバイスにおいて、マ
トリックス構造体として行及び列に配置した数個のＲＯ
Ｍメモリセルを線図的に示す上面図である。
【図３】 通常の非ＳＡＳプロセスにより形成したメモ
リセルのマトリックスを線図的に示す上面図である。
【図４】 ＳＡＳプロセスにおけるセルフアラインドソ
ースエッチングを行う前の工程のメモリセルのマトリッ
クスを線図的に示す上面図である。
【図５】 本発明の実施例において、アクティブ領域の
レイアウトを規定する工程におけるマトリックス構造体
として行及び列状に配置した数個のＲＯＭメモリセルを
線図的に示す上面図である。
【図６】 図５のVI−VI線断面図である。
【図７】 図５のVII −VII 線断面図である。
【図８】 図５のVIII−VIII線断面図である。
【図９】 本発明の実施例によるマトリックス構造体と
して行及び列状に配置した数個のＲＯＭメモリセルを線
図的に示す上面図である。
【図１０】 図９のＸ−Ｘ線断面図である。
【図１１】 図９のＸＩ−ＸＩ線断面図である。
【符号の説明】
２ ワード線 ３ フィールド酸化領域 ５，６ ＲＯＭメモリセル ９ 基板 １１ ソース領域 １２ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パオロ ゲッツィ イタリア国 クレモナ 26027 リヴォル タ ダッダ ヴィア チ バッティスティ 51

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 各ソース領域を、対応するフィールド酸
    化層及び対応する上側のポリシリコン層に対して自己整
    列させることができる方法により形成されるメモリセル
    のマトリックス構造体において、 マトリックスの各行及び列と関連し、第１の論理レベル
    を永久に記憶する少なくとも１個の第１のＲＯＭメモリ
    セル（６）と、少なくとも１個の第２のＲＯＭメモリセ
    ル（５）とを具え、前記第１のＲＯＭメモリセル（６）
    が、細条を規定するように形成した第１及び第２の分離
    領域（３）が上側に形成されている第１導電型のシリコ
    ン基板（９）と、前記第１の分離領域の一方の側から第
    ２の分離領域の一方の側まで前記細条を横切るように延
    在するゲート素子（２）と、前記細条に沿うように前記
    基板（９）に形成した第２導電型の第３及び第４の領域
    （１１，１２）と、前記基板（９）に導電性チャネルが
    形成されるのを阻止するチャネル形成阻止手段（３）と
    を有し、前記第２のＲＯＭメモリセル（６）が、前記第
    １のＲＯＭメモリセルとほぼ同一構造であるが前記チャ
    ネル形成阻止手段（３）が形成されていないことを特徴
    とするメモリセルのマトリックス構造体。
  2. 【請求項２】 請求項１に記載のマトリックス構造体に
    おいて、前記チャネル形成阻止手段が、前記第１のＲＯ
    Ｍメモリセル（６）のアクティブ領域を形成する処理工
    程中に形成したフィールド酸化領域により形成されるこ
    とを特徴とするメモリセルのマトリックス構造体。
  3. 【請求項３】 請求項１又は２に記載のメモリセルのマ
    トリックス構造体において、前記第１導電型をＰ型と
    し、前記第２導電型をＮ型としたことを特徴とするメモ
    リセルのマトリックス構造体。
  4. 【請求項４】 請求項１から３までのいずれか１項に記
    載のメモリセルのマトリックスにおいて、前記ゲート素
    子（２）ポリシリコンを含むことを特徴とするメモリセ
    ルのマトリックス構造体。
  5. 【請求項５】 請求項１から４までのいずれか１項に記
    載のメモリセルのマトリックス構造体において、前記第
    １及び第２の分離領域が、フィールド酸化領域により構
    成されていることを特徴とするメモリセルのマトリック
    ス構造体。
  6. 【請求項６】 請求項１から５までのいずれか１項に記
    載のメモリセルのマトリックス構造体において、前記第
    ３の領域（１１）をソース領域とし、前記第４の領域
    （１２）をドレイン領域としたことを特徴とするメモリ
    セルのマトリックス構造体。
  7. 【請求項７】 フィールド酸化領域により規定される第
    １の平行なアクティブ細条領域を形成する工程と、前記
    細条領域を横切るように延在するマトリックスの複数の
    行を規定する第２の工程と、前記隣接する行の対間のフ
    ィールド酸化領域を除去し、この対の行のエッジにより
    規定され露出した基板（９）の第２の細条を前記隣接す
    る行の対間に形成する工程と、ソース領域及びドレイン
    領域を形成するための不純物注入工程とを具え、請求項
    １に記載のメモリセルのマトリックス構造体を製造する
    に当たり、 前記第１の工程において、前記アクティブ細条領域を規
    定しこのアクティブ細条領域に酸化領域を存在させるた
    めのマスクを形成し、第１の論理レベルを永久に記憶す
    る論理メモリせる（６）を形成することを特徴とするメ
    モリセルマトリックスの製造方法。
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EP98830282A EP0957521A1 (en) 1998-05-11 1998-05-11 Matrix of memory cells fabricated by means of a self-aligned source process, comprising ROM memory cells, and related manufacturing process

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