JPH01196121A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01196121A JPH01196121A JP1948488A JP1948488A JPH01196121A JP H01196121 A JPH01196121 A JP H01196121A JP 1948488 A JP1948488 A JP 1948488A JP 1948488 A JP1948488 A JP 1948488A JP H01196121 A JPH01196121 A JP H01196121A
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- conductive layer
- ion
- implantation
- type conductive
- insulating film
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するものである。
（従来の技術）
半導体集積回路において、分離絶縁膜を自己整合的に利
用したトランジスタを形成するにあたり従来は第２図に
示すような方法がとられていた。
用したトランジスタを形成するにあたり従来は第２図に
示すような方法がとられていた。
この方法は、分離絶縁膜１１を形成したのち、イオン注
入法により導電性基板１２にほぼ垂直にイオン注入を行
い、導電層１３．１４を形成していた。
入法により導電性基板１２にほぼ垂直にイオン注入を行
い、導電層１３．１４を形成していた。
（発明が解決しようとする課題）
上記、従来の形成方法では、分離絶縁膜の端部には、通
常バーズビークと呼ばれる絶縁膜の突き出しが存在して
おり、イオン注入法により自己整合的に添加された不純
物は、バーズビーク直下に入らない。このため、バイポ
ーラトランジスタのエミッタ部となるＮ型導電層と導電
層とが短絡し、リーク不良となる欠点があった。これを
除去するため、イオン注入のエネルギーを高くすれば、
トランジスタの高周波特性の劣化が発生する不都合が生
じていた。
常バーズビークと呼ばれる絶縁膜の突き出しが存在して
おり、イオン注入法により自己整合的に添加された不純
物は、バーズビーク直下に入らない。このため、バイポ
ーラトランジスタのエミッタ部となるＮ型導電層と導電
層とが短絡し、リーク不良となる欠点があった。これを
除去するため、イオン注入のエネルギーを高くすれば、
トランジスタの高周波特性の劣化が発生する不都合が生
じていた。
本発明の目的は、従来の欠点を解消し、不純物添加のイ
オン注入時に、トランジスタの高周波特性を劣化させる
ことなく、接合リーク不良を除去でき、トランジスタの
特性改善と歩留りの向上がはかれる半導体装置の製造方
法を提供することである。
オン注入時に、トランジスタの高周波特性を劣化させる
ことなく、接合リーク不良を除去でき、トランジスタの
特性改善と歩留りの向上がはかれる半導体装置の製造方
法を提供することである。
（課題を解決するための手段）
本発明の半導体装置の製造方法は、導電性半導体基板に
分離絶縁膜を形成する工程と、この分離絶縁膜を自己整
合的に利用して不純物を添加する工程を有し、この不純
物の添加方法をイオン注入とし、注入角度が３０゜〜６
０°で、かつ導電性半導体基板を複数回回転させる工程
を有するものである。
分離絶縁膜を形成する工程と、この分離絶縁膜を自己整
合的に利用して不純物を添加する工程を有し、この不純
物の添加方法をイオン注入とし、注入角度が３０゜〜６
０°で、かつ導電性半導体基板を複数回回転させる工程
を有するものである。
（作 用）
本発明の方法によれば、導電層の深さを変えることなく
、分離絶縁膜のバーズビーク直下に添加不純物が入り、
接合部での短絡、リーク不良を除去することが可能とな
る。
、分離絶縁膜のバーズビーク直下に添加不純物が入り、
接合部での短絡、リーク不良を除去することが可能とな
る。
（実施例）
本発明の一実施例を第１図に基づいて説明する。
第１図（ａ）ないしくｃ）は、本発明の工程図を示すも
のである。第１図（ａ）において、Ｎ型導電層１の周囲
に分離絶縁膜２を形成する。この方法は、例えば窒化膜
を選択的に開口したパターンを形成し、高圧酸化等で窒
化膜開口部のＮ型導電層１を熱酸化膜に変えてしまう。
のである。第１図（ａ）において、Ｎ型導電層１の周囲
に分離絶縁膜２を形成する。この方法は、例えば窒化膜
を選択的に開口したパターンを形成し、高圧酸化等で窒
化膜開口部のＮ型導電層１を熱酸化膜に変えてしまう。
この際、窒化膜は酸化されない。次に、第１図（ｂ）に
示すように、分離絶縁膜２を自己整合的に利用し、例え
はバイポーラｌ−ランジメタのベース部となるＰ型導電
Ｍ３を形成する。この時、イオン注入法により不純物を
添加する。この注入時に、注入角度を３０゜〜６０゜Ｎ
型導電層１の表面に対して傾けておく。この方法により
、不純物添加が完了したのち、連続してＮ型導電層１を
、その層の面内で例えば９０°回転させ、同じ注入方法
を行う。この回転を４回実施する。この際、１回の注入
量は全注入量の１／４にしておく。松に、第１図（ｃ）
に示すように、例えば砒素をＰ型導電Ｎ３の上に注入し
、Ｎ型導電Ｎ４を形成する。
示すように、分離絶縁膜２を自己整合的に利用し、例え
はバイポーラｌ−ランジメタのベース部となるＰ型導電
Ｍ３を形成する。この時、イオン注入法により不純物を
添加する。この注入時に、注入角度を３０゜〜６０゜Ｎ
型導電層１の表面に対して傾けておく。この方法により
、不純物添加が完了したのち、連続してＮ型導電層１を
、その層の面内で例えば９０°回転させ、同じ注入方法
を行う。この回転を４回実施する。この際、１回の注入
量は全注入量の１／４にしておく。松に、第１図（ｃ）
に示すように、例えば砒素をＰ型導電Ｎ３の上に注入し
、Ｎ型導電Ｎ４を形成する。
（発明の効果）
本発明によれば、不純物添加のイオン注入時、導電層に
対して注入角度をもたせ、かつ導電層をその面内におい
て複数回回転させることにより、分離絶縁膜のバーズビ
ーク直下まで不純物添加が可能であり、かつ均一に分布
させることができる。
対して注入角度をもたせ、かつ導電層をその面内におい
て複数回回転させることにより、分離絶縁膜のバーズビ
ーク直下まで不純物添加が可能であり、かつ均一に分布
させることができる。
これにより、トランジスタの高周波特性を劣化させるこ
となく、接合リーク不良を除去でき、トランジスタの特
性改善９歩留りの大幅向上が期待でき、その実用」二の
効果は大である。
となく、接合リーク不良を除去でき、トランジスタの特
性改善９歩留りの大幅向上が期待でき、その実用」二の
効果は大である。
第１図（ａ）ないしくｃ）は本発明の一実施例における
半導体装置製造方法のイオン注入形成の工程順断面図、
第２図は従来例の断面図である。 １．４ ・Ｎ型導電層、 ２・・分離絶縁膜、３・・・
Ｐ型部電層。 特許出願人 松下電子工業株式会社 第１図 Ｌ水注入 ＋１４１３２ １ ／ ｒ 第２図 ボロー７、ヒ木江入
半導体装置製造方法のイオン注入形成の工程順断面図、
第２図は従来例の断面図である。 １．４ ・Ｎ型導電層、 ２・・分離絶縁膜、３・・・
Ｐ型部電層。 特許出願人 松下電子工業株式会社 第１図 Ｌ水注入 ＋１４１３２ １ ／ ｒ 第２図 ボロー７、ヒ木江入
Claims (1)
- 導電性半導体基板に分離絶縁膜を形成する工程、前記
分離絶縁膜を自己整合的に利用して不純物を添加する工
程を有し、前記不純物の添加方法をイオン注入とし、イ
オン注入時、注入角度が３０゜〜６０゜で、かつ前記導
電性半導体基板をその面内において複数回回転させるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1948488A JPH01196121A (ja) | 1988-02-01 | 1988-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1948488A JPH01196121A (ja) | 1988-02-01 | 1988-02-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196121A true JPH01196121A (ja) | 1989-08-07 |
Family
ID=12000625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1948488A Pending JPH01196121A (ja) | 1988-02-01 | 1988-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196121A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462849A (ja) * | 1990-06-25 | 1992-02-27 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5405788A (en) * | 1993-05-24 | 1995-04-11 | Micron Technology, Inc. | Method for forming and tailoring the electrical characteristics of semiconductor devices |
| EP0766295A1 (en) * | 1995-09-29 | 1997-04-02 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for forming a high frequency bipolar transistor structure comprising an oblique implantation step |
| EP0817247A1 (en) * | 1996-06-26 | 1998-01-07 | STMicroelectronics S.r.l. | Process for the fabrication of integrated circuits with contacts self-aligned to active areas |
| US6812531B1 (en) | 1998-05-11 | 2004-11-02 | Stmicroelectronics S.R.L. | Matrix of memory cells fabricated by means of a self-aligned source process, comprising ROM memory cells, and related manufacturing process |
-
1988
- 1988-02-01 JP JP1948488A patent/JPH01196121A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462849A (ja) * | 1990-06-25 | 1992-02-27 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5405788A (en) * | 1993-05-24 | 1995-04-11 | Micron Technology, Inc. | Method for forming and tailoring the electrical characteristics of semiconductor devices |
| EP0766295A1 (en) * | 1995-09-29 | 1997-04-02 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for forming a high frequency bipolar transistor structure comprising an oblique implantation step |
| US5940711A (en) * | 1995-09-29 | 1999-08-17 | Stmicroelectronics, S.R.L. | Method for making high-frequency bipolar transistor |
| EP0817247A1 (en) * | 1996-06-26 | 1998-01-07 | STMicroelectronics S.r.l. | Process for the fabrication of integrated circuits with contacts self-aligned to active areas |
| US6812531B1 (en) | 1998-05-11 | 2004-11-02 | Stmicroelectronics S.R.L. | Matrix of memory cells fabricated by means of a self-aligned source process, comprising ROM memory cells, and related manufacturing process |
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