JP3165118B2 - 半導体装置 - Google Patents
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであって、更に詳細には、同一のシリコン基板上に
バイポ−ラ及び金属−酸化物−半導体（ＭＯＳ）装置を
同時的に形成する技術に関するものである。
ものであって、更に詳細には、同一のシリコン基板上に
バイポ−ラ及び金属−酸化物−半導体（ＭＯＳ）装置を
同時的に形成する技術に関するものである。
【０００２】
【従来の技術】バイポ−ラ装置及びＭＯＳ装置を製造す
る方法は公知である。通常、バイポ−ラ装置とＭＯＳ装
置とは構造的に異なるので、バイポ−ラ装置はＭＯＳ装
置とは別個に製造される。バイポ−ラ装置及びＭＯＳ装
置の両方を使用する回路は、個別的なチップを使用して
構成せねばならないことを意味しており、そのことは製
品の寸法を大型化させ且つコストを上昇させることとな
る。
る方法は公知である。通常、バイポ−ラ装置とＭＯＳ装
置とは構造的に異なるので、バイポ−ラ装置はＭＯＳ装
置とは別個に製造される。バイポ−ラ装置及びＭＯＳ装
置の両方を使用する回路は、個別的なチップを使用して
構成せねばならないことを意味しており、そのことは製
品の寸法を大型化させ且つコストを上昇させることとな
る。
【０００３】バイポ−ラ装置とＭＯＳ装置とを結合する
場合には、装置を製造する為の一体化したアプロ−チが
考案されねばならない。然し乍ら、１つのタイプの装置
に使用される製造技術を適用すると、通常、別のタイプ
の装置の性能を劣化させることとなる。例えば、バイポ
−ラトランジスタにおけるシリコン基板への電気的コン
タクトを形成する一般的な方法においては、基板の表面
上に付着したポリシリコン層を使用する。該シリコン基
板への電気的コンタクトは、このポリシリコン層を介し
て行われる。その結果得られる構成体は、「埋込コンタ
クト」と呼称される。然し乍ら、ポリシリコン／シリコ
ン界面層は、装置を介しての直列抵抗を増加させる。こ
のことは、バイポ−ラ装置においてはそれほど重要では
ない。何故ならば、バイポ−ラ装置のベ−スはそれを介
して流れる電流が小さいからであり、又バイポ−ラ装置
は本来的に高い抵抗を持っているからである。然し乍
ら、ＭＯＳ装置におけるソ−ス及びドレインは、電流の
全てを担持し、従って直列抵抗が増加すると、装置の性
能を著しく影響される。直列抵抗は、コンタクト区域を
増加させることによって改善させることが可能である
が、その結果歩留は減少する。最後に、ＭＯＳ装置にお
いて使用される薄いゲ−ト酸化物層は、バイポ−ラ製造
方法に露呈される場合には、汚染されたり機械的損傷を
受けたりすることがある。
場合には、装置を製造する為の一体化したアプロ−チが
考案されねばならない。然し乍ら、１つのタイプの装置
に使用される製造技術を適用すると、通常、別のタイプ
の装置の性能を劣化させることとなる。例えば、バイポ
−ラトランジスタにおけるシリコン基板への電気的コン
タクトを形成する一般的な方法においては、基板の表面
上に付着したポリシリコン層を使用する。該シリコン基
板への電気的コンタクトは、このポリシリコン層を介し
て行われる。その結果得られる構成体は、「埋込コンタ
クト」と呼称される。然し乍ら、ポリシリコン／シリコ
ン界面層は、装置を介しての直列抵抗を増加させる。こ
のことは、バイポ−ラ装置においてはそれほど重要では
ない。何故ならば、バイポ−ラ装置のベ−スはそれを介
して流れる電流が小さいからであり、又バイポ−ラ装置
は本来的に高い抵抗を持っているからである。然し乍
ら、ＭＯＳ装置におけるソ−ス及びドレインは、電流の
全てを担持し、従って直列抵抗が増加すると、装置の性
能を著しく影響される。直列抵抗は、コンタクト区域を
増加させることによって改善させることが可能である
が、その結果歩留は減少する。最後に、ＭＯＳ装置にお
いて使用される薄いゲ−ト酸化物層は、バイポ−ラ製造
方法に露呈される場合には、汚染されたり機械的損傷を
受けたりすることがある。
【０００４】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、単一の製造プロセスを使用して同時的にバ
イポ−ラ装置及びＭＯＳ装置を製造する改良した半導体
装置を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、単一の製造プロセスを使用して同時的にバ
イポ−ラ装置及びＭＯＳ装置を製造する改良した半導体
装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明においては、ＭＯ
Ｓ装置の性能に著しい影響を与えることなしに埋込コン
タクトを使用することを可能としており、且つ装置の性
能又は一体性を阻害することなしにＭＯＳ装置において
非常に薄いゲ−ト酸化膜層を使用することが可能であ
る。
Ｓ装置の性能に著しい影響を与えることなしに埋込コン
タクトを使用することを可能としており、且つ装置の性
能又は一体性を阻害することなしにＭＯＳ装置において
非常に薄いゲ−ト酸化膜層を使用することが可能であ
る。
【０００６】本発明の１実施例においては、シリコン基
板をバイポ−ラ領域とＭＯＳ領域とに分割している。次
いで、薄いゲ−ト酸化物層を該シリコン基板上に熱的に
成長させる。薄いポリシリコン層をゲ−ト酸化物層上に
付着させて、爾後の処理の期間中ゲ−ト酸化物層を保護
し、次いで薄いポリシリコン層及びゲ−ト酸化物層の両
方を、エミッタを形成すべきバイポ−ラ領域から除去す
る。ゲ−ト酸化物層の一体性を維持する為に、ポリシリ
コンエッチ期間中に使用されるホトレジストマスクはゲ
−ト酸化物エッチの期間中に保持され、且つ該ゲ−ト酸
化物は緩衝酸化物エッチ溶液中でエッチされる。次い
で、厚いポリシリコン層を該シリコン基板のバイポ−ラ
領域及びＭＯＳ領域上に付着し、且つ該基板を、夫々、
バイポ−ラ装置及びＭＯＳ装置のエミッタ及びゲ−トを
形成する為にマスクする。エミッタ及びゲ−ト位置をマ
スクした後に、夫々のエミッタ及びゲ−トを形成する為
に該ポリシリコンを該バイポ−ラ領域及びＭＯＳ領域か
ら同時的にエッチする。エミッタを形成すべき区域上の
ポリシリコンはＭＯＳ領域上のポリシリコンよりも一層
薄いので、エミッタを囲繞するシリコン基板はエミッタ
島状部を形成する為にエッチする。所望により、バイポ
−ラ装置のベ−ス及びコレクタ及びＭＯＳ装置のソ−ス
及びドレイン用の区域を、これらの領域への埋込コンタ
クトを設ける為のポリシリコンのエッチングの期間中に
選択的にマスクする。
板をバイポ−ラ領域とＭＯＳ領域とに分割している。次
いで、薄いゲ−ト酸化物層を該シリコン基板上に熱的に
成長させる。薄いポリシリコン層をゲ−ト酸化物層上に
付着させて、爾後の処理の期間中ゲ−ト酸化物層を保護
し、次いで薄いポリシリコン層及びゲ−ト酸化物層の両
方を、エミッタを形成すべきバイポ−ラ領域から除去す
る。ゲ−ト酸化物層の一体性を維持する為に、ポリシリ
コンエッチ期間中に使用されるホトレジストマスクはゲ
−ト酸化物エッチの期間中に保持され、且つ該ゲ−ト酸
化物は緩衝酸化物エッチ溶液中でエッチされる。次い
で、厚いポリシリコン層を該シリコン基板のバイポ−ラ
領域及びＭＯＳ領域上に付着し、且つ該基板を、夫々、
バイポ−ラ装置及びＭＯＳ装置のエミッタ及びゲ−トを
形成する為にマスクする。エミッタ及びゲ−ト位置をマ
スクした後に、夫々のエミッタ及びゲ−トを形成する為
に該ポリシリコンを該バイポ−ラ領域及びＭＯＳ領域か
ら同時的にエッチする。エミッタを形成すべき区域上の
ポリシリコンはＭＯＳ領域上のポリシリコンよりも一層
薄いので、エミッタを囲繞するシリコン基板はエミッタ
島状部を形成する為にエッチする。所望により、バイポ
−ラ装置のベ−ス及びコレクタ及びＭＯＳ装置のソ−ス
及びドレイン用の区域を、これらの領域への埋込コンタ
クトを設ける為のポリシリコンのエッチングの期間中に
選択的にマスクする。
【０００７】
【発明の実施の態様】以下、添付の図面を参考に、本発
明の具体的実施の態様について詳細に説明する。
明の具体的実施の態様について詳細に説明する。
【０００８】図１は、従来の方法に従って予備的な処理
を行った後のシリコン基板４を示している。例えば、シ
リコン基板４は処理されて、バイポ−ラ領域８と、ＮＭ
ＯＳ領域１２と、ＰＭＯＳ領域１６とが形成されてい
る。バイポ−ラ領域８は、ＮＰＮトランジスタを形成す
る為に使用することが意図されており、一方ＮＭＯＳ領
域１２は、ＮチャンネルＭＯＳ装置を形成する為に使用
することが意図されており、且つＰＭＯＳ領域１６は、
ＰチャンネルＭＯＳ装置を形成する為に使用することが
意図されている。
を行った後のシリコン基板４を示している。例えば、シ
リコン基板４は処理されて、バイポ−ラ領域８と、ＮＭ
ＯＳ領域１２と、ＰＭＯＳ領域１６とが形成されてい
る。バイポ−ラ領域８は、ＮＰＮトランジスタを形成す
る為に使用することが意図されており、一方ＮＭＯＳ領
域１２は、ＮチャンネルＭＯＳ装置を形成する為に使用
することが意図されており、且つＰＭＯＳ領域１６は、
ＰチャンネルＭＯＳ装置を形成する為に使用することが
意図されている。
【０００９】シリコン基板４は、Ｐ導電型物質から形成
されている。従って、バイポ−ラ領域８及びＰＭＯＳ領
域１６は、その中に、夫々砒素ド−プＮ＋埋込層２０及
び２４が形成されている。Ｎ＋埋込層２０及び２４は、
例えば、米国特許第３，６４８，１２５号（発明者Doug
las L. Peltzer)に開示されているプロセスによって形
成することが可能である。Ｎ＋埋込層２０及び２４の上
方にはＮウエル２８及び３２が夫々形成されており、そ
れは、公知の技術によって基板４内に例えば燐等の適宜
のＮ型不純物を拡散させることによって形成される。Ｎ
＋埋込層２０及び２４は、通常、約１×１０20原子数／
ccの不純物濃度を有しており、約１ミクロンの厚さであ
り、一方Ｎウエル２８及び３２は、通常、約１×１０16
原子数／ccの不純物濃度を持っており且つ約０．８ミク
ロンの厚さを持っている。
されている。従って、バイポ−ラ領域８及びＰＭＯＳ領
域１６は、その中に、夫々砒素ド−プＮ＋埋込層２０及
び２４が形成されている。Ｎ＋埋込層２０及び２４は、
例えば、米国特許第３，６４８，１２５号（発明者Doug
las L. Peltzer)に開示されているプロセスによって形
成することが可能である。Ｎ＋埋込層２０及び２４の上
方にはＮウエル２８及び３２が夫々形成されており、そ
れは、公知の技術によって基板４内に例えば燐等の適宜
のＮ型不純物を拡散させることによって形成される。Ｎ
＋埋込層２０及び２４は、通常、約１×１０20原子数／
ccの不純物濃度を有しており、約１ミクロンの厚さであ
り、一方Ｎウエル２８及び３２は、通常、約１×１０16
原子数／ccの不純物濃度を持っており且つ約０．８ミク
ロンの厚さを持っている。
【００１０】基板４の上には、二酸化シリコン層３６及
び窒化シリコン層４０が設けられている。二酸化シリコ
ン層３６は、好適には、３０分の間約９００℃の温度で
好適には蒸気であるが酸素か又は蒸気の雰囲気中に基板
４を位置させることによって基板４の表面上に熱的に成
長させる。二酸化シリコン層３６は、約３５０Å乃至４
５０Å、好適には４００Å、の範囲内の厚さを持ってい
る。窒化シリコン層４０は、ＣＶＤによって二酸化シリ
コン層３６の上に付着させることが可能である。窒化シ
リコン層４０は、約１５００Å乃至１７００Å、好適に
は１６００Å、の範囲内の厚さを有している。最後に、
全面コーティング、好適にはスピニング法によって、約
１．５ミクロンの厚さへホトレジスト層４４を窒化シリ
コン層４０上に付着させる。ホトレジスト層４４をパタ
ーン露光に露呈させ、従って該ホトレジストを現像させ
ることにより、図２に示される如きホトレジスト層４４
の部分を発生させる。これらのホトレジスト層４４の残
存部分は、マスクとして機能し、ホトレジスト層４４の
残存部分によって保護されていない区域内の窒化シリコ
ンからなる層４０のエッチングを行うことを可能として
いる。このエッチングは、好適には、例えばＳＦ6等の
プラズマを使用するドライエッチである。これにより、
図２に示した構成体が得られる。
び窒化シリコン層４０が設けられている。二酸化シリコ
ン層３６は、好適には、３０分の間約９００℃の温度で
好適には蒸気であるが酸素か又は蒸気の雰囲気中に基板
４を位置させることによって基板４の表面上に熱的に成
長させる。二酸化シリコン層３６は、約３５０Å乃至４
５０Å、好適には４００Å、の範囲内の厚さを持ってい
る。窒化シリコン層４０は、ＣＶＤによって二酸化シリ
コン層３６の上に付着させることが可能である。窒化シ
リコン層４０は、約１５００Å乃至１７００Å、好適に
は１６００Å、の範囲内の厚さを有している。最後に、
全面コーティング、好適にはスピニング法によって、約
１．５ミクロンの厚さへホトレジスト層４４を窒化シリ
コン層４０上に付着させる。ホトレジスト層４４をパタ
ーン露光に露呈させ、従って該ホトレジストを現像させ
ることにより、図２に示される如きホトレジスト層４４
の部分を発生させる。これらのホトレジスト層４４の残
存部分は、マスクとして機能し、ホトレジスト層４４の
残存部分によって保護されていない区域内の窒化シリコ
ンからなる層４０のエッチングを行うことを可能として
いる。このエッチングは、好適には、例えばＳＦ6等の
プラズマを使用するドライエッチである。これにより、
図２に示した構成体が得られる。
【００１１】窒化シリコン層４０をエッチした後に、ホ
トレジスト層４４の残存部分を、例えば、溶媒又は酸素
プラズマによって除去し、且つ半凹設分離酸化物（ＳＲ
ＯＸ）領域４８、５２、５６がドライ酸素又は蒸気の存
在下において熱酸化により形成される。好適には、ＳＲ
ＯＸ領域４８、５２、５６は、９００℃の温度で蒸気中
において熱酸化によって、約５０００Å乃至約６０００
Å、好適には５５００Åの厚さに形成する。その結果、
バイポ−ラ領域８は、ＳＲＯＸ領域５２によってＮＭＯ
Ｓ領域１２から電気的に分離されており、且つＮＭＯＳ
領域１２は、ＳＲＯＸ領域５６によってＰＭＯＳ領域１
６から電気的に分離されている。ＳＲＯＸ領域４８は、
バイポ−ラ領域８をコレクタ領域６４とベ−ス／エミッ
タ領域６８とに分離する。
トレジスト層４４の残存部分を、例えば、溶媒又は酸素
プラズマによって除去し、且つ半凹設分離酸化物（ＳＲ
ＯＸ）領域４８、５２、５６がドライ酸素又は蒸気の存
在下において熱酸化により形成される。好適には、ＳＲ
ＯＸ領域４８、５２、５６は、９００℃の温度で蒸気中
において熱酸化によって、約５０００Å乃至約６０００
Å、好適には５５００Åの厚さに形成する。その結果、
バイポ−ラ領域８は、ＳＲＯＸ領域５２によってＮＭＯ
Ｓ領域１２から電気的に分離されており、且つＮＭＯＳ
領域１２は、ＳＲＯＸ領域５６によってＰＭＯＳ領域１
６から電気的に分離されている。ＳＲＯＸ領域４８は、
バイポ−ラ領域８をコレクタ領域６４とベ−ス／エミッ
タ領域６８とに分離する。
【００１２】ＳＲＯＸ領域４８、５２、５６を形成した
後、窒化シリコン層４０及び二酸化シリコン層３６の残
存部分を除去して図４に示した構成体を得る。窒化シリ
コン層４０の部分は、オルト燐酸内でのウエットエッチ
ングによって除去することが可能であり、且つ二酸化シ
リコン層３６は弗化水素酸内でのウエットエッチングに
よって除去することが可能である。
後、窒化シリコン層４０及び二酸化シリコン層３６の残
存部分を除去して図４に示した構成体を得る。窒化シリ
コン層４０の部分は、オルト燐酸内でのウエットエッチ
ングによって除去することが可能であり、且つ二酸化シ
リコン層３６は弗化水素酸内でのウエットエッチングに
よって除去することが可能である。
【００１３】図５に示した如く、次のステップは基板４
の露出した表面上に二酸化シリコンの薄い層７０を形成
することである。二酸化シリコン層７０は、好適には、
二酸化シリコン層３６と同一の態様で成長され、且つそ
れは約１５０Å乃至３００Å、好適には１７０Å、の範
囲内の厚さを有している。この範囲は、爾後の処理の期
間中に、汚染及び機械的損傷を回避する為に臨界的なも
のであることが経験的に判明した。次に、薄い多結晶シ
リコン層７２を、二酸化シリコン層７０及びＳＲＯＸ領
域４８、５２、５６上にブランケットコ−ティング即ち
全面コ−ティングとして付着させる。多結晶シリコン層
７２はＣＶＤによって付着され、且つそれは約５００Å
乃至１０００Å、好適には７００Å、の範囲内の厚さを
有している。この厚さの多結晶シリコン層７２は、爾後
の処理において二酸化シリコン７０を保護する為には臨
界的なものであることが経験的に判明した。
の露出した表面上に二酸化シリコンの薄い層７０を形成
することである。二酸化シリコン層７０は、好適には、
二酸化シリコン層３６と同一の態様で成長され、且つそ
れは約１５０Å乃至３００Å、好適には１７０Å、の範
囲内の厚さを有している。この範囲は、爾後の処理の期
間中に、汚染及び機械的損傷を回避する為に臨界的なも
のであることが経験的に判明した。次に、薄い多結晶シ
リコン層７２を、二酸化シリコン層７０及びＳＲＯＸ領
域４８、５２、５６上にブランケットコ−ティング即ち
全面コ−ティングとして付着させる。多結晶シリコン層
７２はＣＶＤによって付着され、且つそれは約５００Å
乃至１０００Å、好適には７００Å、の範囲内の厚さを
有している。この厚さの多結晶シリコン層７２は、爾後
の処理において二酸化シリコン７０を保護する為には臨
界的なものであることが経験的に判明した。
【００１４】次に、図６に示した如く、ホトレジスト層
７６を、ホトレジスト層４４と同一の態様で多結晶シリ
コン層７２上にブランケットコ−ティングとして付着さ
せる。ホトレジスト層７６を付着し且つ現像した後に、
開口８０をベ−ス／エミッタ領域６８上方及びシリコン
基板への埋込コンタクトを所望する領域の上方に形成す
る。この様な二つの領域が示されている。ホトレジスト
層７６の残存部分がマスクとして機能し、多結晶シリコ
ン層７２の露出部分はドライエッチによって除去され
る。ドライエッチは、例えばＳＦ6等のプラズマによっ
て行うことが可能である。次いで、酸化物層７０の露出
部分をＰ型不純物、好適にはボロン、でイオン注入し、
その場合に４０ＫｅＶのエネルギを使用して約１×１０
18原子数／ccの濃度に注入させる。このＰ型注入物は、
バイポ−ラ領域８のＮウエル２８内に初期的なベ−ス領
域８４を形成し、且つＰＭＯＳ領域１６内にソ−スコン
タクト領域８５を形成する。一方、Ｐ型注入物は、ＮＭ
ＯＳ領域１２内の露出領域下側のＰ型基板上に与える影
響を無視可能なものである。
７６を、ホトレジスト層４４と同一の態様で多結晶シリ
コン層７２上にブランケットコ−ティングとして付着さ
せる。ホトレジスト層７６を付着し且つ現像した後に、
開口８０をベ−ス／エミッタ領域６８上方及びシリコン
基板への埋込コンタクトを所望する領域の上方に形成す
る。この様な二つの領域が示されている。ホトレジスト
層７６の残存部分がマスクとして機能し、多結晶シリコ
ン層７２の露出部分はドライエッチによって除去され
る。ドライエッチは、例えばＳＦ6等のプラズマによっ
て行うことが可能である。次いで、酸化物層７０の露出
部分をＰ型不純物、好適にはボロン、でイオン注入し、
その場合に４０ＫｅＶのエネルギを使用して約１×１０
18原子数／ccの濃度に注入させる。このＰ型注入物は、
バイポ−ラ領域８のＮウエル２８内に初期的なベ−ス領
域８４を形成し、且つＰＭＯＳ領域１６内にソ−スコン
タクト領域８５を形成する。一方、Ｐ型注入物は、ＮＭ
ＯＳ領域１２内の露出領域下側のＰ型基板上に与える影
響を無視可能なものである。
【００１５】次いで、図７に示した如く、ホトレジスト
層７６をマスクとして維持しながら、ゲ−ト酸化物層７
０の露出部分を緩衝酸化物エッチによって除去する。次
いで、ホトレジスト層７６を除去し、且つ比較的厚い多
結晶シリコン層７４を、多結晶シリコン層７２の残存部
分及びシリコン基板４の露出区域上にＣＶＤによってブ
ランケットコ−ティングとして付着させる。多結晶シリ
コン層７４は、多結晶シリコン層７２よりも実質的に一
層厚く、且つ好適には約２２００Å乃至２８００Å、好
適には２５００Å、の範囲内の厚さを有している。次い
で、ホトレジスト層７７を付着し且つ現像して、エミッ
タを形成すべきベ−ス／エミッタ領域６８上方及びＮＭ
ＯＳ領域１２上方に開口８８を形成する。次いで、多結
晶シリコン層７２及び７４をイオン注入によってド−プ
してそれらの固有抵抗を低下させる。好適には、例えば
砒素の如きＮ型不純物を使用し、且つ該イオンを８０Ｋ
ｅＶのエネルギで約１×１０15乃至１×１０16原子数／
ccの濃度へ注入させる。これは、露出したポリシリコン
層の導電度を導体として機能すべく可及的に高いものと
するためである。ホトレジスト層７７の残存部分を除去
し、且つ次いで、該構成体を約９００℃乃至９５０℃の
温度で窒素雰囲気中において約３０分間アニ−ルさせ
る。これにより、拡散によって初期的ベ−ス領域８４及
びＰ＋領域８５を拡大させ且つＮ＋領域９２を形成す
る。
層７６をマスクとして維持しながら、ゲ−ト酸化物層７
０の露出部分を緩衝酸化物エッチによって除去する。次
いで、ホトレジスト層７６を除去し、且つ比較的厚い多
結晶シリコン層７４を、多結晶シリコン層７２の残存部
分及びシリコン基板４の露出区域上にＣＶＤによってブ
ランケットコ−ティングとして付着させる。多結晶シリ
コン層７４は、多結晶シリコン層７２よりも実質的に一
層厚く、且つ好適には約２２００Å乃至２８００Å、好
適には２５００Å、の範囲内の厚さを有している。次い
で、ホトレジスト層７７を付着し且つ現像して、エミッ
タを形成すべきベ−ス／エミッタ領域６８上方及びＮＭ
ＯＳ領域１２上方に開口８８を形成する。次いで、多結
晶シリコン層７２及び７４をイオン注入によってド−プ
してそれらの固有抵抗を低下させる。好適には、例えば
砒素の如きＮ型不純物を使用し、且つ該イオンを８０Ｋ
ｅＶのエネルギで約１×１０15乃至１×１０16原子数／
ccの濃度へ注入させる。これは、露出したポリシリコン
層の導電度を導体として機能すべく可及的に高いものと
するためである。ホトレジスト層７７の残存部分を除去
し、且つ次いで、該構成体を約９００℃乃至９５０℃の
温度で窒素雰囲気中において約３０分間アニ−ルさせ
る。これにより、拡散によって初期的ベ−ス領域８４及
びＰ＋領域８５を拡大させ且つＮ＋領域９２を形成す
る。
【００１６】次いで、図８に示した如く、ポリシリコン
層７４上にホトレジスト層９６を付着させる。ホトレジ
スト層９６を現像して、バイポ−ラ装置のエミッタを形
成する領域１００、ＮＭＯＳ装置のゲ−トを形成する領
域１０４、ＰＭＯＳ装置のゲ−トを形成する領域１０
６、及び例えばＳＲＯＸ領域５２等のシリコン基板への
埋込コンタクトを形成すべきポリシリコン層７４の領域
上方を除いて、ポリシリコン層７４の全ての区域を露出
させる。次いで、ポリシリコン層７４の露出部分を、ポ
リシリコンの露出部分が除去される迄、例えばＳＦ6等
のプラズマによってエッチする。ポリシリコンの幾つか
の区域は、ポリシリコン層７２及び７４を有しており、
一方ポリシリコンの他の区域はポリシリコン層７４のみ
を有しているので、ゲ−ト酸化物層７０によって保護さ
れていない基板４の部分は、ポリシリコン層７２のもの
に略等しい深さへエッチされる。これは、ベ−ス／エミ
ッタ領域６８において発生し且つエミッタ島状部１０８
を形成する。従って、ＮＭＯＳ及びＰＭＯＳゲ−トを形
成する領域１０４及び１０６内のポリシリコン層７２及
び７４の厚さは、ポリシリコン層７４及び領域１００内
のエミッタ島状部１０８の深さと同一である。
層７４上にホトレジスト層９６を付着させる。ホトレジ
スト層９６を現像して、バイポ−ラ装置のエミッタを形
成する領域１００、ＮＭＯＳ装置のゲ−トを形成する領
域１０４、ＰＭＯＳ装置のゲ−トを形成する領域１０
６、及び例えばＳＲＯＸ領域５２等のシリコン基板への
埋込コンタクトを形成すべきポリシリコン層７４の領域
上方を除いて、ポリシリコン層７４の全ての区域を露出
させる。次いで、ポリシリコン層７４の露出部分を、ポ
リシリコンの露出部分が除去される迄、例えばＳＦ6等
のプラズマによってエッチする。ポリシリコンの幾つか
の区域は、ポリシリコン層７２及び７４を有しており、
一方ポリシリコンの他の区域はポリシリコン層７４のみ
を有しているので、ゲ−ト酸化物層７０によって保護さ
れていない基板４の部分は、ポリシリコン層７２のもの
に略等しい深さへエッチされる。これは、ベ−ス／エミ
ッタ領域６８において発生し且つエミッタ島状部１０８
を形成する。従って、ＮＭＯＳ及びＰＭＯＳゲ−トを形
成する領域１０４及び１０６内のポリシリコン層７２及
び７４の厚さは、ポリシリコン層７４及び領域１００内
のエミッタ島状部１０８の深さと同一である。
【００１７】次いで、図９に示した如く、ホトレジスト
層９６を除去し、且つバイポ−ラ領域８のコレクタ領域
６４及びＮＭＯＳ領域１２を除いて基板４上全てにホト
レジスト層１１０を付着させる。次いで、軽度にド−プ
したドレイン（ＬＤＤ）注入を、約１×１０13乃至１×
１０14原子数／ccの濃度へ、４０ＫｅＶの注入エネルギ
で露出領域上に燐イオンを使用して行う。
層９６を除去し、且つバイポ−ラ領域８のコレクタ領域
６４及びＮＭＯＳ領域１２を除いて基板４上全てにホト
レジスト層１１０を付着させる。次いで、軽度にド−プ
したドレイン（ＬＤＤ）注入を、約１×１０13乃至１×
１０14原子数／ccの濃度へ、４０ＫｅＶの注入エネルギ
で露出領域上に燐イオンを使用して行う。
【００１８】次いで、図１０に示した如く、ホトレジス
ト層１１０を除去し且つホトレジスト層１１４を基板４
上に付着させる。次いで、ホトレジスト層１１４を現像
して、ベ−ス／エミッタ領域６８及びＰＭＯＳ領域１６
上方に開口１１８を形成する。次いで、Ｐ型ＬＤＤ注入
を行うが、好適には、約１×１０13乃至１×１０14原子
数／cｃ、好適には５×１０13原子数／cc、の濃度へ５
０ＫｅＶの注入エネルギで二弗化ボロンを使用して形成
する。その後に、ホトレジスト層１１４を除去する。
ト層１１０を除去し且つホトレジスト層１１４を基板４
上に付着させる。次いで、ホトレジスト層１１４を現像
して、ベ−ス／エミッタ領域６８及びＰＭＯＳ領域１６
上方に開口１１８を形成する。次いで、Ｐ型ＬＤＤ注入
を行うが、好適には、約１×１０13乃至１×１０14原子
数／cｃ、好適には５×１０13原子数／cc、の濃度へ５
０ＫｅＶの注入エネルギで二弗化ボロンを使用して形成
する。その後に、ホトレジスト層１１４を除去する。
【００１９】次いで、図１１に示した如く、約１５００
Å乃至は４０００Å、好適には２０００Å、の範囲内の
厚さへ基板４の全表面上にＣＶＤによって適合性二酸化
シリコン層を付着させる。次いで、二酸化シリコン層１
２２を、約１５分間約９００℃で加熱することによって
ＬＴＯ高密度化操作に露呈させる。
Å乃至は４０００Å、好適には２０００Å、の範囲内の
厚さへ基板４の全表面上にＣＶＤによって適合性二酸化
シリコン層を付着させる。次いで、二酸化シリコン層１
２２を、約１５分間約９００℃で加熱することによって
ＬＴＯ高密度化操作に露呈させる。
【００２０】次いで、図１２に示した如く、二酸化シリ
コン層１２２を、好適にはＨｅ・Ｃ2Ｆ6・ＣＨＦ3を有
するプラズマ中で非等方性エッチへ露呈させて、スペ−
サ１２６、１２８、１３０、１３２、１３４、１３６、
１３７、１３８、１３９、１４０、１４１、１４２を形
成する。
コン層１２２を、好適にはＨｅ・Ｃ2Ｆ6・ＣＨＦ3を有
するプラズマ中で非等方性エッチへ露呈させて、スペ−
サ１２６、１２８、１３０、１３２、１３４、１３６、
１３７、１３８、１３９、１４０、１４１、１４２を形
成する。
【００２１】図１３に示した次のステップにおいて、ホ
トレジストマスク１１０と同様のホトレジストマスク１
４４を付着し且つ現像してコレクタ領域６４及びＮＭＯ
Ｓ領域１２を露出させる。次いで、Ｎ型イオン注入を約
５×１０15原子数／ccの濃度へ１００ＫｅＶの注入エネ
ルギで好適には砒素を使用して行ってＮＭＯＳ装置のソ
−ス及びドレイン領域とバイポ−ラ装置のコレクタとを
形成する。その後に、基板４を約３０分間９００℃の温
度でアニ−ルしてバイポ−ラ領域８内にＮ＋コレクタ１
４５を形成すると共にＮＭＯＳ領域１２内にＮ＋ソ−ス
１４６（これはＮ＋領域９２と合流する）及びＮ＋ドレ
イン１４７を形成する。
トレジストマスク１１０と同様のホトレジストマスク１
４４を付着し且つ現像してコレクタ領域６４及びＮＭＯ
Ｓ領域１２を露出させる。次いで、Ｎ型イオン注入を約
５×１０15原子数／ccの濃度へ１００ＫｅＶの注入エネ
ルギで好適には砒素を使用して行ってＮＭＯＳ装置のソ
−ス及びドレイン領域とバイポ−ラ装置のコレクタとを
形成する。その後に、基板４を約３０分間９００℃の温
度でアニ−ルしてバイポ−ラ領域８内にＮ＋コレクタ１
４５を形成すると共にＮＭＯＳ領域１２内にＮ＋ソ−ス
１４６（これはＮ＋領域９２と合流する）及びＮ＋ドレ
イン１４７を形成する。
【００２２】同様に、図１４に示した如く、ホトレジス
ト層１５０を付着し且つ現像してＰＭＯＳ領域１６上方
に開口１５４を形成し、次いで約３×１０15原子数／cc
の濃度へ５０ＫｅＶの注入エネルギで二弗化ボロンを使
用してＰ型イオン注入を実施してＰＭＯＳ装置のソ−ス
及びドレインを形成する。次いで、図１５に示した如
く、ホトレジスト層１５０を除去し、且つ、約１×１０
14原子数／ccの濃度へ５０ＫｅＶでの注入エネルギでＢ
Ｆ2を使用して最終的なブランケット（全面）のマスク
されることのないＰ型注入を行ってバイポ−ラ装置の外
因的ベ−スを形成する。次いで、基板４を約４０分間９
００℃の温度でアニ−ルして、バイポ−ラ領域８内にベ
−ス１５５（これは領域８４と合流する）を形成すると
共に、ＰＭＯＳ領域１６内にＰ＋ソ−ス１５６（これは
Ｐ＋領域８５と合流する）及びＰ＋ドレイン１５７を形
成する。
ト層１５０を付着し且つ現像してＰＭＯＳ領域１６上方
に開口１５４を形成し、次いで約３×１０15原子数／cc
の濃度へ５０ＫｅＶの注入エネルギで二弗化ボロンを使
用してＰ型イオン注入を実施してＰＭＯＳ装置のソ−ス
及びドレインを形成する。次いで、図１５に示した如
く、ホトレジスト層１５０を除去し、且つ、約１×１０
14原子数／ccの濃度へ５０ＫｅＶでの注入エネルギでＢ
Ｆ2を使用して最終的なブランケット（全面）のマスク
されることのないＰ型注入を行ってバイポ−ラ装置の外
因的ベ−スを形成する。次いで、基板４を約４０分間９
００℃の温度でアニ−ルして、バイポ−ラ領域８内にベ
−ス１５５（これは領域８４と合流する）を形成すると
共に、ＰＭＯＳ領域１６内にＰ＋ソ−ス１５６（これは
Ｐ＋領域８５と合流する）及びＰ＋ドレイン１５７を形
成する。
【００２３】最後に、図１６に示した如く、露出したシ
リコン及びポリシリコン領域は、公知の技術を使用し
て、シリサイド化させて、シリサイド層１７３を形成す
る。基板４を、例えばＬＴＯ等の公知の技術を使用して
付着した酸化物からなる平坦化層１７４で被覆する。次
いで、平坦化層１７４をエッチして、これ又公知の技術
を使用して導電性領域へメタルコンタクト１７８を形成
する。
リコン及びポリシリコン領域は、公知の技術を使用し
て、シリサイド化させて、シリサイド層１７３を形成す
る。基板４を、例えばＬＴＯ等の公知の技術を使用して
付着した酸化物からなる平坦化層１７４で被覆する。次
いで、平坦化層１７４をエッチして、これ又公知の技術
を使用して導電性領域へメタルコンタクト１７８を形成
する。
【００２４】以上、本発明の具体的実施の態様に付いて
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものでは無く、本発明の技術的範囲を逸脱する
こと無しに種々の変形が可能であることは勿論である。
例えば、本技術を使用してバイポ−ラ装置のない単一の
ＭＯＳ装置を製造することが可能であり、且つ形成され
るバイポ−ラ装置のベ−ス、コレクタ、エミッタ、及び
形成されるＭＯＳ装置のソ−ス、ドレイン、ゲ−トは、
所望により、埋込コンタクトで選択的に電気的にコンタ
クトさせることが可能である。
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものでは無く、本発明の技術的範囲を逸脱する
こと無しに種々の変形が可能であることは勿論である。
例えば、本技術を使用してバイポ−ラ装置のない単一の
ＭＯＳ装置を製造することが可能であり、且つ形成され
るバイポ−ラ装置のベ−ス、コレクタ、エミッタ、及び
形成されるＭＯＳ装置のソ−ス、ドレイン、ゲ−トは、
所望により、埋込コンタクトで選択的に電気的にコンタ
クトさせることが可能である。
【００２５】尚、本発明は、その実施上、以下の構成の
１つ又はそれ以上を有することが可能なものである。
１つ又はそれ以上を有することが可能なものである。
【００２６】(1) 半導体装置においてポリシリコンゲ
−トとポリシリコンエミッタとを同時的に形成する方法
において、シリコン基板のエミッタ領域及びゲ−ト領域
上に薄いゲ−ト酸化物層を成長させ、前記ゲ−ト酸化物
層上に薄いポリシリコン層を付着させ、前記シリコン基
板のエミッタ領域から薄いポリシリコン層を除去し、前
記シリコン基板のエミッタ領域からゲ−ト酸化物層を除
去し、前記シリコン基板のエミッタ領域及びゲ−ト領域
上に厚いポリシリコン層を付着し、夫々エミッタ及びゲ
−トを形成する為に前記エミッタ領域及びゲ−ト領域を
マスクし、夫々エミッタ及びゲ−トを形成する為に前記
エミッタ領域及びゲ−ト領域から前記ポリシリコンを同
時的にエッチングする、上記各ステップを有することを
特徴とする方法。
−トとポリシリコンエミッタとを同時的に形成する方法
において、シリコン基板のエミッタ領域及びゲ−ト領域
上に薄いゲ−ト酸化物層を成長させ、前記ゲ−ト酸化物
層上に薄いポリシリコン層を付着させ、前記シリコン基
板のエミッタ領域から薄いポリシリコン層を除去し、前
記シリコン基板のエミッタ領域からゲ−ト酸化物層を除
去し、前記シリコン基板のエミッタ領域及びゲ−ト領域
上に厚いポリシリコン層を付着し、夫々エミッタ及びゲ
−トを形成する為に前記エミッタ領域及びゲ−ト領域を
マスクし、夫々エミッタ及びゲ−トを形成する為に前記
エミッタ領域及びゲ−ト領域から前記ポリシリコンを同
時的にエッチングする、上記各ステップを有することを
特徴とする方法。
【００２７】(2) 上記第(1)項において、前記ポリシリ
コン層除去ステップが、前記薄いポリシリコン層上にブ
ランケットコ−ティングとしてホトレジスト層を付着
し、前記エミッタ領域上方のポリシリコン層の一部を露
出させる為に前記ホトレジスト層内に開口を形成する為
にホトレジスト層を現像し、前記エミッタ領域上方のゲ
−ト酸化物層の部分を露出させる為に前記ポリシリコン
層の露出部分をエッチングする、各ステップを有するこ
とを特徴とする方法。
コン層除去ステップが、前記薄いポリシリコン層上にブ
ランケットコ−ティングとしてホトレジスト層を付着
し、前記エミッタ領域上方のポリシリコン層の一部を露
出させる為に前記ホトレジスト層内に開口を形成する為
にホトレジスト層を現像し、前記エミッタ領域上方のゲ
−ト酸化物層の部分を露出させる為に前記ポリシリコン
層の露出部分をエッチングする、各ステップを有するこ
とを特徴とする方法。
【００２８】(3) 上記第(2)項において、前記ゲ−ト酸
化物層除去ステップが、前記ホトレジスト層を維持し、
緩衝酸化物エッチング溶液中で前記ゲ−ト酸化物層の露
出部分をエッチングする、上記各ステップを有すること
を特徴とする方法。
化物層除去ステップが、前記ホトレジスト層を維持し、
緩衝酸化物エッチング溶液中で前記ゲ−ト酸化物層の露
出部分をエッチングする、上記各ステップを有すること
を特徴とする方法。
【００２９】(4) 上記第(3)項において、前記ゲ−ト酸
化物成長ステップが、前記シリコン基板のエミッタ領域
及びゲ−ト領域上に二酸化シリコン層を成長させるステ
ップを有しており、前記二酸化シリコンが約１５０Å乃
至約３００Åの範囲内の厚さを有していることを特徴と
する方法。
化物成長ステップが、前記シリコン基板のエミッタ領域
及びゲ−ト領域上に二酸化シリコン層を成長させるステ
ップを有しており、前記二酸化シリコンが約１５０Å乃
至約３００Åの範囲内の厚さを有していることを特徴と
する方法。
【００３０】(5) 上記第(4)項において、前記ポリシリ
コン層付着ステップが、約５００Å乃至約１０００Åの
厚さへポリシリコン層を付着させるステップを有してい
ることを特徴とする方法。
コン層付着ステップが、約５００Å乃至約１０００Åの
厚さへポリシリコン層を付着させるステップを有してい
ることを特徴とする方法。
【００３１】(6) 上記第(5)項において、更に、前記シ
リコン基板上にブランケットコ−ティングとして適合性
酸化物層を付着し、前記バイポ−ラ層及び前記ＭＯＳ領
域から前記適合性層を非等方的にエッチングする、各ス
テップを有することを特徴とする方法。
リコン基板上にブランケットコ−ティングとして適合性
酸化物層を付着し、前記バイポ−ラ層及び前記ＭＯＳ領
域から前記適合性層を非等方的にエッチングする、各ス
テップを有することを特徴とする方法。
【００３２】(7) 半導体装置においてポリシリコンエ
ミッタとポリシリコンゲ−トとを同時的に形成する方法
において、バイポ−ラ装置用のシリコン基板内にバイポ
−ラ領域を形成し、前記バイポ−ラ領域はコレクタ領域
と呼称される第１領域と前記第領域から第１フィ−ルド
酸化物領域によって離隔されている第２領域とを有して
おり、前記シリコン基板内にＭＯＳ装置用のＭＯＳ領域
を形成し、前記ＭＯＳ領域は第２フィ−ルド酸化物領域
によって前記バイポ−ラ領域から離隔されており、前記
ＭＯＳ領域上及び前記バイポ−ラ領域上に薄いゲ−ト酸
化物層を形成し、前記バイポ−ラ領域上及び前記ＭＯＳ
領域上に薄いポリシリコン層を形成し、前記第２領域か
ら前記薄いポリシリコン層を除去し、前記第２領域から
前記薄いゲ−ト酸化物層を除去し、前記バイポ−ラ領域
上及び前記ＭＯＳ領域上に厚いポリシリコン層を付着さ
せ、エミッタ形成用に前記第２領域の一部をマスクし、
前記バイポ−ラ領域及びＭＯＳ領域のマスクした部分以
外のバイポ−ラ領域及びＭＯＳ領域から前記ポリシリコ
ンを同時的にエッチングし、前記コレクタ領域から前記
薄いゲ−ト酸化物層を除去し、前記コレクタ領域及び前
記ＭＯＳ領域を第１導電型へド−プし、前記第２領域を
前記コレクタ領域の導電型と反対の導電型へド−プし、
前記バイポ−ラ領域上及び前記ＭＯＳ領域上に適合性酸
化物層を付着し、前記バイポ−ラ領域及び前記ＭＯＳ領
域から前記適合性層を非等方的にエッチングする、上記
各ステップを有することを特徴とする方法。
ミッタとポリシリコンゲ−トとを同時的に形成する方法
において、バイポ−ラ装置用のシリコン基板内にバイポ
−ラ領域を形成し、前記バイポ−ラ領域はコレクタ領域
と呼称される第１領域と前記第領域から第１フィ−ルド
酸化物領域によって離隔されている第２領域とを有して
おり、前記シリコン基板内にＭＯＳ装置用のＭＯＳ領域
を形成し、前記ＭＯＳ領域は第２フィ−ルド酸化物領域
によって前記バイポ−ラ領域から離隔されており、前記
ＭＯＳ領域上及び前記バイポ−ラ領域上に薄いゲ−ト酸
化物層を形成し、前記バイポ−ラ領域上及び前記ＭＯＳ
領域上に薄いポリシリコン層を形成し、前記第２領域か
ら前記薄いポリシリコン層を除去し、前記第２領域から
前記薄いゲ−ト酸化物層を除去し、前記バイポ−ラ領域
上及び前記ＭＯＳ領域上に厚いポリシリコン層を付着さ
せ、エミッタ形成用に前記第２領域の一部をマスクし、
前記バイポ−ラ領域及びＭＯＳ領域のマスクした部分以
外のバイポ−ラ領域及びＭＯＳ領域から前記ポリシリコ
ンを同時的にエッチングし、前記コレクタ領域から前記
薄いゲ−ト酸化物層を除去し、前記コレクタ領域及び前
記ＭＯＳ領域を第１導電型へド−プし、前記第２領域を
前記コレクタ領域の導電型と反対の導電型へド−プし、
前記バイポ−ラ領域上及び前記ＭＯＳ領域上に適合性酸
化物層を付着し、前記バイポ−ラ領域及び前記ＭＯＳ領
域から前記適合性層を非等方的にエッチングする、上記
各ステップを有することを特徴とする方法。
【００３３】(8) 上記第(7)項において、前記ポリシリ
コン層除去ステップが、前記薄いポリシリコン層上にブ
ランケットコ−ティングとしてホトレジスト層を付着
し、前記エミッタ領域上方の前記ポリシリコン層の部分
を露出する為に前記ホトレジスト層内に開口を形成する
為に前記ホトレジスト層を現像し、前記エミッタ領域上
方の前記ゲ−ト酸化物層の部分を露出する為に前記ポリ
シリコン層の露出部分をエッチングする、各ステップを
有することを特徴とする方法。
コン層除去ステップが、前記薄いポリシリコン層上にブ
ランケットコ−ティングとしてホトレジスト層を付着
し、前記エミッタ領域上方の前記ポリシリコン層の部分
を露出する為に前記ホトレジスト層内に開口を形成する
為に前記ホトレジスト層を現像し、前記エミッタ領域上
方の前記ゲ−ト酸化物層の部分を露出する為に前記ポリ
シリコン層の露出部分をエッチングする、各ステップを
有することを特徴とする方法。
【００３４】(9) 上記第(8)項において、前記ゲ−ト酸
化物層除去ステップが、前記ホトレジスト層を維持し、
緩衝酸化物エッチング溶液中で前記ゲ−ト酸化物層の露
出部分をエッチングする、各ステップを有することを特
徴とする方法。
化物層除去ステップが、前記ホトレジスト層を維持し、
緩衝酸化物エッチング溶液中で前記ゲ−ト酸化物層の露
出部分をエッチングする、各ステップを有することを特
徴とする方法。
【００３５】(10) 上記第(9)項において、前記ゲ−ト
酸化物成長ステップが、前記シリコン基板のエミッタ領
域及びゲ−ト領域上に二酸化シリコン層を成長させるス
テップを有しており、前記二酸化シリコンが約１５０Å
乃至約３００Åの範囲内の厚さを有していることを特徴
とする方法。
酸化物成長ステップが、前記シリコン基板のエミッタ領
域及びゲ−ト領域上に二酸化シリコン層を成長させるス
テップを有しており、前記二酸化シリコンが約１５０Å
乃至約３００Åの範囲内の厚さを有していることを特徴
とする方法。
【００３６】(11) 上記第(10)項において、前記ポリシ
リコン層付着ステップが、約５００Å乃至約１０００Å
の厚さへポリシリコン層を付着するステップを有してい
ることを特徴とする方法。
リコン層付着ステップが、約５００Å乃至約１０００Å
の厚さへポリシリコン層を付着するステップを有してい
ることを特徴とする方法。
【００３７】(12) 単一シリコン基板内に形成された半
導体装置において、バイポ−ラトランジスタとＭＯＳト
ランジスタとが設けられており、前記バイポ−ラトラン
ジスタは、第１導電型を持った半導体物質から形成され
るコレクタと、前記コレクタ領域へ電気的に結合されて
おり且つ前記コレクタ領域を形成する半導体物質の導電
型と反対の導電型を持った半導体物質から形成されてい
るベ−ス領域と、エミッタを形成する為に前記ベ−ス領
域と電気的にコンタクトしており且つ前記コレクタ領域
を形成する半導体物質と同一の導電型を持った不純物で
ド−プされている多結晶シリコン層と、を有しており、
前記ＭＯＳトランジスタは、第１導電型を持った半導体
物質から形成されるソ−ス領域と、前記ソ−ス領域を形
成する半導体物質と同一の導電型を持った半導体物質か
ら形成されており且つ前記ソ−ス領域から離隔されてい
るドレイン領域と、前記ソ−ス領域及びゲ−ト領域との
間に前記シリコン基板上に付着させた薄いゲ−ト酸化物
層と、ゲ−ト電極を形成する為に前記ゲ−ト酸化物層上
に付着されており且つ前記ソ−ス領域及びドレイン領域
を形成する半導体物質の導電型と反対の導電型を持った
不純物でド−プされている多結晶シリコン層と、を有し
ていることを特徴とする半導体装置。
導体装置において、バイポ−ラトランジスタとＭＯＳト
ランジスタとが設けられており、前記バイポ−ラトラン
ジスタは、第１導電型を持った半導体物質から形成され
るコレクタと、前記コレクタ領域へ電気的に結合されて
おり且つ前記コレクタ領域を形成する半導体物質の導電
型と反対の導電型を持った半導体物質から形成されてい
るベ−ス領域と、エミッタを形成する為に前記ベ−ス領
域と電気的にコンタクトしており且つ前記コレクタ領域
を形成する半導体物質と同一の導電型を持った不純物で
ド−プされている多結晶シリコン層と、を有しており、
前記ＭＯＳトランジスタは、第１導電型を持った半導体
物質から形成されるソ−ス領域と、前記ソ−ス領域を形
成する半導体物質と同一の導電型を持った半導体物質か
ら形成されており且つ前記ソ−ス領域から離隔されてい
るドレイン領域と、前記ソ−ス領域及びゲ−ト領域との
間に前記シリコン基板上に付着させた薄いゲ−ト酸化物
層と、ゲ−ト電極を形成する為に前記ゲ−ト酸化物層上
に付着されており且つ前記ソ−ス領域及びドレイン領域
を形成する半導体物質の導電型と反対の導電型を持った
不純物でド−プされている多結晶シリコン層と、を有し
ていることを特徴とする半導体装置。
【００３８】(13) 上記第(12)項において、前記ゲ−ト
酸化物層は約１５０Å乃至約３００Åの範囲内の厚さを
有していることを特徴とする装置。
酸化物層は約１５０Å乃至約３００Åの範囲内の厚さを
有していることを特徴とする装置。
【００３９】(14) 上記第(13)項において、前記エミッ
タを形成する前記ポリシリコン層は、約２２００Å乃至
約２８００Åの範囲内の厚さを有していることを特徴と
する装置。
タを形成する前記ポリシリコン層は、約２２００Å乃至
約２８００Åの範囲内の厚さを有していることを特徴と
する装置。
【００４０】(15) 上記第(14)項において、前記多結晶
シリコン層は約２７００Å乃至約３８００Åの範囲内の
厚さを有していることを特徴とする装置。
シリコン層は約２７００Å乃至約３８００Åの範囲内の
厚さを有していることを特徴とする装置。
【図１】 本発明に従って合体したバイポ−ラ／ＣＭＯ
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
【図２】 本発明に従って合体したバイポ−ラ／ＣＭＯ
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
【図３】 本発明に従って合体したバイポ−ラ／ＣＭＯ
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
【図４】 本発明に従って合体したバイポ−ラ／ＣＭＯ
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
【図５】 本発明に従って合体したバイポ−ラ／ＣＭＯ
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
【図６】 本発明に従って合体したバイポ−ラ／ＣＭＯ
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
【図７】 本発明に従って合体したバイポ−ラ／ＣＭＯ
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
【図８】 本発明に従って合体したバイポ−ラ／ＣＭＯ
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
【図９】 本発明に従って合体したバイポ−ラ／ＣＭＯ
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
Ｓ装置を製造する場合の１段階における状態を示した概
略断面図。
【図１０】 本発明に従って合体したバイポ−ラ／ＣＭ
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
【図１１】 本発明に従って合体したバイポ−ラ／ＣＭ
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
【図１２】 本発明に従って合体したバイポ−ラ／ＣＭ
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
【図１３】 本発明に従って合体したバイポ−ラ／ＣＭ
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
【図１４】 本発明に従って合体したバイポ−ラ／ＣＭ
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
【図１５】 本発明に従って合体したバイポ−ラ／ＣＭ
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
【図１６】 本発明に従って合体したバイポ−ラ／ＣＭ
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
ＯＳ装置を製造する場合の１段階における状態を示した
概略断面図。
４：シリコン基板 ８：バイポ−ラ領域 １２：ＮＭＯＳ領域 １６：ＰＭＯＳ領域 ３６：二酸化シリコン層 ４０：窒化シリコン層 ４４：ホトレジスト層 ４８，５２，５６：凹設分離酸化物領域 ６４：コレクタ領域 ６８：ベ−ス／エミッタ領域 ７０：二酸化シリコン層 ７２：薄い多結晶シリコン層 ７６：ホトレジスト層 ８０：開口 １１０，１１４：ホトレジスト層 １４４：ホトレジストマスク １７３：シリサイド層 １７４：平坦化層
フロントページの続き (72)発明者 レダ アール． ラズーク アメリカ合衆国， カリフォルニア 94087， サニーベル， ポイント ク レアー 1419 (72)発明者 モニール エイチ． エル−ダイワニイ アメリカ合衆国， カリフォルニア 95051， サンタ クララ， ガツダー コート 1393 (72)発明者 プラティープ タンタスード アメリカ合衆国， カリフォルニア 95148， サン ノゼ， センターウッ ド ウエイ 3077 (56)参考文献 特開 昭63−72552（ＪＰ，Ａ) 特開 昭63−246862（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06
Claims (1)
- 【請求項１】 単一シリコン基板内に形成された半導体
装置において、バイポーラトランジスタとＭＯＳトラン
ジスタとが設けられており、前記バイポーラトランジス
タは、第１導電型を持った半導体物質から形成されるコ
レクタ領域と、前記コレクタ領域へ電気的に結合されて
おり且つ前記コレクタ領域を形成する半導体物質の導電
型と反対の導電型を持った半導体物質から形成されてい
るベース領域と、前記コレクタ領域を形成する半導体物
質と同一の導電型を持った不純物でドープされている第
１多結晶シリコン層の下側の基板部分の周りが凹設され
て形成されているエミッタ島状部と、を有しており、前
記ＭＯＳトランジスタは、第１導電型を持った半導体物
質から形成されるソース領域と、前記ソース領域を形成
する半導体物質と同一の導電型を持った半導体物質から
形成されており且つ前記ソース領域から離隔されている
ドレイン領域と、前記ソース領域及びドレイン領域との
間に前記シリコン基板上に設けた薄いゲート酸化物層
と、ゲート電極を形成する為に前記ゲート酸化物層上に
付着されており且つ前記ソース領域及びドレイン領域を
形成する半導体物質の導電型と反対の導電型をもった不
純物でドープされており且つ前記第１多結晶シリコン層
と同時的に形成された多結晶シリコン部分を少なくとも
その一部として包含している第２多結晶シリコン層と、
を有していることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14507688A | 1988-01-19 | 1988-01-19 | |
| US145076 | 1988-01-19 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008734A Division JP2895845B2 (ja) | 1988-01-19 | 1989-01-19 | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 |
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|---|---|
| JPH11191597A JPH11191597A (ja) | 1999-07-13 |
| JP3165118B2 true JP3165118B2 (ja) | 2001-05-14 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008734A Expired - Fee Related JP2895845B2 (ja) | 1988-01-19 | 1989-01-19 | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 |
| JP28286898A Expired - Lifetime JP3165118B2 (ja) | 1988-01-19 | 1998-10-05 | 半導体装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008734A Expired - Fee Related JP2895845B2 (ja) | 1988-01-19 | 1989-01-19 | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 |
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|---|---|
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| IT1248534B (it) * | 1991-06-24 | 1995-01-19 | Sgs Thomson Microelectronics | Procedimento per la realizzazione di strutture di calibrazione particolarmente per la taratura di macchine di misura del disallineamento in circuiti integrati in genere. |
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| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| US5411900A (en) * | 1993-03-05 | 1995-05-02 | Deutsche Itt Industries, Gmbh | Method of fabricating a monolithic integrated circuit with at least one CMOS field-effect transistor and one NPN bipolar transistor |
| DE4319437C1 (de) * | 1993-03-05 | 1994-05-19 | Itt Ind Gmbh Deutsche | Verfahren zur Herstellung einer monolithisch integrierten Schaltung mit mindestens einem CMOS-Feldeffekttransistor und einem npn-Bipolar-Transistor |
| FR2702307B1 (fr) * | 1993-03-05 | 1995-08-18 | Itt Ind Gmbh Deutsche | Procédé de fabrication d'un circuit intégré monolithique avec au moins un transistor à effet de champ CMOS et un transistor npn bipolaire. |
| DE19523536A1 (de) * | 1994-07-12 | 1996-01-18 | Siemens Ag | Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe |
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Family Cites Families (7)
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|---|---|---|---|---|
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| JPS6298663A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 半導体集積回路装置 |
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| DE3680520D1 (de) * | 1986-03-22 | 1991-08-29 | Itt Ind Gmbh Deutsche | Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor. |
| JPS62239563A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | 半導体装置の製造方法 |
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- 1989-01-19 JP JP1008734A patent/JP2895845B2/ja not_active Expired - Fee Related
-
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