JPH07135256A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07135256A JPH07135256A JP5153637A JP15363793A JPH07135256A JP H07135256 A JPH07135256 A JP H07135256A JP 5153637 A JP5153637 A JP 5153637A JP 15363793 A JP15363793 A JP 15363793A JP H07135256 A JPH07135256 A JP H07135256A
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- well
- film
- type
- semiconductor substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 相補形ＭＯＳトランジスタを製造することに
ある。 【構成】 まず、フィールド酸化膜４で素子分離された
基板１の表面に、ゲート酸化膜５及びこの上にゲート電
極６を形成する（図１（ａ））。次いで、この上に酸化
膜８を堆積させる（図１（ｂ））。次いで、ｎウェル３
の上部にのみ、フォトレジスト９をパターン形成した
後、露出した酸化膜８に対して、リンをイオン注入する
（図１（ｃ））。次いで、ｎウェル３上部のフォトレジ
スト９を除去した後、ｐウェル２の上部にのみ、フォト
レジスト９をパターン形成する。そして、ｎウェル３の
上部に露出した酸化膜８に対して、ボロンをイオン注入
する（図１（ｄ））。この後、酸化膜８に熱処理を施
し、この酸化膜８中に注入された各不純物を、基板１中
に同時に拡散させる。
ある。 【構成】 まず、フィールド酸化膜４で素子分離された
基板１の表面に、ゲート酸化膜５及びこの上にゲート電
極６を形成する（図１（ａ））。次いで、この上に酸化
膜８を堆積させる（図１（ｂ））。次いで、ｎウェル３
の上部にのみ、フォトレジスト９をパターン形成した
後、露出した酸化膜８に対して、リンをイオン注入する
（図１（ｃ））。次いで、ｎウェル３上部のフォトレジ
スト９を除去した後、ｐウェル２の上部にのみ、フォト
レジスト９をパターン形成する。そして、ｎウェル３の
上部に露出した酸化膜８に対して、ボロンをイオン注入
する（図１（ｄ））。この後、酸化膜８に熱処理を施
し、この酸化膜８中に注入された各不純物を、基板１中
に同時に拡散させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、ＬＤＤ構造を有するＭＯＳ型トランジスタ
の製造方法に関する。
関し、特に、ＬＤＤ構造を有するＭＯＳ型トランジスタ
の製造方法に関する。
【０００２】
【従来の技術】従来から行われているＭＯＳ型トランジ
スタのＬＤＤ（Lightly Doped Drain）構造の製造方法
を図４に示す。まず、不純物濃度１×１０15ｃｍ-3程度
のＰ型シリコン基板１上に厚さ１００〜３００オングス
トロームのゲート酸化膜５を形成し、２５００〜５００
０オングストローム程度のゲートとなるＮ型多結晶シリ
コン７を選択的に形成する（図４（ａ））。次に、フォ
トレジスト９をマスクとして、Ｎ型多結晶シリコンの囲
りに、Ｎ型不純物であるリン又はヒ素を選択的にイオン
注入する（図４（ｂ））。イオン注入のドープ量は、１
×１０12〜１×１０13ｃｍ-2で注入エネルギーは３０ｋ
ｅＶ程度が適当である。このようにして低濃度Ｎ型拡散
領域１１を形成する。次に、常圧ＣＶＤ法を用いてシリ
コン酸化膜８を成長させる（図４（ｃ））。その膜厚は
２０００〜４０００オングストロームである。次に、異
方性エッチングで酸化膜８を除去することにより、Ｎ型
多結晶シリコン３の側壁にのみ酸化膜を残す（図４
（ｄ））。次に、再びフォトレジスト９をマスクとし
て、ヒ素をイオン注入して高濃度Ｎ型多結晶１３を形成
し、ソース及びドレイン領域を形成する。
スタのＬＤＤ（Lightly Doped Drain）構造の製造方法
を図４に示す。まず、不純物濃度１×１０15ｃｍ-3程度
のＰ型シリコン基板１上に厚さ１００〜３００オングス
トロームのゲート酸化膜５を形成し、２５００〜５００
０オングストローム程度のゲートとなるＮ型多結晶シリ
コン７を選択的に形成する（図４（ａ））。次に、フォ
トレジスト９をマスクとして、Ｎ型多結晶シリコンの囲
りに、Ｎ型不純物であるリン又はヒ素を選択的にイオン
注入する（図４（ｂ））。イオン注入のドープ量は、１
×１０12〜１×１０13ｃｍ-2で注入エネルギーは３０ｋ
ｅＶ程度が適当である。このようにして低濃度Ｎ型拡散
領域１１を形成する。次に、常圧ＣＶＤ法を用いてシリ
コン酸化膜８を成長させる（図４（ｃ））。その膜厚は
２０００〜４０００オングストロームである。次に、異
方性エッチングで酸化膜８を除去することにより、Ｎ型
多結晶シリコン３の側壁にのみ酸化膜を残す（図４
（ｄ））。次に、再びフォトレジスト９をマスクとし
て、ヒ素をイオン注入して高濃度Ｎ型多結晶１３を形成
し、ソース及びドレイン領域を形成する。
【０００３】また、微細化に伴い、非常に浅い低濃度拡
散層接合が必要となりつつある。これを実現した製造方
法は、Ｓａｉｔｏ．Ｍ氏等により、1992 International
Electron Devices Meeting Technical Digest pp901
〜pp904(1992) に示されている。すなわち、まず、ゲー
トになるＮ型多結晶シリコン７を選択的に形成する（図
５（ａ））。次に、ＢＳＧ膜１０を常圧ＣＶＤ法で堆積
させる（図５（ｂ））。膜厚は２０００〜４０００オン
グストロームである。続いて、異方性エッチングでＢＳ
Ｇ膜１０を除去し、Ｎ型多結晶シリコン７の側壁にのみ
残す（図５（ｃ））。次に、１０００℃、１５秒の条件
で、残存したＢＳＧ膜１０よりボロンを基板１中に浅く
拡散させ、低濃度ｐ型拡散層１２を形成する（図５
（ｄ））。最後に、フォトレジスト９をマスクとしてボ
ロンをイオン注入して高濃度ｐ型拡散層１４を形成し、
ソース及びドレイン領域を形成する（図５（ｅ））。
散層接合が必要となりつつある。これを実現した製造方
法は、Ｓａｉｔｏ．Ｍ氏等により、1992 International
Electron Devices Meeting Technical Digest pp901
〜pp904(1992) に示されている。すなわち、まず、ゲー
トになるＮ型多結晶シリコン７を選択的に形成する（図
５（ａ））。次に、ＢＳＧ膜１０を常圧ＣＶＤ法で堆積
させる（図５（ｂ））。膜厚は２０００〜４０００オン
グストロームである。続いて、異方性エッチングでＢＳ
Ｇ膜１０を除去し、Ｎ型多結晶シリコン７の側壁にのみ
残す（図５（ｃ））。次に、１０００℃、１５秒の条件
で、残存したＢＳＧ膜１０よりボロンを基板１中に浅く
拡散させ、低濃度ｐ型拡散層１２を形成する（図５
（ｄ））。最後に、フォトレジスト９をマスクとしてボ
ロンをイオン注入して高濃度ｐ型拡散層１４を形成し、
ソース及びドレイン領域を形成する（図５（ｅ））。
【０００４】
【発明が解決しようとする課題】従来のＬＤＤ構造の製
造方法では、単純にイオン注入の条件を変えるだけで
は、浅い接合をつくることができないという問題があっ
た。
造方法では、単純にイオン注入の条件を変えるだけで
は、浅い接合をつくることができないという問題があっ
た。
【０００５】また、図５に例示したような、非常に浅い
接合をつくる製造方法では、ｎ型領域にのみＬＤＤ構造
を形成することはできるが、相補形ＭＯＳトランジスタ
は、製造することができないという欠点があった。
接合をつくる製造方法では、ｎ型領域にのみＬＤＤ構造
を形成することはできるが、相補形ＭＯＳトランジスタ
は、製造することができないという欠点があった。
【０００６】本発明は、このような課題を解決すべくな
されたものであり、その目的は、浅い接合を制御性良く
形成できる半導体装置の製造方法を提供することにあ
る。また、他の目的は、この製造方法を利用し、相補形
ＭＯＳトランジスタを製造することにある。
されたものであり、その目的は、浅い接合を制御性良く
形成できる半導体装置の製造方法を提供することにあ
る。また、他の目的は、この製造方法を利用し、相補形
ＭＯＳトランジスタを製造することにある。
【０００７】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、第１導電領域を有する半導体基板の表
面に、ゲート酸化膜を形成すると共に、この上にゲート
電極を形成する第１工程と、この第１工程を経た半導体
基板の表面に、酸化膜を堆積させる第２工程と、この酸
化膜に対して、第２導電形の不純物を注入する第３工程
と、この酸化膜に熱処理を施し、酸化膜中に注入された
第２導電形の不純物を、半導体基板内に拡散させる第４
工程とを含むことを特徴とする。
置の製造方法は、第１導電領域を有する半導体基板の表
面に、ゲート酸化膜を形成すると共に、この上にゲート
電極を形成する第１工程と、この第１工程を経た半導体
基板の表面に、酸化膜を堆積させる第２工程と、この酸
化膜に対して、第２導電形の不純物を注入する第３工程
と、この酸化膜に熱処理を施し、酸化膜中に注入された
第２導電形の不純物を、半導体基板内に拡散させる第４
工程とを含むことを特徴とする。
【０００８】また、この第３工程を経た酸化膜に対して
異方性エッチングを施し、ゲート電極の両側にサイドウ
ォールを形成した後、この第４工程を実施しても良い。
異方性エッチングを施し、ゲート電極の両側にサイドウ
ォールを形成した後、この第４工程を実施しても良い。
【０００９】さらに、相補形ＭＯＳトランジスタを製造
する場合には、第１工程として、フィールド酸化膜によ
って互いに分離された第１導電領域及び第２導電領域の
表面にそれぞれゲート酸化膜を形成すると共に、この各
ゲート酸化膜上にゲート電極を形成する。次いで、第２
工程として、この第１工程を経た半導体基板の表面に、
酸化膜を堆積させる。次いで、第３工程として、第１導
電領域上に位置する酸化膜に対して第１保護膜を形成し
た後、第２導電領域上に位置する酸化膜に対して、第１
導電形の不純物を注入する。次いで、第４工程として、
この第１保護膜を除去すると共に、第２導電領域上に位
置する酸化膜に対して第２保護膜を形成した後、第１導
電領域上に位置する酸化膜に対して、第２導電形の不純
物を注入する。次いで、第５工程として、この第２保護
膜を除去した後、この酸化膜に熱処理を施すことによ
り、この酸化膜中に注入された第１及び第２導電形の不
純物を、半導体基板内に拡散させる工程を含むことを特
徴とする。
する場合には、第１工程として、フィールド酸化膜によ
って互いに分離された第１導電領域及び第２導電領域の
表面にそれぞれゲート酸化膜を形成すると共に、この各
ゲート酸化膜上にゲート電極を形成する。次いで、第２
工程として、この第１工程を経た半導体基板の表面に、
酸化膜を堆積させる。次いで、第３工程として、第１導
電領域上に位置する酸化膜に対して第１保護膜を形成し
た後、第２導電領域上に位置する酸化膜に対して、第１
導電形の不純物を注入する。次いで、第４工程として、
この第１保護膜を除去すると共に、第２導電領域上に位
置する酸化膜に対して第２保護膜を形成した後、第１導
電領域上に位置する酸化膜に対して、第２導電形の不純
物を注入する。次いで、第５工程として、この第２保護
膜を除去した後、この酸化膜に熱処理を施すことによ
り、この酸化膜中に注入された第１及び第２導電形の不
純物を、半導体基板内に拡散させる工程を含むことを特
徴とする。
【００１０】なお、この第５工程では、第２保護膜を除
去した後、この表面の酸化膜に対して異方性エッチング
を施し、各ゲート電極の両側に、それぞれサイドウォー
ルを形成した後、熱処理を施しても良い。
去した後、この表面の酸化膜に対して異方性エッチング
を施し、各ゲート電極の両側に、それぞれサイドウォー
ルを形成した後、熱処理を施しても良い。
【００１１】
【作用】第１の半導体装置の製造方法では、ＭＯＳトラ
ンジスタの導電形に応じたｐ形或いはｎ形の不純物を、
酸化膜中に一旦注入し、この後、この酸化膜に熱処理を
施す。この熱処理によって、酸化膜中に注入されたｐ形
或いはｎ形の導電形の不純物が、半導体基板内に拡散さ
れる。
ンジスタの導電形に応じたｐ形或いはｎ形の不純物を、
酸化膜中に一旦注入し、この後、この酸化膜に熱処理を
施す。この熱処理によって、酸化膜中に注入されたｐ形
或いはｎ形の導電形の不純物が、半導体基板内に拡散さ
れる。
【００１２】また、第２の半導体装置の製造方法では、
酸化膜の一部を第１保護膜、或いは第２保護膜で被覆
し、非被覆部分に所望の導電形不純物を注入する。これ
によって、酸化膜には、ｐ形の不純物が注入された領域
とｎ形の不純物が注入された領域が存在することとな
る。これに熱処理を施すことにより、これらの不純物が
それぞれ半導体基板内に拡散され、ｐＭＯＳ領域とｎＭ
ＯＳ領域との双方に、浅い接合領域が同時に形成され
る。
酸化膜の一部を第１保護膜、或いは第２保護膜で被覆
し、非被覆部分に所望の導電形不純物を注入する。これ
によって、酸化膜には、ｐ形の不純物が注入された領域
とｎ形の不純物が注入された領域が存在することとな
る。これに熱処理を施すことにより、これらの不純物が
それぞれ半導体基板内に拡散され、ｐＭＯＳ領域とｎＭ
ＯＳ領域との双方に、浅い接合領域が同時に形成され
る。
【００１３】
【実施例】以下、本発明にかかる半導体装置の製造方法
を、添付図面に基づいて工程順に説明する。
を、添付図面に基づいて工程順に説明する。
【００１４】まず、図１（ａ）を参照して、単結晶ｐ型
シリコン（Ｓｉ）の基板１上に、ｐウェル２、ｎウェル
３を形成し、さらに素子間を分離するためのフィールド
酸化膜４を形成する。次いで、このフィールド酸化膜４
を含む基板１表面に、熱酸化によって、絶縁膜となるゲ
ート酸化膜５を、膜厚１００〜３００オングストローム
程度に形成する。その後、減圧ＣＶＤ法によって、ゲー
ト電極となる多結晶シリコンを２０００〜４０００オン
グストローム程度の膜厚に形成する（図示せず）。そし
て、この多結晶シリコン膜を低抵抗化するために、リン
等の不純物を熱拡散法或いはイオン注入法によって、３
×１０20〜６×１０20ｃｍ-3程度の高濃度にドープした
後、通常のフォトリソグラフィー技術を利用すると共
に、レジストをマスクとしたエッチングを行い、ゲート
電極７のパターニングを行う。
シリコン（Ｓｉ）の基板１上に、ｐウェル２、ｎウェル
３を形成し、さらに素子間を分離するためのフィールド
酸化膜４を形成する。次いで、このフィールド酸化膜４
を含む基板１表面に、熱酸化によって、絶縁膜となるゲ
ート酸化膜５を、膜厚１００〜３００オングストローム
程度に形成する。その後、減圧ＣＶＤ法によって、ゲー
ト電極となる多結晶シリコンを２０００〜４０００オン
グストローム程度の膜厚に形成する（図示せず）。そし
て、この多結晶シリコン膜を低抵抗化するために、リン
等の不純物を熱拡散法或いはイオン注入法によって、３
×１０20〜６×１０20ｃｍ-3程度の高濃度にドープした
後、通常のフォトリソグラフィー技術を利用すると共
に、レジストをマスクとしたエッチングを行い、ゲート
電極７のパターニングを行う。
【００１５】次に、常圧ＣＶＤ法により、２０００〜３
０００オングストロームの酸化膜８を成長させる（図１
（ｂ））。
０００オングストロームの酸化膜８を成長させる（図１
（ｂ））。
【００１６】次に、ｎウェル３の上部にのみ、フォトレ
ジスト９をパターン形成した後、ｐウェル２の上部に露
出した酸化膜８に対して、リンをイオン注入する（図１
（ｃ））。注入条件は９０〜１５０ｋｅＶ、１×１０14
〜１×１０15ｃｍ-2である。
ジスト９をパターン形成した後、ｐウェル２の上部に露
出した酸化膜８に対して、リンをイオン注入する（図１
（ｃ））。注入条件は９０〜１５０ｋｅＶ、１×１０14
〜１×１０15ｃｍ-2である。
【００１７】次に、ｎウェル３上部のフォトレジスト９
を除去した後、こんどは、ｐウェル２の上部にのみ、フ
ォトレジスト９をパターン形成する。そして、ｎウェル
３の上部に露出した酸化膜８に対して、ボロンをイオン
注入する（図１（ｄ））。注入条件は、３０〜５０ｋｅ
Ｖ、１×１０14〜１×１０15ｃｍ-2程度である。
を除去した後、こんどは、ｐウェル２の上部にのみ、フ
ォトレジスト９をパターン形成する。そして、ｎウェル
３の上部に露出した酸化膜８に対して、ボロンをイオン
注入する（図１（ｄ））。注入条件は、３０〜５０ｋｅ
Ｖ、１×１０14〜１×１０15ｃｍ-2程度である。
【００１８】次に、このｐウェル２上部のフォトレジス
ト９を除去した後、酸化膜８全体に熱処理を施し、この
酸化膜８中に注入された各不純物を、基板１中に同時に
拡散させる。この拡散は、例えば１０００℃、１５〜３
０秒程度のＲＴＡ法を用いる。この熱処理によって、ｐ
ウェル２の表面には、低濃度ｎ型拡散層１１が形成さ
れ、ｎウェル３の表面には、低濃度ｐ型拡散層１２が形
成され、それぞれ厚さが３０〜４０ｍｍ程度の非常に浅
い接合が形成される（図２（ｅ））。
ト９を除去した後、酸化膜８全体に熱処理を施し、この
酸化膜８中に注入された各不純物を、基板１中に同時に
拡散させる。この拡散は、例えば１０００℃、１５〜３
０秒程度のＲＴＡ法を用いる。この熱処理によって、ｐ
ウェル２の表面には、低濃度ｎ型拡散層１１が形成さ
れ、ｎウェル３の表面には、低濃度ｐ型拡散層１２が形
成され、それぞれ厚さが３０〜４０ｍｍ程度の非常に浅
い接合が形成される（図２（ｅ））。
【００１９】次に、この酸化膜８に対して異方性エッチ
ングを施し、ゲート電極７の側壁にのみ酸化膜８を残す
（図２（ｆ））。
ングを施し、ゲート電極７の側壁にのみ酸化膜８を残す
（図２（ｆ））。
【００２０】以下、通常の製造方法と同様に、ｐＭＯＳ
部をフォトレジストで覆った後、ｎＭＯＳ部にヒ素をイ
オン注入し、また、ｎＭＯＳ部をフォトレジストで覆っ
た後、ｐＭＯＳ部にボロンをイオン注入する。これによ
って、高濃度ｎ型拡散層１３、及び高濃度ｐ型拡散層１
４を形成し、それぞれソース及びドレイン領域を形成す
る（図２（ｇ））。これ以降の工程は従来と同様であ
り、特に図示は省略するが、中間絶縁膜の形成、コンタ
クトホールの形成、メタル配線の形成及び保護膜の形成
を経て、ｎ型及びｐ型トランジスタを同一基板上に有す
る相補型ＭＯＳトランジスタが完成する。
部をフォトレジストで覆った後、ｎＭＯＳ部にヒ素をイ
オン注入し、また、ｎＭＯＳ部をフォトレジストで覆っ
た後、ｐＭＯＳ部にボロンをイオン注入する。これによ
って、高濃度ｎ型拡散層１３、及び高濃度ｐ型拡散層１
４を形成し、それぞれソース及びドレイン領域を形成す
る（図２（ｇ））。これ以降の工程は従来と同様であ
り、特に図示は省略するが、中間絶縁膜の形成、コンタ
クトホールの形成、メタル配線の形成及び保護膜の形成
を経て、ｎ型及びｐ型トランジスタを同一基板上に有す
る相補型ＭＯＳトランジスタが完成する。
【００２１】また、他の実施例を示す。この製造方法
は、前述した図１（ｄ）まで形成した後、図３（ｅ´）
のように、酸化膜８に対して異方性エッチングを施し、
この酸化膜８をゲート電極７の側壁部にだけ残して除去
する。次に、熱処理により酸化膜８中の不純物を基板１
中に拡散させ、低濃度ｎ型拡散層１１、低濃度ｐ型拡散
層１２を形成する（図３（ｆ´））。
は、前述した図１（ｄ）まで形成した後、図３（ｅ´）
のように、酸化膜８に対して異方性エッチングを施し、
この酸化膜８をゲート電極７の側壁部にだけ残して除去
する。次に、熱処理により酸化膜８中の不純物を基板１
中に拡散させ、低濃度ｎ型拡散層１１、低濃度ｐ型拡散
層１２を形成する（図３（ｆ´））。
【００２２】以下、前述の方法と同様に、高濃度ｎ型拡
散層１３、及び高濃度ｐ型拡散層１４を形成し、それぞ
れソース及びドレイン領域を形成する（図３（ｇ
´））。これ以降の工程は従来と同様であり、特に図示
は省略するが、中間絶縁膜の形成、コンタクトホールの
形成、メタル配線の形成及び保護膜の形成を経て、相補
型ＭＯＳトランジスタが完成する。
散層１３、及び高濃度ｐ型拡散層１４を形成し、それぞ
れソース及びドレイン領域を形成する（図３（ｇ
´））。これ以降の工程は従来と同様であり、特に図示
は省略するが、中間絶縁膜の形成、コンタクトホールの
形成、メタル配線の形成及び保護膜の形成を経て、相補
型ＭＯＳトランジスタが完成する。
【００２３】以上説明した各実施例は、相補型ＭＯＳト
ランジスタを製造する場合を例示したが、同様の方法に
よって、ｎＭＯＳトランジスタ、或いはｐＭＯＳトラン
ジスタを製造することも勿論可能である。この場合に
は、図１（ｃ）、（ｄ）で示すフォトレジスト９のパタ
ーン形成／除去の工程は不要であるが、それ以外の工程
は実質的に同一であり、説明は省略する。
ランジスタを製造する場合を例示したが、同様の方法に
よって、ｎＭＯＳトランジスタ、或いはｐＭＯＳトラン
ジスタを製造することも勿論可能である。この場合に
は、図１（ｃ）、（ｄ）で示すフォトレジスト９のパタ
ーン形成／除去の工程は不要であるが、それ以外の工程
は実質的に同一であり、説明は省略する。
【００２４】
【発明の効果】以上説明したように、本発明にかかる第
１の半導体装置の製造方法では、酸化膜に対して、第１
或いは第２導電形の不純物を注入することとしたので、
所定の領域にのみ、これらの不純物を注入できることと
なる。
１の半導体装置の製造方法では、酸化膜に対して、第１
或いは第２導電形の不純物を注入することとしたので、
所定の領域にのみ、これらの不純物を注入できることと
なる。
【００２５】また、第２の半導体装置の製造方法では、
この方法を利用して、酸化膜の一部を第１保護膜、或い
は第２保護膜で被覆し、非被覆部分に所望の導電形不純
物を注入するので、酸化膜中に、ｐ形の不純物が注入さ
れた領域とｎ形の不純物が注入された領域を形成でき
る。また、これに熱処理を施すことで、これらの不純物
がそれぞれ半導体基板内に拡散され、ｐＭＯＳ領域とｎ
ＭＯＳ領域との双方に、浅い接合領域が同時に形成され
るため、浅い接合をもつ相補形ＭＯＳトランジスタを製
造することが可能となる。
この方法を利用して、酸化膜の一部を第１保護膜、或い
は第２保護膜で被覆し、非被覆部分に所望の導電形不純
物を注入するので、酸化膜中に、ｐ形の不純物が注入さ
れた領域とｎ形の不純物が注入された領域を形成でき
る。また、これに熱処理を施すことで、これらの不純物
がそれぞれ半導体基板内に拡散され、ｐＭＯＳ領域とｎ
ＭＯＳ領域との双方に、浅い接合領域が同時に形成され
るため、浅い接合をもつ相補形ＭＯＳトランジスタを製
造することが可能となる。
【図１】（ａ）〜（ｄ）は、本発明にかかる半導体装置
の製造方法を順に示す工程図である。
の製造方法を順に示す工程図である。
【図２】（ｅ）〜（ｇ）は、図１に続く工程を順に示す
工程図である。
工程図である。
【図３】（ｅ´）〜（ｇ´）は、他の実施例を示す工程
図である。
図である。
【図４】（ａ）〜（ｅ）は、従来のＬＤＤ構造トランジ
スタの製造方法を示す工程図である。
スタの製造方法を示す工程図である。
【図５】（ａ）〜（ｅ）は、従来のＬＤＤ構造トランジ
スタの製造方法を示す工程図である。
スタの製造方法を示す工程図である。
１…基板、２…ｐウェル、３…ｎウェル、４…フィール
ド酸化膜、５…ゲート酸化膜、７…ゲート電極、８…酸
化膜、９…フォトレジスト（第１、第２保護膜）、１１
…低濃度ｎ型拡散層、１２…低濃度ｐ型拡散層、１３…
高濃度ｎ型拡散層、１４…高濃度ｐ型拡散層。
ド酸化膜、５…ゲート酸化膜、７…ゲート電極、８…酸
化膜、９…フォトレジスト（第１、第２保護膜）、１１
…低濃度ｎ型拡散層、１２…低濃度ｐ型拡散層、１３…
高濃度ｎ型拡散層、１４…高濃度ｐ型拡散層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78
Claims (4)
- 【請求項１】 第１導電領域を有する半導体基板の表面
に、ゲート酸化膜を形成すると共に、この上にゲート電
極を形成する第１工程と、 この第１工程を経た半導体基板の表面に、酸化膜を堆積
させる第２工程と、 前記酸化膜に対して、第２導電形の不純物を注入する第
３工程と、 前記酸化膜に熱処理を施し、この酸化膜中に注入された
第２導電形の不純物を、前記半導体基板内に拡散させる
第４工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第３工程を経た酸化膜に対して異方
性エッチングを施し、前記ゲート電極の両側にサイドウ
ォールを形成した後、前記第４工程を実施することを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 フィールド酸化膜によって互いに分離さ
れた第１導電領域及び第２導電領域の表面にそれぞれゲ
ート酸化膜を形成すると共に、この各ゲート酸化膜上に
ゲート電極を形成する第１工程と、 この第１工程を経た半導体基板の表面に、酸化膜を堆積
させる第２工程と、 第１導電領域上に位置する前記酸化膜に対して第１保護
膜を形成した後、第２導電領域上に位置する前記酸化膜
に対して、第１導電形の不純物を注入する第３工程と、 この第１保護膜を除去すると共に、第２導電領域上に位
置する前記酸化膜に対して第２保護膜を形成した後、第
１導電領域上に位置する前記酸化膜に対して、第２導電
形の不純物を注入する第４工程と、 この第２保護膜を除去した後、この酸化膜に熱処理を施
すことにより、この酸化膜中に注入された第１及び第２
導電形の不純物を、前記半導体基板内に拡散させる第５
工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第５工程では、前記第２保護膜を除
去した後、この表面の前記酸化膜に対して異方性エッチ
ングを施し、前記各ゲート電極の両側に、それぞれサイ
ドウォールを形成した後、熱処理を施すことを特徴とす
る請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153637A JPH07135256A (ja) | 1993-06-24 | 1993-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153637A JPH07135256A (ja) | 1993-06-24 | 1993-06-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135256A true JPH07135256A (ja) | 1995-05-23 |
Family
ID=15566874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153637A Pending JPH07135256A (ja) | 1993-06-24 | 1993-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268920B1 (ko) * | 1997-04-21 | 2000-12-01 | 김영환 | 반도체소자의제조방법 |
-
1993
- 1993-06-24 JP JP5153637A patent/JPH07135256A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268920B1 (ko) * | 1997-04-21 | 2000-12-01 | 김영환 | 반도체소자의제조방법 |
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