JPH0750352A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0750352A JPH0750352A JP21530593A JP21530593A JPH0750352A JP H0750352 A JPH0750352 A JP H0750352A JP 21530593 A JP21530593 A JP 21530593A JP 21530593 A JP21530593 A JP 21530593A JP H0750352 A JPH0750352 A JP H0750352A
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- Japan
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- bipolar transistor
- cmos
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- bipolar
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Abstract
(57)【要約】
【目的】 高性能なＢｉＣＭＯＳ構造を実現するため
に、バイポーラトランジスタ形成部への不純物イオン打
ち込み時に汚染物質が同時に打ち込まれることを防止し
てバイポーラトランジスタの特性劣化を防止した半導体
装置およびその製造方法を提供する。 【構成】 同一基板１上にバイポーラ素子とＣＭＯＳ素
子とを混載した半導体装置において、該バイポーラ素子
に対し、ＣＭＯＳ素子のゲート電極を形成するための電
気伝導膜７をマスクとして、不純物打ち込みを行う。
に、バイポーラトランジスタ形成部への不純物イオン打
ち込み時に汚染物質が同時に打ち込まれることを防止し
てバイポーラトランジスタの特性劣化を防止した半導体
装置およびその製造方法を提供する。 【構成】 同一基板１上にバイポーラ素子とＣＭＯＳ素
子とを混載した半導体装置において、該バイポーラ素子
に対し、ＣＭＯＳ素子のゲート電極を形成するための電
気伝導膜７をマスクとして、不純物打ち込みを行う。
Description
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に同一基板上にバイポーラ素子とＣＭ
ＯＳ素子とを混載したＢｉＣＭＯＳ構造の半導体装置に
関するものである。
造方法に関し、特に同一基板上にバイポーラ素子とＣＭ
ＯＳ素子とを混載したＢｉＣＭＯＳ構造の半導体装置に
関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの更なる大規模化、高性能
化が要求され、その中でバイポーラトランジスタの高性
能、高速性とＣＭＯＳトランジスタの高集積、低消費電
力の両方の利点を活かしたＢｉＣＭＯＳデバイスがメモ
リーやＭＰＵ等に適用され始めている。
化が要求され、その中でバイポーラトランジスタの高性
能、高速性とＣＭＯＳトランジスタの高集積、低消費電
力の両方の利点を活かしたＢｉＣＭＯＳデバイスがメモ
リーやＭＰＵ等に適用され始めている。
【０００３】このＢｉＣＭＯＳデバイスの高性能化のた
めには、最新の微細化されたＣＭＯＳ構造と高性能、超
高速のバイポーラトランジスタ構造の結合が必要である
が、プロセスステップ数の増大によるウエハコストの増
大、また、歩留の低下が製品化への大きな問題となる。
このためいくつかの工程の兼用化が必須となっている。
また、相互の熱処理条件の制約から、高濃度で形成され
る接合近傍に発生する結晶欠陥の問題もリーク電流の増
大、ノイズレベル悪化等、特にバイポーラトランジスタ
の各素子への影響が大きい。これらはそれぞれ最適化が
必要であるが、相互の熱処理条件等の制約のためＣＭＯ
Ｓとバイポーラトランジスタを各々最高特性とした組み
合わせはできず、コストを関数としたＬＳＩとしての高
速性能、高機能が商品化のポイントとなっている。
めには、最新の微細化されたＣＭＯＳ構造と高性能、超
高速のバイポーラトランジスタ構造の結合が必要である
が、プロセスステップ数の増大によるウエハコストの増
大、また、歩留の低下が製品化への大きな問題となる。
このためいくつかの工程の兼用化が必須となっている。
また、相互の熱処理条件の制約から、高濃度で形成され
る接合近傍に発生する結晶欠陥の問題もリーク電流の増
大、ノイズレベル悪化等、特にバイポーラトランジスタ
の各素子への影響が大きい。これらはそれぞれ最適化が
必要であるが、相互の熱処理条件等の制約のためＣＭＯ
Ｓとバイポーラトランジスタを各々最高特性とした組み
合わせはできず、コストを関数としたＬＳＩとしての高
速性能、高機能が商品化のポイントとなっている。
【０００４】図１２は、従来のＢｉＣＭＯＳ構造の半導
体装置の製造工程途中の断面図である。この図は、Ｂｉ
ＣＭＯＳのバイポーラトランジスタ（ＮＰＮ）のベース
領域形成のためのイオンインプランテーション（以下イ
ンプラという）を行うための窓開け後の断面を示す。Ｐ
型基板１０１にＮ＋型埋込み層１０２およびＰ型埋込み
層１０３が形成され、その上にＮ型エピタキシャル層１
０４が形成される。１０５はＰウエルであり、１０６は
基板面を覆う薄い酸化膜である。また基板面には選択的
に分離用の厚い酸化膜１１０が形成される。ＣＭＯＳ部
にはポリシリコンからなるゲート電極１１３，１１４が
形成される。このゲート電極１１３，１１４はレジスト
を用いたリソグラフィ技術とＲＩＥ（Ｒｅａｃｔｉｖｅ
ＩｏｎＥｔｃｈｉｎｇ）により形成したものである。
この後、バイポーラトランジスタのベース領域形成部に
窓１２０を開口して残りの基板全面をレジスト１２１で
覆う。このレジスト１２１をマスクとして窓１２０を通
してイオンインプラを行い、バイポーラトランジスタの
ベース領域形成部に不純物イオン打ち込み層１１２を形
成する。
体装置の製造工程途中の断面図である。この図は、Ｂｉ
ＣＭＯＳのバイポーラトランジスタ（ＮＰＮ）のベース
領域形成のためのイオンインプランテーション（以下イ
ンプラという）を行うための窓開け後の断面を示す。Ｐ
型基板１０１にＮ＋型埋込み層１０２およびＰ型埋込み
層１０３が形成され、その上にＮ型エピタキシャル層１
０４が形成される。１０５はＰウエルであり、１０６は
基板面を覆う薄い酸化膜である。また基板面には選択的
に分離用の厚い酸化膜１１０が形成される。ＣＭＯＳ部
にはポリシリコンからなるゲート電極１１３，１１４が
形成される。このゲート電極１１３，１１４はレジスト
を用いたリソグラフィ技術とＲＩＥ（Ｒｅａｃｔｉｖｅ
ＩｏｎＥｔｃｈｉｎｇ）により形成したものである。
この後、バイポーラトランジスタのベース領域形成部に
窓１２０を開口して残りの基板全面をレジスト１２１で
覆う。このレジスト１２１をマスクとして窓１２０を通
してイオンインプラを行い、バイポーラトランジスタの
ベース領域形成部に不純物イオン打ち込み層１１２を形
成する。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来のＢｉＣＭＯＳ構造の半導体装置製造方法において
は、バイポーラトランジスタ側のベース領域形成工程に
おいて、ＮＰＮバイポーラトランジスタのベース領域以
外の全面積をフォトレジストで覆って、このレジストを
マスクとしてイオンを打ち込んでいるため、イオン打ち
込み時にレジストから放出されるアウト物質がイオンに
よりベース形成領域のシリコン基板中に汚染物質として
たたき込まれる確率が高くなる。このような汚染物質
は、熱処理時に結晶欠陥の核を形成し、リーク電流の増
大等につながる。特に、ＣＭＯＳでの浅い接合実現のた
めの熱処理の低温短時間化により欠陥のアニールアウト
がより困難になりこれが重要な問題となってきている。
来のＢｉＣＭＯＳ構造の半導体装置製造方法において
は、バイポーラトランジスタ側のベース領域形成工程に
おいて、ＮＰＮバイポーラトランジスタのベース領域以
外の全面積をフォトレジストで覆って、このレジストを
マスクとしてイオンを打ち込んでいるため、イオン打ち
込み時にレジストから放出されるアウト物質がイオンに
よりベース形成領域のシリコン基板中に汚染物質として
たたき込まれる確率が高くなる。このような汚染物質
は、熱処理時に結晶欠陥の核を形成し、リーク電流の増
大等につながる。特に、ＣＭＯＳでの浅い接合実現のた
めの熱処理の低温短時間化により欠陥のアニールアウト
がより困難になりこれが重要な問題となってきている。
【０００６】本発明は上記従来技術の欠点に鑑みなされ
たものであって、高性能なＢｉＣＭＯＳ構造を実現する
ために、バイポーラトランジスタ形成部への不純物イオ
ン打ち込み時に汚染物質が同時に打ち込まれることを防
止してバイポーラトランジスタの特性劣化を防止した半
導体装置およびその製造方法の提供を目的とする。
たものであって、高性能なＢｉＣＭＯＳ構造を実現する
ために、バイポーラトランジスタ形成部への不純物イオ
ン打ち込み時に汚染物質が同時に打ち込まれることを防
止してバイポーラトランジスタの特性劣化を防止した半
導体装置およびその製造方法の提供を目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、同一基板上にバイポー
ラ素子とＣＭＯＳ素子とを混載した半導体装置におい
て、該バイポーラ素子は、ＣＭＯＳ素子のゲート電極を
形成するための電気伝導膜をマスクとして、不純物導入
が行われた構成である。
め、本発明に係る半導体装置は、同一基板上にバイポー
ラ素子とＣＭＯＳ素子とを混載した半導体装置におい
て、該バイポーラ素子は、ＣＭＯＳ素子のゲート電極を
形成するための電気伝導膜をマスクとして、不純物導入
が行われた構成である。
【０００８】さらに詳しくいうと、ＣＭＯＳ部は、第１
の伝導型（例えばＰ型）の半導体基板上に形成された第
２の伝導型（Ｎ型）の第１の不純物層と、前記基板に接
触して前記第１の不純物層を電気的に分離する第１の伝
導型（Ｐ型）の第２の不純物層と、該第２の不純物層に
接触して前記第１の不純物層内に形成された第１の伝導
型（Ｐ型）の第３の不純物層（Ｐウエル）とによりＮチ
ャンネルＭＯＳ部が構成される。このような基板の全面
に薄い絶縁膜を形成し、例えばポリシリコンの電気伝導
膜が、この絶縁膜を介して前記第１のＮ型不純物層およ
び第３の不純物層（Ｐウエル）上に形成される。この電
気伝導膜はＣＭＯＳトランジスタのゲート電極となるも
のである。この電気伝導膜は、バイポーラトランジスタ
のベース形成時に不純物を選択的に導入するためのマス
クとして用いられる。
の伝導型（例えばＰ型）の半導体基板上に形成された第
２の伝導型（Ｎ型）の第１の不純物層と、前記基板に接
触して前記第１の不純物層を電気的に分離する第１の伝
導型（Ｐ型）の第２の不純物層と、該第２の不純物層に
接触して前記第１の不純物層内に形成された第１の伝導
型（Ｐ型）の第３の不純物層（Ｐウエル）とによりＮチ
ャンネルＭＯＳ部が構成される。このような基板の全面
に薄い絶縁膜を形成し、例えばポリシリコンの電気伝導
膜が、この絶縁膜を介して前記第１のＮ型不純物層およ
び第３の不純物層（Ｐウエル）上に形成される。この電
気伝導膜はＣＭＯＳトランジスタのゲート電極となるも
のである。この電気伝導膜は、バイポーラトランジスタ
のベース形成時に不純物を選択的に導入するためのマス
クとして用いられる。
【０００９】
【作用】ＢｉＣＭＯＳ構造において、ＣＭＯＳ部のゲー
トを形成するためのポリシリコン層を、バイポーラトラ
ンジスタ領域（例えばＮＰＮトランジスタのベース領域
あるいはラテラルＰＮＰトランジスタのエミッタ、コレ
クタ領域）に対し選択的に不純物を導入するためのマス
クとして用いる。これにより、従来のようにレジストを
マスクとした場合に比べ、工程ステップ数を増加するこ
となく、レジストから放出される汚染物質に起因するリ
ーク電流の増大やノイズレベル悪化等のバイポーラトラ
ンジスタ特性の劣化を防止することができる。
トを形成するためのポリシリコン層を、バイポーラトラ
ンジスタ領域（例えばＮＰＮトランジスタのベース領域
あるいはラテラルＰＮＰトランジスタのエミッタ、コレ
クタ領域）に対し選択的に不純物を導入するためのマス
クとして用いる。これにより、従来のようにレジストを
マスクとした場合に比べ、工程ステップ数を増加するこ
となく、レジストから放出される汚染物質に起因するリ
ーク電流の増大やノイズレベル悪化等のバイポーラトラ
ンジスタ特性の劣化を防止することができる。
【００１０】
【実施例】図１から図１０は、本発明の実施例に係るＢ
ｉＣＭＯＳ構造の半導体装置を製造工程の順番に示す断
面図である。
ｉＣＭＯＳ構造の半導体装置を製造工程の順番に示す断
面図である。
【００１１】まず図１において、Ｐ型シリコン基板１に
Ｎ＋埋め込み層２およびＰ埋め込み層３が形成される。
このＮ＋埋め込み層２はＮＰＮ縦型バイポーラトランジ
スタ（図の左側部分）のコレクタを構成する。このよう
な埋め込み層２，３を形成後、基板１上にＮ型エピタキ
シャル層４を成長させる。続いてＣＭＯＳ部にＮチャン
ネルＭＯＳ形成用のＰウエル５を形成する。このＰウエ
ル５の形成と同時にバイポーラトランジスタとの間の素
子分離領域にアイソレーション用のＰ拡散層を形成す
る。その後、選択酸化法（ＬＯＣＯＳ）により素子形成
領域以外の部分に分離用の厚い酸化膜（ＳｉＯ2）１０
を形成する。
Ｎ＋埋め込み層２およびＰ埋め込み層３が形成される。
このＮ＋埋め込み層２はＮＰＮ縦型バイポーラトランジ
スタ（図の左側部分）のコレクタを構成する。このよう
な埋め込み層２，３を形成後、基板１上にＮ型エピタキ
シャル層４を成長させる。続いてＣＭＯＳ部にＮチャン
ネルＭＯＳ形成用のＰウエル５を形成する。このＰウエ
ル５の形成と同時にバイポーラトランジスタとの間の素
子分離領域にアイソレーション用のＰ拡散層を形成す
る。その後、選択酸化法（ＬＯＣＯＳ）により素子形成
領域以外の部分に分離用の厚い酸化膜（ＳｉＯ2）１０
を形成する。
【００１２】次に図２において、基板全面に薄いゲート
酸化膜（ＳｉＯ2）６を形成する。その後、基板全面に
これらの酸化膜６，１０を覆ってゲート用ポリシリコン
層７をＣＶＤにより例えば４００ｎｍの厚さに成長させ
る。さらにこのポリシリコン層７に不純物（例えばリ
ン）をプレデポジション法等によりドーピングする。
酸化膜（ＳｉＯ2）６を形成する。その後、基板全面に
これらの酸化膜６，１０を覆ってゲート用ポリシリコン
層７をＣＶＤにより例えば４００ｎｍの厚さに成長させ
る。さらにこのポリシリコン層７に不純物（例えばリ
ン）をプレデポジション法等によりドーピングする。
【００１３】次に図３において、ＮＰＮバイポーラトラ
ンジスタのベース領域形成部分のポリシリコン層７をリ
ソグラフィーとドライエッチング法を用いて除去し、こ
こに開口（窓）１１を形成する。このとき酸化膜６との
選択比が十分とれるエッチャーを用いてシリコン基板表
面にダメージを与えないようにする。その後、このポリ
シリコン層７をマスクとして、開口１１を通してイオン
インプラを行い、ＢＦ２＋イオンを７０ＫｅＶで６Ｅ１
３／ｃｍ2 の濃度で打込む。これにより、バイポーラト
ランジスタのベース形成部にベースイオン打込み層１２
が形成される。
ンジスタのベース領域形成部分のポリシリコン層７をリ
ソグラフィーとドライエッチング法を用いて除去し、こ
こに開口（窓）１１を形成する。このとき酸化膜６との
選択比が十分とれるエッチャーを用いてシリコン基板表
面にダメージを与えないようにする。その後、このポリ
シリコン層７をマスクとして、開口１１を通してイオン
インプラを行い、ＢＦ２＋イオンを７０ＫｅＶで６Ｅ１
３／ｃｍ2 の濃度で打込む。これにより、バイポーラト
ランジスタのベース形成部にベースイオン打込み層１２
が形成される。
【００１４】なお、このバイポーラトランジスタのベー
スイオン打ち込みのマスクとして用いたポリシリコン層
７は、後述のように、ＣＭＯＳ部のゲート電極を形成す
るためのものである。また、このポリシリコン層７には
Ｐ型またはＮ型の不純物を導入してもよい。さらに、こ
のように不純物を導入したポリシリコン層７の上にシリ
サイド層を積層して多層構造のゲート電極を形成しても
よい。
スイオン打ち込みのマスクとして用いたポリシリコン層
７は、後述のように、ＣＭＯＳ部のゲート電極を形成す
るためのものである。また、このポリシリコン層７には
Ｐ型またはＮ型の不純物を導入してもよい。さらに、こ
のように不純物を導入したポリシリコン層７の上にシリ
サイド層を積層して多層構造のゲート電極を形成しても
よい。
【００１５】次に図４において、前記ポリシリコン層７
をリソグラフィとＲＩＥ法により選択的に除去し、ＣＭ
ＯＳ部にゲート１３，１４を形成する。
をリソグラフィとＲＩＥ法により選択的に除去し、ＣＭ
ＯＳ部にゲート１３，１４を形成する。
【００１６】次に図５において、ＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）形成のためのインプラを
行った後、ＣＶＤ法によりＬＤＤ用絶縁膜８を３００ｎ
ｍの厚さで形成する。その後、ベースイオン打ち込み層
１２のベース不純物活性化のために、窒素雰囲気中で９
００℃、６０ｍｉｎのアニール処理を行う。
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）形成のためのインプラを
行った後、ＣＶＤ法によりＬＤＤ用絶縁膜８を３００ｎ
ｍの厚さで形成する。その後、ベースイオン打ち込み層
１２のベース不純物活性化のために、窒素雰囲気中で９
００℃、６０ｍｉｎのアニール処理を行う。
【００１７】次に、図６に示すように、基板全面をレジ
ストで覆った後、リソグラフィによりバイポーラトラン
ジスタ形成部にレジスト１５を残す。
ストで覆った後、リソグラフィによりバイポーラトラン
ジスタ形成部にレジスト１５を残す。
【００１８】次に図７において、レジストが除去された
ＣＭＯＳ部の絶縁膜８をＲＩＥ法によりエッチバック
し、ゲート１３，１４の周囲にサイドウォール１６を形
成する。
ＣＭＯＳ部の絶縁膜８をＲＩＥ法によりエッチバック
し、ゲート１３，１４の周囲にサイドウォール１６を形
成する。
【００１９】続いて図８に示すように、バイポーラトラ
ンジスタ形成部のレジスト１５（図７）を除去する。
ンジスタ形成部のレジスト１５（図７）を除去する。
【００２０】次に図９に示すように、３０ｎｍ程度の薄
い酸化膜１７を形成する。その後、ＮＰＮバイポーラト
ランジスタ形成部の絶縁膜８に、リソグラフィとＲＩＥ
法によりエミッタとベース取出し部形成のための開口１
８を形成する。このときこのＬＤＤ用の絶縁膜８は、Ｎ
ＰＮバイポーラトランジスタのエミッタとベースとを分
離するための絶縁膜として用いられる。
い酸化膜１７を形成する。その後、ＮＰＮバイポーラト
ランジスタ形成部の絶縁膜８に、リソグラフィとＲＩＥ
法によりエミッタとベース取出し部形成のための開口１
８を形成する。このときこのＬＤＤ用の絶縁膜８は、Ｎ
ＰＮバイポーラトランジスタのエミッタとベースとを分
離するための絶縁膜として用いられる。
【００２１】なお、前記薄い酸化膜１７は、後述のエミ
ッタおよびベース取出し電極を形成するポリシリコンを
ＲＩＥによりエッチングする際、ＣＭＯＳ側の基板表面
がエッチングされないように保護するためのものであ
る。さらにこの薄い酸化膜１７は、ＣＭＯＳのソースお
よびドレインを形成するためのイオン打ち込みの際に、
基板を保護する機能も果す。
ッタおよびベース取出し電極を形成するポリシリコンを
ＲＩＥによりエッチングする際、ＣＭＯＳ側の基板表面
がエッチングされないように保護するためのものであ
る。さらにこの薄い酸化膜１７は、ＣＭＯＳのソースお
よびドレインを形成するためのイオン打ち込みの際に、
基板を保護する機能も果す。
【００２２】次に図１０において、ポリシリコンをＣＶ
Ｄにより１００ｎｍ成長させる。このポリシリコンをＲ
ＩＥによりエッチングしてエミッタおよびベースの取出
し電極１９を形成する。このポリシリコンはエミッタお
よびベースの取出しを形成する他にポリシリコン抵抗と
しても使用できる。リソグラフィで窓明け後、エミッタ
にはインプラにより、Ａｓ＋イオンを７０ＫｅＶ７Ｅ１
５／ｃｍ2 の濃度で打ち込む。同様に、ベース取り出し
には、ＢＦ２＋イオンを６０ＫｅＶ５Ｅ１５／ｃｍ2 の
濃度で打ち込む。
Ｄにより１００ｎｍ成長させる。このポリシリコンをＲ
ＩＥによりエッチングしてエミッタおよびベースの取出
し電極１９を形成する。このポリシリコンはエミッタお
よびベースの取出しを形成する他にポリシリコン抵抗と
しても使用できる。リソグラフィで窓明け後、エミッタ
にはインプラにより、Ａｓ＋イオンを７０ＫｅＶ７Ｅ１
５／ｃｍ2 の濃度で打ち込む。同様に、ベース取り出し
には、ＢＦ２＋イオンを６０ＫｅＶ５Ｅ１５／ｃｍ2 の
濃度で打ち込む。
【００２３】さらに抵抗形成部にインプラ後、リソグラ
フィとＲＩＥ法により、各々の領域を形成する。このと
きＣＭＯＳ部のソースおよびドレイン領域は、前述のよ
うに、３０ｎｍの薄い酸化膜１７で保護されているた
め、シリコン基板表面がダメージを受けることはない。
フィとＲＩＥ法により、各々の領域を形成する。このと
きＣＭＯＳ部のソースおよびドレイン領域は、前述のよ
うに、３０ｎｍの薄い酸化膜１７で保護されているた
め、シリコン基板表面がダメージを受けることはない。
【００２４】続いて、リソグラフィとインプラによりＰ
ＭＯＳおよびＮＭＯＳのソース、ドレインを形成し、そ
の後、ＢＰＳＧ膜（ホウ素−リンケイ酸ガラス）をＣＶ
Ｄにより６００ｎｍの厚さに成長させ、コンタクト電極
窓明けを行い、リフローの熱処理を９００℃、３０ｍｉ
ｎ行う。その後、通常の方法でメタル電極を形成し、Ｂ
ｉＣＭＯＳ構造の半導体装置を完成する。
ＭＯＳおよびＮＭＯＳのソース、ドレインを形成し、そ
の後、ＢＰＳＧ膜（ホウ素−リンケイ酸ガラス）をＣＶ
Ｄにより６００ｎｍの厚さに成長させ、コンタクト電極
窓明けを行い、リフローの熱処理を９００℃、３０ｍｉ
ｎ行う。その後、通常の方法でメタル電極を形成し、Ｂ
ｉＣＭＯＳ構造の半導体装置を完成する。
【００２５】図１１は、本発明の別の実施例に係るＢｉ
ＣＭＯＳ構造の半導体装置の製造工程途中を示す断面図
である。この実施例は、バイポーラトランジスタ領域が
エミッタ、ベースおよびコレクタを基板面に沿って並列
させたラテラル型のＰＮＰバイポーラトランジスタによ
り構成された例である。この図１１に示す製造ステップ
は前述の実施例の図３のステップに対応するものであ
り、エミッタ領域２１の周縁部にコレクタ領域２０が形
成される。このとき、前述の実施例と同様に、ＣＭＯＳ
のゲート電極を形成するための電気伝導膜であるポリシ
リコン層７がバイポーラトランジスタ部への不純物導入
の際のマスクとして用いられる。このようにして、前述
の縦型ＮＰＮバイポーラトランジスタ形成ステップ（図
３）に代えて、ラテラル型ＰＮＰバイポーラトランジス
タを形成した後、前述の実施例と同様に、図４から図１
０のステップを経て、ＢｉＣＭＯＳ構造の半導体装置を
完成する。この場合、前述の実施例と同様に、ＬＤＤ用
の絶縁膜８（図８、図９）はラテラルＰＮＰバイポーラ
トランジスタのエミッタおよびコレクタ電極を分離する
ための絶縁膜として用いられる。
ＣＭＯＳ構造の半導体装置の製造工程途中を示す断面図
である。この実施例は、バイポーラトランジスタ領域が
エミッタ、ベースおよびコレクタを基板面に沿って並列
させたラテラル型のＰＮＰバイポーラトランジスタによ
り構成された例である。この図１１に示す製造ステップ
は前述の実施例の図３のステップに対応するものであ
り、エミッタ領域２１の周縁部にコレクタ領域２０が形
成される。このとき、前述の実施例と同様に、ＣＭＯＳ
のゲート電極を形成するための電気伝導膜であるポリシ
リコン層７がバイポーラトランジスタ部への不純物導入
の際のマスクとして用いられる。このようにして、前述
の縦型ＮＰＮバイポーラトランジスタ形成ステップ（図
３）に代えて、ラテラル型ＰＮＰバイポーラトランジス
タを形成した後、前述の実施例と同様に、図４から図１
０のステップを経て、ＢｉＣＭＯＳ構造の半導体装置を
完成する。この場合、前述の実施例と同様に、ＬＤＤ用
の絶縁膜８（図８、図９）はラテラルＰＮＰバイポーラ
トランジスタのエミッタおよびコレクタ電極を分離する
ための絶縁膜として用いられる。
【００２６】さらに別の実施例として、図１１に示すラ
テラルＰＮＰバイポーラトランジスタの形成ステップの
後に、図３に示す縦型ＮＰＮバイポーラトランジスタの
形成ステップを設け、同一基板上にラテラルＰＮＰバイ
ポーラトランジスタと縦型ＮＰＮバイポーラトランジス
タとを混載してＢｉＣＭＯＳのバイポーラトランジスタ
領域を構成してもよい。この場合、ラテラルＰＮＰバイ
ポーラトランジスタのエミッタおよびコレクタの不純物
濃度は縦型ＮＰＮバイポーラトランジスタのベースの不
純物濃度より濃いため、高濃度のＰ型不純物インプラ工
程を先に行ってラテラルＰＮＰバイポーラトランジスタ
を形成し、その後低濃度のＰ型不純物インプラ工程を行
って縦型ＮＰＮバイポーラトランジスタを形成する。
テラルＰＮＰバイポーラトランジスタの形成ステップの
後に、図３に示す縦型ＮＰＮバイポーラトランジスタの
形成ステップを設け、同一基板上にラテラルＰＮＰバイ
ポーラトランジスタと縦型ＮＰＮバイポーラトランジス
タとを混載してＢｉＣＭＯＳのバイポーラトランジスタ
領域を構成してもよい。この場合、ラテラルＰＮＰバイ
ポーラトランジスタのエミッタおよびコレクタの不純物
濃度は縦型ＮＰＮバイポーラトランジスタのベースの不
純物濃度より濃いため、高濃度のＰ型不純物インプラ工
程を先に行ってラテラルＰＮＰバイポーラトランジスタ
を形成し、その後低濃度のＰ型不純物インプラ工程を行
って縦型ＮＰＮバイポーラトランジスタを形成する。
【００２７】さらに別の実施例として、縦型ＮＰＮバイ
ポーラトランジスタのベース形成領域の一部を前述のＣ
ＭＯＳゲート用ポリシリコンで覆った状態でラテラルＰ
ＮＰバイポーラトランジスタ形成と同時に高濃度のイオ
ン打ち込みを行い、続いてこのＮＰＮバイポーラトラン
ジスタ側のポリシリコンを除去してベース形成領域全体
に低濃度のイオン打ち込みを行って縦型ＮＰＮバイポー
ラトランジスタのベースを形成してもよい。このような
方法を用いれば、エミッタ直下の実効ベース部分周囲の
グラフトベース部分に対し先に高濃度のイオン打ち込み
を行い、続いて実効ベース部分に低濃度のイオン打ち込
みを行って、連続的にラテラルＰＮＰバイポーラトラン
ジスタのイオン打ち込みと同時に効率よくベース領域に
対し異なる濃度でイオン打ち込みを実施することができ
る。
ポーラトランジスタのベース形成領域の一部を前述のＣ
ＭＯＳゲート用ポリシリコンで覆った状態でラテラルＰ
ＮＰバイポーラトランジスタ形成と同時に高濃度のイオ
ン打ち込みを行い、続いてこのＮＰＮバイポーラトラン
ジスタ側のポリシリコンを除去してベース形成領域全体
に低濃度のイオン打ち込みを行って縦型ＮＰＮバイポー
ラトランジスタのベースを形成してもよい。このような
方法を用いれば、エミッタ直下の実効ベース部分周囲の
グラフトベース部分に対し先に高濃度のイオン打ち込み
を行い、続いて実効ベース部分に低濃度のイオン打ち込
みを行って、連続的にラテラルＰＮＰバイポーラトラン
ジスタのイオン打ち込みと同時に効率よくベース領域に
対し異なる濃度でイオン打ち込みを実施することができ
る。
【００２８】
【発明の効果】以上説明したように、本発明において
は、ＢｉＣＭＯＳ構造の半導体装置において、バイポー
ラトランジスタ形成部に対するイオン打ち込みのマスク
として、ＣＭＯＳのゲート形成用の電気伝導膜を用いる
ため、レジストを用いることなくイオンの打ち込みが行
われ、従来のようにレジストからの汚染物質がバイポー
ラトランジスタ部分の基板中に打ち込まれることがなく
なる。従って、このようなレジストからの汚染物質に起
因するリーク電流の増大やバーストノイズ等の雑音発生
を防止することができ、特性を向上させて高性能なバイ
ポーラトランジスタを備えたＢｉＣＭＯＳ構造の半導体
装置が達成される。
は、ＢｉＣＭＯＳ構造の半導体装置において、バイポー
ラトランジスタ形成部に対するイオン打ち込みのマスク
として、ＣＭＯＳのゲート形成用の電気伝導膜を用いる
ため、レジストを用いることなくイオンの打ち込みが行
われ、従来のようにレジストからの汚染物質がバイポー
ラトランジスタ部分の基板中に打ち込まれることがなく
なる。従って、このようなレジストからの汚染物質に起
因するリーク電流の増大やバーストノイズ等の雑音発生
を防止することができ、特性を向上させて高性能なバイ
ポーラトランジスタを備えたＢｉＣＭＯＳ構造の半導体
装置が達成される。
【００２９】また、ＣＭＯＳ部形成用の製造ステップを
有効にバイポーラトランジスタ部形成用ステップとして
兼用するため、ステップ数の減少が図られ、製造作業が
効率よく行われ歩留りの向上が達成される。
有効にバイポーラトランジスタ部形成用ステップとして
兼用するため、ステップ数の減少が図られ、製造作業が
効率よく行われ歩留りの向上が達成される。
【図１】 本発明の実施例に係るＢｉＣＭＯＳ構造の半
導体装置の最初の製造ステップにおける断面図である。
導体装置の最初の製造ステップにおける断面図である。
【図２】 図１の半導体装置の製造ステップの次の製造
ステップにおける断面図である。
ステップにおける断面図である。
【図３】 図２の半導体装置の製造ステップの次の製造
ステップにおける断面図である。
ステップにおける断面図である。
【図４】 図３の半導体装置の製造ステップの次の製造
ステップにおける断面図である。
ステップにおける断面図である。
【図５】 図４の半導体装置の製造ステップの次の製造
ステップにおける断面図である。
ステップにおける断面図である。
【図６】 図５の半導体装置の製造ステップの次の製造
ステップにおける断面図である。
ステップにおける断面図である。
【図７】 図６の半導体装置の製造ステップの次の製造
ステップにおける断面図である。
ステップにおける断面図である。
【図８】 図７の半導体装置の製造ステップの次の製造
ステップにおける断面図である。
ステップにおける断面図である。
【図９】 図８の半導体装置の製造ステップの次の製造
ステップにおける断面図である。
ステップにおける断面図である。
【図１０】 図９の半導体装置の製造ステップの次の製
造ステップにおける断面図である。
造ステップにおける断面図である。
【図１１】 本発明の別の実施例に係るＢｉＣＭＯＳ構
造の半導体装置の製造途中の断面図である。
造の半導体装置の製造途中の断面図である。
【図１２】 従来のＢｉＣＭＯＳ構造の半導体装置の製
造途中の断面図である。
造途中の断面図である。
１・・・Ｐ型シリコン基板 ２・・・Ｎ型埋め込み層 ３・・・Ｐ型埋め込み層 ４・・・Ｎ型エピタキシャル層 ５・・・Ｐウエル ６・・・基板保護用の薄い酸化膜 ７・・・ＣＭＯＳのゲート形成のためのポリシリコン層 ８・・・ＬＤＤ構造形成のための絶縁膜 １０・・・フィールド分離用の厚い酸化膜 １１・・・ＮＰＮバイポーラトランジスタのベース形成
のための開口 １２・・・ベースイオン打ち込み層 １３，１４・・・ＣＭＯＳのゲート電極 １５，１２１・・・レジスト
のための開口 １２・・・ベースイオン打ち込み層 １３，１４・・・ＣＭＯＳのゲート電極 １５，１２１・・・レジスト
Claims (11)
- 【請求項１】 同一基板上にバイポーラ素子とＣＭＯＳ
素子とを混載した半導体装置において、該バイポーラ素
子は、ＣＭＯＳ素子のゲート電極を形成するための電気
伝導膜をマスクとして、不純物導入が行われた構成であ
ることを特徴とする半導体装置。 - 【請求項２】 第１の伝導型の半導体基板（１）上に形
成された第２の伝導型の第１の不純物層（４）と、前記
基板（１）に接触して前記第１の不純物層（４）を電気
的に分離する第１の伝導型の第２の不純物層（３）と、
該第２の不純物層（３）に接触して前記第１の不純物層
（４）内に形成された第１の伝導型の第３の不純物層
（５）とで構成され、薄い絶縁膜（６）を介して前記第
１の不純物層（４）および第３の不純物層（５）上に形
成され、ＣＭＯＳトランジスタのゲートとなる第１の電
気伝導膜（７）が、バイポーラトランジスタのベース形
成時に不純物を選択的に導入するためのマスクと兼用さ
れた請求項１に記載のＢｉＣＭＯＳ構造の半導体装置。 - 【請求項３】 前記バイポーラ素子は、エミッタ、ベー
ス、およびコレクタが基板面に対し垂直方向に積層され
た縦型構造のトランジスタからなることを特徴とする請
求項１に記載の半導体装置。 - 【請求項４】 前記バイポーラ素子は、エミッタ、ベー
ス、およびコレクタが基板面に沿って並列して形成され
たラテラル型のトランジスタからなることを特徴とする
請求項１に記載の半導体装置。 - 【請求項５】 ＣＭＯＳのＬＤＤ構造用の絶縁膜が、縦
型ＮＰＮバイポーラトランジスタのエミッタおよびベー
ス電極を分離するための絶縁膜として用いられたことを
特徴とする請求項３に記載の半導体装置。 - 【請求項６】 ＣＭＯＳのＬＤＤ構造用の絶縁膜が、ラ
テラルＰＮＰトランジスタのエミッタおよびコレクタ電
極を分離する絶縁膜として用いられたことを特徴とする
請求項４に記載の半導体装置。 - 【請求項７】 前記電気伝導膜は、ＰまたはＮ型の不純
物を導入されたポリシリコンからなることを特徴とする
請求項１に記載の半導体装置。 - 【請求項８】 前記電気伝導膜は、ＰまたはＮ型の不純
物を導入されたポリシリコンおよびシリサイドの積層構
造からなることを特徴とする請求項１に記載の半導体装
置。 - 【請求項９】 同一基板上にバイポーラ素子とＣＭＯＳ
素子とを混載した半導体装置の製造方法において、 ＣＭＯＳ素子のゲート電極形成用の電気伝導膜を基板全
面に形成する工程と、 バイポーラ素子形成部の該電気伝導膜を開口してこの電
気伝導膜をマスクとしてバイポーラ素子形成部に前記開
口を通して不純物を導入する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記電気伝導膜をマスクとしてバイポ
ーラ素子形成部に不純物を導入する工程は、 ラテラル型バイポーラトランジスタ形成部を開口して高
濃度の不純物を導入する工程と、 該高濃度不純物導入後に、縦型バイポーラトランジスタ
のベース形成部を開口して低濃度不純物を導入する工程
と、 を含むことを特徴とする請求項９に記載の半導体装置の
製造方法。 - 【請求項１１】 前記電気伝導膜をマスクとしてバイポ
ーラ素子形成部に不純物を導入する工程は、 ラテラル型バイポーラトランジスタ形成部および縦型バ
イポーラトランジスタのベース領域の所定の一部を開口
して高濃度の不純物を導入する工程と、 該高濃度不純物導入後に、前記縦型バイポーラトランジ
スタのベース領域全体を開口して低濃度不純物を導入す
る工程と、 を含むことを特徴とする請求項９に記載の半導体装置の
製造方法。 【０００１】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21530593A JPH0750352A (ja) | 1993-08-05 | 1993-08-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21530593A JPH0750352A (ja) | 1993-08-05 | 1993-08-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750352A true JPH0750352A (ja) | 1995-02-21 |
Family
ID=16670126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21530593A Pending JPH0750352A (ja) | 1993-08-05 | 1993-08-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100661724B1 (ko) * | 2005-12-28 | 2006-12-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
-
1993
- 1993-08-05 JP JP21530593A patent/JPH0750352A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100661724B1 (ko) * | 2005-12-28 | 2006-12-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
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