JP2937338B2 - 半導体装置 - Google Patents
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バイポーラトランジスタとMOSトランジス
タの混載LSI（大規模集積回路）を構成する半導体装置
に関する。
タの混載LSI（大規模集積回路）を構成する半導体装置
に関する。
（従来の技術） 従来は、バイポーラ素子とCMOS素子を同一半導体基板
上に形成する際には、Ｐ型シリコン基板上に選択的に埋
込みN+領域を形成し、その後Ｐ型エピタキシャル層を2.
0〜5.0μｍ形成し、バイポーラトランジスタとPMOSトラ
ンジスタを形成する領域にＮウエルを、NMOSトランジス
タ形成領域とバイポーラトランジスタの素子分離領域に
Ｐウエルを、イオン注入法とリソグラフィー法を用いて
選択的に不純物注入して形成し、1100℃以上の熱処理を
用いてウエル拡散を行なってウエルを形成し、その後MO
S、バイポーラ素子を通常の方法を用いて形成してい
る。
上に形成する際には、Ｐ型シリコン基板上に選択的に埋
込みN+領域を形成し、その後Ｐ型エピタキシャル層を2.
0〜5.0μｍ形成し、バイポーラトランジスタとPMOSトラ
ンジスタを形成する領域にＮウエルを、NMOSトランジス
タ形成領域とバイポーラトランジスタの素子分離領域に
Ｐウエルを、イオン注入法とリソグラフィー法を用いて
選択的に不純物注入して形成し、1100℃以上の熱処理を
用いてウエル拡散を行なってウエルを形成し、その後MO
S、バイポーラ素子を通常の方法を用いて形成してい
る。
第３図に従来技術により形成したバイポーラ、CMOS混
載LSIの断面構造を示し、第４図（ａ）にＮウエル部の
濃度プロファイル、第４図（ｂ）にＰウエル部の濃度プ
ロファイルを示す。第３図において61はＰ型基板、62は
埋込みN+領域、63,67はＮウエル、64は素子分離領域、6
5は埋込みN+取り出し電極、66はＰウエル、68はゲート
酸化膜、69はゲート多結晶シリコン、70は層間絶縁膜、
71はエミッタ多結晶シリコン、72はN+エミッタ、73は内
部ベース、74はフィールドP-層、77はLDD構造のN-領
域、78はN+領域、79はP+領域、80は外部ベース、81はLD
D形成用側壁、82は層間絶縁膜、83はAl電極である。
載LSIの断面構造を示し、第４図（ａ）にＮウエル部の
濃度プロファイル、第４図（ｂ）にＰウエル部の濃度プ
ロファイルを示す。第３図において61はＰ型基板、62は
埋込みN+領域、63,67はＮウエル、64は素子分離領域、6
5は埋込みN+取り出し電極、66はＰウエル、68はゲート
酸化膜、69はゲート多結晶シリコン、70は層間絶縁膜、
71はエミッタ多結晶シリコン、72はN+エミッタ、73は内
部ベース、74はフィールドP-層、77はLDD構造のN-領
域、78はN+領域、79はP+領域、80は外部ベース、81はLD
D形成用側壁、82は層間絶縁膜、83はAl電極である。
（発明が解決しようとする課題） 上記従来技術を用いると、MOSが微細化されるに従
い、例えばMOSのショートチャネル効果が生じるのを防
止するため、Ｎウエル67の濃度が増加し、同じＮウエル
63をバイポーラ素子に用いた場合、バイポーラ素子のコ
レクタ濃度が増大することになる。バイポーラ素子のコ
レクタ濃度が増大すると、バイポーラ素子の基本性能で
あるベース・コレクタ間の耐圧（BVCBO）とアーリー電
圧（VAF）が劣化する。
い、例えばMOSのショートチャネル効果が生じるのを防
止するため、Ｎウエル67の濃度が増加し、同じＮウエル
63をバイポーラ素子に用いた場合、バイポーラ素子のコ
レクタ濃度が増大することになる。バイポーラ素子のコ
レクタ濃度が増大すると、バイポーラ素子の基本性能で
あるベース・コレクタ間の耐圧（BVCBO）とアーリー電
圧（VAF）が劣化する。
又、従来技術では上記Ｐ型エピタキシャル層を用いる
事により、Ｎウエル63,67をMOS或いはバイポーラに必要
な濃度プロファイルにするためにウエル拡散が必要とな
るが、ウエル拡散を行うと、Ｎウエル63と67のパンチス
ルー対策用として埋込みP+領域84を形成したとしても、
上方への拡散が激しく起こり、MOSの特性に影響を与え
る。即ち、埋込みP+領域の濃度には限界が生じる。
事により、Ｎウエル63,67をMOS或いはバイポーラに必要
な濃度プロファイルにするためにウエル拡散が必要とな
るが、ウエル拡散を行うと、Ｎウエル63と67のパンチス
ルー対策用として埋込みP+領域84を形成したとしても、
上方への拡散が激しく起こり、MOSの特性に影響を与え
る。即ち、埋込みP+領域の濃度には限界が生じる。
またウエル拡散を行なってコレクタを形成した場合に
は、コレクタ濃度プロファイルが傾きをもつため、高電
流側でのバイポーラ特性が劣化しやすい。
は、コレクタ濃度プロファイルが傾きをもつため、高電
流側でのバイポーラ特性が劣化しやすい。
本発明は、MOSトランジスタのショートチャネル果を
防止すると共にバイポーラトランジスタのベース・コレ
クタ間耐圧及びアーリー電圧を向上させ、MOSトランジ
スタとバイポーラトランジスタの高性能化を同時に達成
し得る半導体装置を実現する事を目的とする。
防止すると共にバイポーラトランジスタのベース・コレ
クタ間耐圧及びアーリー電圧を向上させ、MOSトランジ
スタとバイポーラトランジスタの高性能化を同時に達成
し得る半導体装置を実現する事を目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、バイポーラトランジスタとMOSトランジス
タの混載LSIを構成する半導体装置において、前記両ト
ランジスタが各々形成されるＮウエルの濃度が互に異な
ることを特徴とする。また本発明は、前記バイポーラト
ランジスタ形成のためのＮウエルを構成するエピタキシ
ャル層中のＮ型不純物濃度を５×1015cm-3〜２×1016cm
-3の範囲に設定し、この濃度のエピタキシャル層を前記
バイポーラトランジスタのコレクタに使用したことを特
徴とする。また本発明は、前記バイポーラトランジスタ
に用いる埋込みN+領域のほかに、埋込みP+領域をＰウエ
ル領域の下部になるべき位置に形成したことを特徴とし
ている。
タの混載LSIを構成する半導体装置において、前記両ト
ランジスタが各々形成されるＮウエルの濃度が互に異な
ることを特徴とする。また本発明は、前記バイポーラト
ランジスタ形成のためのＮウエルを構成するエピタキシ
ャル層中のＮ型不純物濃度を５×1015cm-3〜２×1016cm
-3の範囲に設定し、この濃度のエピタキシャル層を前記
バイポーラトランジスタのコレクタに使用したことを特
徴とする。また本発明は、前記バイポーラトランジスタ
に用いる埋込みN+領域のほかに、埋込みP+領域をＰウエ
ル領域の下部になるべき位置に形成したことを特徴とし
ている。
このようにして、高性能なMOSトランジスタとバイポ
ーラトランジスタを同時に実現できる。
ーラトランジスタを同時に実現できる。
（実施例） 以下図面を参照して本発明の実施例を説明する。第１
図（ａ）ないし第１図（ｊ）は本発明の半導体装置を得
る方法を工程順に示す断面図である。
図（ａ）ないし第１図（ｊ）は本発明の半導体装置を得
る方法を工程順に示す断面図である。
まず、Ｐ型で（100）結晶面のシリコン半導体基板10
上に絶縁膜11を堆積し、写真蝕刻法により埋め込みコレ
クタ領域の形成予定位置及びPMOS素子の形成予定位置の
みの絶縁膜11を選択的に除去して開口部12を形成する。
続いてこの開口部12からSb（アンチモン）の気相あるい
は固相拡散もしくはAs（ヒ素）またはSbのイオン注入に
よりN+型の埋め込みコレクタ層（及びＮウエルを深くす
る層）13を形成する（第１図（ａ））。
上に絶縁膜11を堆積し、写真蝕刻法により埋め込みコレ
クタ領域の形成予定位置及びPMOS素子の形成予定位置の
みの絶縁膜11を選択的に除去して開口部12を形成する。
続いてこの開口部12からSb（アンチモン）の気相あるい
は固相拡散もしくはAs（ヒ素）またはSbのイオン注入に
よりN+型の埋め込みコレクタ層（及びＮウエルを深くす
る層）13を形成する（第１図（ａ））。
次に、上記絶縁膜11を全面除去した後、ウエハー全面
にB+を加速電圧100keV、ドーズ量６×1012cm2でイオン
注入する。これによりパンチスルー防止用の第１の低濃
度埋め込みＰ領域９を形成する。次に写真蝕刻法を用い
てメモリーセルアレー形成予定位置にのみ例えばB+を加
速電圧100keV、ドーズ量３×1013cm2でイオン注入す
る。これにより第２の高濃度埋め込みＰ領域８が形成さ
れる（第１図（ｂ））。上記第１〜第２の埋め込みＰ領
域8,9形成前に50Å以上の酸化膜を基板全面に形成し、
イオン注入の際の汚染を防ぐようにしてもよい。又、イ
オン注入後、この注入による基板ダメージを回復しかつ
注入不純物の活性化を行うため、850℃以上の熱処理を
施してもよい。さらに全面に注入する第１の埋め込みＰ
領域は選択的に注入形成してもよい。また第２の埋め込
みＰ領域８は、埋め込みN+型領域13から２μｍ以上離れ
るよう注入してもよい。これはN+領域13からの不純物し
み出しを考慮してのものである。この後エピタキシャル
成長法により基板10上に不純物としてＰ（リン）を１×
1016/cm3程度含むＮ型エピタキシャル層14を形成する。
このときの成長温度は例えば1130℃であり、層14の厚み
は1.2μｍである（第１図（ｃ））。
にB+を加速電圧100keV、ドーズ量６×1012cm2でイオン
注入する。これによりパンチスルー防止用の第１の低濃
度埋め込みＰ領域９を形成する。次に写真蝕刻法を用い
てメモリーセルアレー形成予定位置にのみ例えばB+を加
速電圧100keV、ドーズ量３×1013cm2でイオン注入す
る。これにより第２の高濃度埋め込みＰ領域８が形成さ
れる（第１図（ｂ））。上記第１〜第２の埋め込みＰ領
域8,9形成前に50Å以上の酸化膜を基板全面に形成し、
イオン注入の際の汚染を防ぐようにしてもよい。又、イ
オン注入後、この注入による基板ダメージを回復しかつ
注入不純物の活性化を行うため、850℃以上の熱処理を
施してもよい。さらに全面に注入する第１の埋め込みＰ
領域は選択的に注入形成してもよい。また第２の埋め込
みＰ領域８は、埋め込みN+型領域13から２μｍ以上離れ
るよう注入してもよい。これはN+領域13からの不純物し
み出しを考慮してのものである。この後エピタキシャル
成長法により基板10上に不純物としてＰ（リン）を１×
1016/cm3程度含むＮ型エピタキシャル層14を形成する。
このときの成長温度は例えば1130℃であり、層14の厚み
は1.2μｍである（第１図（ｃ））。
次に、写真蝕刻法を用いてイオン注入用のマスク（図
示せず）を形成し、このマスクを用いて上記Ｎ型エピタ
キシャル層14のPMOS形成領域或いはPMOS,NPNバイポーラ
素子領域両者にＰイオンを160keVの加速エネルギー、５
×1012/cm2のドーズ量でイオン注入することによりＮウ
エル領域15を選択的に形成し、続いて別なイオン注入用
のマスクを用いてＢイオンを100keVの加速エネルギー、
６×1012cm-2のドーズ量でイオン注入することによりＰ
ウエル領域16を選択的に形成する（第１図（ｄ））。な
お、この工程では始めにＰウエル領域16を、次にＮウエ
ル領域15を形成するようにしてもよい。
示せず）を形成し、このマスクを用いて上記Ｎ型エピタ
キシャル層14のPMOS形成領域或いはPMOS,NPNバイポーラ
素子領域両者にＰイオンを160keVの加速エネルギー、５
×1012/cm2のドーズ量でイオン注入することによりＮウ
エル領域15を選択的に形成し、続いて別なイオン注入用
のマスクを用いてＢイオンを100keVの加速エネルギー、
６×1012cm-2のドーズ量でイオン注入することによりＰ
ウエル領域16を選択的に形成する（第１図（ｄ））。な
お、この工程では始めにＰウエル領域16を、次にＮウエ
ル領域15を形成するようにしてもよい。
続いて、MOSトランジスタどうし及びMOSトランジスタ
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。続いて全
面に膜厚が150Å程度のダミーゲート酸化膜19を熱酸化
法により形成する。この後、上記ダミーゲート酸化膜19
を通して上記Ｎウエル領域15、Ｐウエル領域16それぞれ
の表面にＰチャネルMOSトランジスタ、ＮチャネルMOSト
ランジスタの閾値合わせ込み用及びパンチスルー防止用
のチャネルイオン注入領域20,21を形成する。上記Ｎウ
エル領域15側のチャネルイオン注入領域20は、Ｂイオン
を20keVの加速エネルギー、３×1012/cm2のドーズ量の
イオン注入、Ｐイオンを240keVの加速エネルギー、２×
1012/cmのドーズ量のイオン注入からなる２回のイオン
注入により形成する。Ｐウエル領域16側のチャネルイオ
ン注入領域21は、Ｂイオンを20keVの加速エネルギー、
４×1012/cm2のドーズ量でイオン注入することにより形
成する。さらに、上記Ｎ型エピタキシャル層14にＰイオ
ンを320keVの加速エネルギー、１×1616/cm2のドーズ量
でイオン注入することにより、上記埋め込みコレクタ層
13に接続されたディープ（Deep）N+型イオン注入領域22
を形成する（第１図（ｅ））。
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。続いて全
面に膜厚が150Å程度のダミーゲート酸化膜19を熱酸化
法により形成する。この後、上記ダミーゲート酸化膜19
を通して上記Ｎウエル領域15、Ｐウエル領域16それぞれ
の表面にＰチャネルMOSトランジスタ、ＮチャネルMOSト
ランジスタの閾値合わせ込み用及びパンチスルー防止用
のチャネルイオン注入領域20,21を形成する。上記Ｎウ
エル領域15側のチャネルイオン注入領域20は、Ｂイオン
を20keVの加速エネルギー、３×1012/cm2のドーズ量の
イオン注入、Ｐイオンを240keVの加速エネルギー、２×
1012/cmのドーズ量のイオン注入からなる２回のイオン
注入により形成する。Ｐウエル領域16側のチャネルイオ
ン注入領域21は、Ｂイオンを20keVの加速エネルギー、
４×1012/cm2のドーズ量でイオン注入することにより形
成する。さらに、上記Ｎ型エピタキシャル層14にＰイオ
ンを320keVの加速エネルギー、１×1616/cm2のドーズ量
でイオン注入することにより、上記埋め込みコレクタ層
13に接続されたディープ（Deep）N+型イオン注入領域22
を形成する（第１図（ｅ））。
次に、上記ダミーゲート酸化膜19を全面剥離した後、
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の暑みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する（第１図（ｆ））。
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の暑みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する（第１図（ｆ））。
次に、写真蝕刻法を用いて上記多結晶シリコン層24及
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウエル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて900度、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真蝕刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50keVの加速エネルギー、
５×1015/cm2のドーズ量でイオン注入を行ない、Ｎウエ
ル領域15の表面にP+型のソース領域25及びドレイン領域
26を形成する。このとき、同時に前記埋め込みコレクタ
層13上のＮ型エピタキシャル層14にもイオン注入を行な
って、バイポーラトランジスタの外部ベース領域27を形
成する。次に、写真蝕刻法によるマスクと前記フィール
ド酸化膜17と上記ゲート電極をマスクにP+イオンを60ke
Vの加速エネルギー、４×1013/cm2のドーズ量でイオン
注入を行ない、Ｐウエル領域16の表面にN-型のソース領
域28及びドレイン領域29を形成する（第１図（ｇ））。
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウエル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて900度、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真蝕刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50keVの加速エネルギー、
５×1015/cm2のドーズ量でイオン注入を行ない、Ｎウエ
ル領域15の表面にP+型のソース領域25及びドレイン領域
26を形成する。このとき、同時に前記埋め込みコレクタ
層13上のＮ型エピタキシャル層14にもイオン注入を行な
って、バイポーラトランジスタの外部ベース領域27を形
成する。次に、写真蝕刻法によるマスクと前記フィール
ド酸化膜17と上記ゲート電極をマスクにP+イオンを60ke
Vの加速エネルギー、４×1013/cm2のドーズ量でイオン
注入を行ない、Ｐウエル領域16の表面にN-型のソース領
域28及びドレイン領域29を形成する（第１図（ｇ））。
次に、全面にCVD−SiO2膜30を2000Åの厚みに堆積
し、続いてRIE（反応性イオンエッチング法）等の異方
性エッチング技術によりこのCVD−SiO2膜30をエッチン
グして、CVD−SiO2膜30を前記ゲート電極の側面にのみ
残す。そして、上記Ｐウエル領域16のみが露出するよう
な図示しないマスクを形成した後、Asイオンを50keVの
加速エネルギー、５×1015/cm2のドーズ量でイオン注入
を行なって、Ｐウエル領域16の表面にN+型のソース領域
31及びドレイン領域32を形成する。すなわち、このＰウ
エル領域15にはいわゆるLDD構造のＮチャネルMOSトラン
ジスタが形成されることになる。続いて900℃、O2雰囲
気中で30分間の酸化を行なうことにより後酸化膜33を形
成する。さらに続いてフォトレジスト等によりＰウエル
領域15及びＮウエル領域16の表面を覆った後、BF2 +イオ
ンを30keVの加速エネルギー、５×1013/cm2のドーズ量
でイオン注入を行ない、前記埋め込みコレクタ層13上の
Ｎ型エピタキシャル層14にＰ型の内部ベース領域34を形
成する（第１図（ｈ））。
し、続いてRIE（反応性イオンエッチング法）等の異方
性エッチング技術によりこのCVD−SiO2膜30をエッチン
グして、CVD−SiO2膜30を前記ゲート電極の側面にのみ
残す。そして、上記Ｐウエル領域16のみが露出するよう
な図示しないマスクを形成した後、Asイオンを50keVの
加速エネルギー、５×1015/cm2のドーズ量でイオン注入
を行なって、Ｐウエル領域16の表面にN+型のソース領域
31及びドレイン領域32を形成する。すなわち、このＰウ
エル領域15にはいわゆるLDD構造のＮチャネルMOSトラン
ジスタが形成されることになる。続いて900℃、O2雰囲
気中で30分間の酸化を行なうことにより後酸化膜33を形
成する。さらに続いてフォトレジスト等によりＰウエル
領域15及びＮウエル領域16の表面を覆った後、BF2 +イオ
ンを30keVの加速エネルギー、５×1013/cm2のドーズ量
でイオン注入を行ない、前記埋め込みコレクタ層13上の
Ｎ型エピタキシャル層14にＰ型の内部ベース領域34を形
成する（第１図（ｈ））。
次に、全面に層間絶縁膜としてのCVD−SiO2膜35を200
0Åの厚みに堆積し、続いてこのCVD−SiO2膜35に対し、
前記内部ベース領域34の表面に通じるコンタクトホール
36及び前記ＮチャネルMOSトランジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってエミッタ電極と
高抵抗素子とすべき位置にのみ多結晶シリコン層38,39
として残す。次に上記多結晶シリコン層39の一部分をフ
ォトレジスト等のマスク40で覆った後、上記多結晶シリ
コン層38,39に対してAsイオンを50keVの加速エネルギ
ー、５×1015/cm2のドーズ量でイオン注入を行ない、前
記内部ベース領域33内にＮ型のエミッタ領域41を形成す
ると同時に多結晶シリコン層38を低抵抗化してバイポー
ラトランジスタのエミッタ電極を形成する。また同時
に、多結晶シリコン層39を一部除いて低抵抗化してＮチ
ャネルMOSトランジスタのドレイン配線と高抵抗素子42
を形成する（第１図（ｉ））。また、このイオン注入工
程の後に、950℃ないし1100℃の温度で５秒間ないし１
分間熱処理を行なういわゆるラピッドアニールを行なう
ことにより、さらに良好なコンタクト特性を得ることが
できる。
0Åの厚みに堆積し、続いてこのCVD−SiO2膜35に対し、
前記内部ベース領域34の表面に通じるコンタクトホール
36及び前記ＮチャネルMOSトランジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってエミッタ電極と
高抵抗素子とすべき位置にのみ多結晶シリコン層38,39
として残す。次に上記多結晶シリコン層39の一部分をフ
ォトレジスト等のマスク40で覆った後、上記多結晶シリ
コン層38,39に対してAsイオンを50keVの加速エネルギ
ー、５×1015/cm2のドーズ量でイオン注入を行ない、前
記内部ベース領域33内にＮ型のエミッタ領域41を形成す
ると同時に多結晶シリコン層38を低抵抗化してバイポー
ラトランジスタのエミッタ電極を形成する。また同時
に、多結晶シリコン層39を一部除いて低抵抗化してＮチ
ャネルMOSトランジスタのドレイン配線と高抵抗素子42
を形成する（第１図（ｉ））。また、このイオン注入工
程の後に、950℃ないし1100℃の温度で５秒間ないし１
分間熱処理を行なういわゆるラピッドアニールを行なう
ことにより、さらに良好なコンタクト特性を得ることが
できる。
続いて、全面にCVD−SiO2膜とBPSG膜とからなる層間
絶縁膜43を堆積して表面の平坦化を行なった後、この層
間絶縁膜43に対して前記エミッタ電極としての多結晶シ
リコン層38の表面に通じるコンタクトホール44及び前記
ドレイン配線としての多結晶シリコン層39の表面に通じ
るコンタクトホール45をそれぞれ開口すると共に、層間
絶縁膜43及びその下部のCVD−SiO2膜35に対してＰチャ
ネルMOSトランジスタのソース領域25の表面に通じるコ
ンタクトホール46を開口する。次に全面に配線用のアル
ミニウムを真空蒸着法等により堆積し、さらにこれをパ
ターニングしてアルミニウム配線47,48,49を形成するこ
とに完成する（第１図（ｊ））。
絶縁膜43を堆積して表面の平坦化を行なった後、この層
間絶縁膜43に対して前記エミッタ電極としての多結晶シ
リコン層38の表面に通じるコンタクトホール44及び前記
ドレイン配線としての多結晶シリコン層39の表面に通じ
るコンタクトホール45をそれぞれ開口すると共に、層間
絶縁膜43及びその下部のCVD−SiO2膜35に対してＰチャ
ネルMOSトランジスタのソース領域25の表面に通じるコ
ンタクトホール46を開口する。次に全面に配線用のアル
ミニウムを真空蒸着法等により堆積し、さらにこれをパ
ターニングしてアルミニウム配線47,48,49を形成するこ
とに完成する（第１図（ｊ））。
なお、このようにして製造された半導体装置におい
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
第２図（ａ）にPMOSトランジスタ用Ｎウエル15付近の
不純物濃度分布を、第２図（ｂ）にメモリーセル用Ｐウ
エル16付近の濃度分布を、第２図（ｃ）にバイポーラト
ランジスタ部のＮウエル14付近の濃度分布を、第２図
（ｄ）に周辺回路のＰウエル付近の濃度分布を示す。
不純物濃度分布を、第２図（ｂ）にメモリーセル用Ｐウ
エル16付近の濃度分布を、第２図（ｃ）にバイポーラト
ランジスタ部のＮウエル14付近の濃度分布を、第２図
（ｄ）に周辺回路のＰウエル付近の濃度分布を示す。
上記本発明の実施例による利点は次の如くである。
即ち従来技術では0.8μ以下のゲート長を持つバイポ
ーラ・CMOS構造では、バイポーラ素子のhfe（電流増幅
率）＝100のとき、BVCBO（コレクタ、ベース間耐圧）＝
15V,BVCEO（エミッタ、コレクタ間耐圧）＝5V,VAF（ア
ーリー電圧）＝10V,IC（コレクタ電流）＝10mAの時f
T（遮断周波数）＝1GHzしか達成できない。これはコレ
クタ層63の濃度が高く、また濃度プロファイルに傾きが
生じる等の理由による。しかし上記本発明により、同じ
くhfe＝100のとき、BVCBO＝41V,BVCEO＝13V,VAF＝51V,I
C＝10mAの時fT＝3GHzが達成できる。これはコレクタ層1
4がエピタキシャル層のままで濃度が低く、また濃度プ
ロファイルの傾きがない等の理由による。またMOSトラ
ンジスタを構成するウエル15及び16はイオン注入で形成
され、それ後の熱処理が低温かつ短時間でウエル拡散を
生じないようにしているから、高性能のMOSトランジス
タが得られる。また埋込みP+層８の濃度を高くできるか
ら、メモリLSIのようにソフトエラーがきびしいデバイ
スを形成する際、ソフトエラー耐性の強いデバイスを実
現できる。
ーラ・CMOS構造では、バイポーラ素子のhfe（電流増幅
率）＝100のとき、BVCBO（コレクタ、ベース間耐圧）＝
15V,BVCEO（エミッタ、コレクタ間耐圧）＝5V,VAF（ア
ーリー電圧）＝10V,IC（コレクタ電流）＝10mAの時f
T（遮断周波数）＝1GHzしか達成できない。これはコレ
クタ層63の濃度が高く、また濃度プロファイルに傾きが
生じる等の理由による。しかし上記本発明により、同じ
くhfe＝100のとき、BVCBO＝41V,BVCEO＝13V,VAF＝51V,I
C＝10mAの時fT＝3GHzが達成できる。これはコレクタ層1
4がエピタキシャル層のままで濃度が低く、また濃度プ
ロファイルの傾きがない等の理由による。またMOSトラ
ンジスタを構成するウエル15及び16はイオン注入で形成
され、それ後の熱処理が低温かつ短時間でウエル拡散を
生じないようにしているから、高性能のMOSトランジス
タが得られる。また埋込みP+層８の濃度を高くできるか
ら、メモリLSIのようにソフトエラーがきびしいデバイ
スを形成する際、ソフトエラー耐性の強いデバイスを実
現できる。
なお本発明は実施例のみに限られず、種々の応用が可
能である。例えば実施例ではＮチャネルMOS素子をLDD構
造としたが、それぞれ素子のサイズにより、MOS素子に
ついては最適な構造を用いればよい。また、LDD構造に
用いる側壁はPolysiを用いてもよい。また、PchのP+イ
オン注入はNchのN+イオン注入の後でもよい。また本発
明のLSIが構成されるエピタキシャル層14の厚みは1.5μ
ｍ以下で、このエピタキシャル層中のＮ型不純物濃度は
５×1015〜２×1016cm-3の範囲が適当である。また本発
明では、低濃度側埋め込みＰ領域９の濃度は１×1016〜
７×1016cm-3の範囲であり、高濃度側埋め込みＰ領域８
の濃度は８×1016cm-3〜１×1018cm-3の範囲が適当であ
る。また本発明では、高濃度埋め込みＰ領域８を形成す
る際、埋め込みN+領域13から２μｍ以上離して不純物注
入を行なうことが適当である。
能である。例えば実施例ではＮチャネルMOS素子をLDD構
造としたが、それぞれ素子のサイズにより、MOS素子に
ついては最適な構造を用いればよい。また、LDD構造に
用いる側壁はPolysiを用いてもよい。また、PchのP+イ
オン注入はNchのN+イオン注入の後でもよい。また本発
明のLSIが構成されるエピタキシャル層14の厚みは1.5μ
ｍ以下で、このエピタキシャル層中のＮ型不純物濃度は
５×1015〜２×1016cm-3の範囲が適当である。また本発
明では、低濃度側埋め込みＰ領域９の濃度は１×1016〜
７×1016cm-3の範囲であり、高濃度側埋め込みＰ領域８
の濃度は８×1016cm-3〜１×1018cm-3の範囲が適当であ
る。また本発明では、高濃度埋め込みＰ領域８を形成す
る際、埋め込みN+領域13から２μｍ以上離して不純物注
入を行なうことが適当である。
［発明の効果］ 以上説明した如く本発明によれば、高性能のバイポー
ラトランジスタと高性能のMOSトランジスタを混載し、
かつソフトエラー耐性の強い半導体装置が得られるもの
である。
ラトランジスタと高性能のMOSトランジスタを混載し、
かつソフトエラー耐性の強い半導体装置が得られるもの
である。
第１図は本発明の一実施例を示す工程図、第２図は同工
程で得られた装置の濃度分布図、第３図は従来装置の断
面図、第４図は同装置の濃度分布図である。 ８……高濃度埋め込みＰ領域、９……低濃度埋め込みＰ
領域、10……シリコン半導体基板、11……絶縁膜、12…
…開口部、13……埋め込みコレクタ層、14……Ｎ型エピ
タキシャル層、15……Ｎウエル領域、16……Ｐウエル領
域、17……フィールド酸化膜、18……イオン注入領域、
19……ダミーゲート酸化膜、20,21……チャネルイオン
注入領域、22……N+型イオン注入領域、23……ゲート酸
化膜、24……多結晶シリコン層、25……P+型のソース領
域、26……P+型のドレイン領域、27……外部ベース領
域、28……N-型のソース領域、29……N-型のソース領
域、30……CVD−SiO2膜、31……N+型のソース領域、32
……N+型のドレイン領域、33……後酸化膜、34……内部
ベース領域、35……CVD−SiO2膜、36,37,44,45,46……
コンタクトホール、38,39……多結晶シリコン層、40…
…マスク、41……エミッタ領域、42……高抵抗素子、43
……層間絶縁膜、47,48,49……アルミニウム配線、50…
…後酸化膜。
程で得られた装置の濃度分布図、第３図は従来装置の断
面図、第４図は同装置の濃度分布図である。 ８……高濃度埋め込みＰ領域、９……低濃度埋め込みＰ
領域、10……シリコン半導体基板、11……絶縁膜、12…
…開口部、13……埋め込みコレクタ層、14……Ｎ型エピ
タキシャル層、15……Ｎウエル領域、16……Ｐウエル領
域、17……フィールド酸化膜、18……イオン注入領域、
19……ダミーゲート酸化膜、20,21……チャネルイオン
注入領域、22……N+型イオン注入領域、23……ゲート酸
化膜、24……多結晶シリコン層、25……P+型のソース領
域、26……P+型のドレイン領域、27……外部ベース領
域、28……N-型のソース領域、29……N-型のソース領
域、30……CVD−SiO2膜、31……N+型のソース領域、32
……N+型のドレイン領域、33……後酸化膜、34……内部
ベース領域、35……CVD−SiO2膜、36,37,44,45,46……
コンタクトホール、38,39……多結晶シリコン層、40…
…マスク、41……エミッタ領域、42……高抵抗素子、43
……層間絶縁膜、47,48,49……アルミニウム配線、50…
…後酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (56)参考文献 特開 昭63−76470（ＪＰ，Ａ) 特開 昭63−232456（ＪＰ，Ａ) 特開 昭61−292355（ＪＰ，Ａ) 特開 昭60−120552（ＪＰ，Ａ) 特開 昭58−165368（ＪＰ，Ａ) 特開 昭57−211226（ＪＰ，Ａ) 特開 昭57−149769（ＪＰ，Ａ) 特開 昭56−85847（ＪＰ，Ａ)
Claims (3)
- 【請求項１】シリコン半導体基板と、前記シリコン半導
体基板上に形成されるＮ型のエピタキシャル層と、前記
エピタキシャル層中に形成され、前記エピタキシャル層
の不純物濃度よりも高い不純物濃度を有するＮ型の第１
ウェル領域と、前記エピタキシャル層に形成されるバイ
ポーラトランジスタと、前記第１ウェル領域に形成され
るＰチャネルのMOSトランジスタとを具備し、 前記バイポーラトランジスタは、前記シリコン半導体基
板と前記エピタキシャル層の間に形成され、前記エピタ
キシャル層の不純物濃度よりも高い不純物濃度を有する
Ｎ型の埋め込みコレクタ層と、前記エピタキシャル層の
表面領域に形成され、底面が前記埋め込みコレクタ層ま
で達することがないベース領域と、前記ベース領域中に
形成されるエミッタ領域とを有し、 前記エピタキシャル層の不純物濃度は、５×1015cm-3〜
２×1016cm-3の範囲に設定され、かつ、前記エピタキシ
ャル層の不純物プロファイルは、一定であることを特徴
とする半導体装置。 - 【請求項２】シリコン半導体基板と、前記シリコン半導
体基板上に形成されるＮ型のエピタキシャル層と、前記
エピタキシャル層中に形成され、前記エピタキシャル層
の不純物濃度よりも高い不純物濃度を有するＮ型の第１
ウェル領域と、前記エピタキシャル層に形成されるバイ
ポーラトランジスタと、前記第１ウェル領域に形成され
るＰチャネルのMOSトランジスタとを具備し、 前記MOSトランジスタは、0.8μｍ以下のゲート長を有
し、 前記バイポーラトランジスタは、前記シリコン半導体基
板と前記エピタキシャル層の間に形成され、前記エピタ
キシャル層の不純物濃度よりも高い不純物濃度を有する
Ｎ型の埋め込みコレクタ層と、前記エピタキシャル層の
表面領域に形成され、底面が前記埋め込みコレクタ層ま
で達することがないベース領域と、前記ベース領域中に
形成されるエミッタ領域とを有し、 前記エピタキシャル層の不純物濃度は、５×1015cm-3〜
２×1016cm-3の範囲に設定され、かつ、前記エピタキシ
ャル層の不純物プロファイルは、一定であることを特徴
とする半導体装置。 - 【請求項３】請求項１又は２に記載の半導体装置におい
て、メモリセル部と周辺回路部を有し、前記バイポーラ
トランジスタ及び前記MOSトランジスタは、共に、周辺
回路部に形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031326A JP2937338B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031326A JP2937338B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63104861A Division JP2889246B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021160A JPH021160A (ja) | 1990-01-05 |
| JP2937338B2 true JP2937338B2 (ja) | 1999-08-23 |
Family
ID=12328140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031326A Expired - Fee Related JP2937338B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937338B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106452A (ja) * | 1993-10-04 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165368A (ja) * | 1982-03-26 | 1983-09-30 | Hitachi Ltd | 半導体装置の製造法 |
| JPS60120552A (ja) * | 1983-12-05 | 1985-06-28 | Hitachi Ltd | バイポ−ラｃｍｉｓデバイスならびにその製造方法 |
| JPS61292355A (ja) * | 1985-06-19 | 1986-12-23 | Fuji Electric Co Ltd | 半導体集積回路 |
| JPS6376470A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63232456A (ja) * | 1987-03-20 | 1988-09-28 | Nec Corp | 半導体装置 |
-
1989
- 1989-02-10 JP JP1031326A patent/JP2937338B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021160A (ja) | 1990-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |