KR100265351B1 - 씨모스 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, NMOS 트랜지스터 및 PMOS 트랜지스터를 각각의 반도체층 상에 형성하여 래치-업 현상 등의 발생을 방지할 수 있는 씨모스 트랜지스터 및 그 제조 방법에 관한 것으로, CMOS를 이루는 NMOS 트랜지스터와 PMOS 트랜지스터를 각기 다른 반도체층 상에 형성하여, 즉, 제1 반도체층의 제1 영역 상에 NMOS 트랜지스터를 형성하고, 절연막을 사이에 두고 상기 제1 반도체층의 제2 영역과 대향하는 제2 반도체층 상에 PMOS 트랜지스터를 형성하고, 두 트랜지스터 사이에 소자분리막을 형성한다. 이에 의해 전기적으로 완전한 절연을 이룸으로써 래치업 현상의 발생을 방지할 수 있고, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극을 각각 독립적으로 형성하여, CMOS의 쌍극 게이트(dual gate) 구조를 용이하게 형성할 수 있고, 이온주입 방식을 사용하지 않음으로써 게이트 전극을 도핑 프로파일의 제약없이 얇게 형성할 수 있다.

Description

씨모스 트랜지스터 및 그 제조 방법
본 발명은 반도체 장치 제조 분야에 관한 것으로써, NMOS 트랜지스터 및 PMOS 트랜지스터를 각각의 반도체층 상에 형성하여 래치-업(latch up) 등의 발생을 방지할 수 있는 씨모스 트랜지스터 및 그 제조 방법에 관한 것이다.
도1a 내지 도1c를 참조하여 종래 기술에 따른 CMOS의 쌍극 게이트(dual gate) 형성 방법을 설명한다.
도1a에 도시된 바와 같이 실리콘 기판(11) 상에 LOCOS(Local Oxidation of Silicon) 공정으로 필드산화막(12)을 형성하여 p-웰(11A) 영역과 n-웰(11B) 영역을 분리시킨다.
이어서, n-웰(11B) 영역 상에 제1 이온주입 마스크(도시하지 않음)를 형성하고 p-웰(11A) 영역 내에 p형 불순물을 이온주입하고, 상기 제1 이온주입 마스크를 제거한 후, p-웰(11A) 영역 상에 제2 이온주입 마스크(도시하지 않음)를 형성하고 n-웰(11B) 영역 내에 n형 불순물을 이온주입한 다음 상기 제2 이온주입 마스크를 제거한다. 이후 소정의 열처리 공정을 실시하여 p-웰(11A) 및 n-웰(11B)을 형성한다.
다음으로, 도1b에 도시된 바와 같이 p-웰(11A) 및 n-웰(11B)이 형성된 실리콘 기판(11) 상에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13) 상에 게이트 전극용 폴리실리콘막(14)을 형성한다. 이어서, 상기 p-웰(11A) 영역 상부의 상기 폴리실리콘막(14) 상에 제3 이온주입 마스크(101)를 형성하고, 인(P) 등의 n형 불순물을 이온주입하여 n-웰(11B) 영역 상에 n형 폴리실리콘막(14A)을 형성한다.
다음으로, 도1c에 도시된 바와 같이 제3 이온주입 마스크(101)를 제거한 후, 상기 n형 폴리실리콘막(14A) 상에 제4 이온주입 마스크(102)를 형성하고, p-웰(11A) 상의 폴리실리콘막에 붕소(B) 등의 p형 불순물을 이온주입하여 p형 폴리실리콘막(14B)을 형성한다.
그리고 나서, 상기 n형 및 p형 폴리실리콘막(14A, 14B)을 선택적으로 제거하여 게이트 전극을 형성하고, NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 소오스 및 드레인을 형성하기 위한 이온주입 공정을 실시하여 CMOS 트랜지스터를 형성한다.
전술한 바와 같이 이루어지는 종래의 CMOS 제조 방법은 폴리실리콘막에 영역 별로 불순물을 이온주입하여 NMOS 및 PMOS 트랜지스터의 게이트 전극을 형성하기 때문에 도핑 프로파일(doping profile)을 조절할 수 있을 정도로 폴리실리콘막의 두께가 두꺼워야 한다. 그러나, 소자의 집적도가 향상됨에 따라 게이트 전극이 얇아져서 이온주입 공정으로 도핑 프로파일을 조절하여 NMOS 및 PMOS 트랜지스터의 게이트 전극을 형성하기가 어려운 문제점이 있다.
또한, n-웰 및 p-웰이 완전하게 격리되지 않음으로 인하여 래치업 현상 등이 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 CMOS 트랜지스터를 이루는 NMOS 트랜지스터 및 PMOS 트랜지스터를 완전하게 절연시키며, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극 각각을 독립적으로 형성할 수 있는 씨모스 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 종래 기술에 따른 CMOS의 형성 공정 단면도
도2a 내지 도2k는 본 발명의 일실시예에 따른 CMOS의 형성 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21: 실리콘 기판 21': p-웰 영역
22: 매몰절연막 23: 단결정 실리콘막
24: 게이트 산화막 25: 폴리실리콘막
25A, 31: 게이트 전극 25B: 폴리실리콘막 스페이서
26, 32: 저농도 소오스 및 드레인 영역 27: 산화막
27', 33': 산화막 스페이서 28, 34: 고농도 소오스 및 드레인 영역
29: 중온산화막 30: 소자분리막
31: 게이트 전극 204: 산화방지 패턴
상기와 같은 목적을 달성하기 위한 본 발명은 제1 도전형 반도체층의 제1 영역 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극의 양단에 형성된 제2 도전형의 소오스 및 드레인 영역; 상기 제1 도전형 반도체 기판의 제2 영역 상에 형성된 제1 절연막; 상기 제1 절연막 상에 형성된 제2 도전형의 반도체층; 상기 제2 도전형의 반도체층 상에 형성된 제2 게이트 전극; 및 상기 제2 게이트 전극의 양단에 형성된 제1 도전형의 소오스 및 드레인 영역을 포함하는 씨모스 트랜지스터를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 기판 상에 제1 도전형의 제1 반도체층을 형성하는 제1 단계; 상기 제1 반도체층 상에 제1 절연막 및 제2 도전형의 제2 반도체층을 형성하는 제2 단계; 상기 제1 절연막 및 제2 반도체층을 선택적으로 제거하여 상기 제1 반도체층을 노출시키는 제3 단계; 상기 제3 단계에서 노출된 상기 제1 반도체층 상에 게이트 절연막 및 제1 게이트 전극을 형성하는 제4 단계; 상기 제1 게이트 전극의 양단에 제2 도전형의 소오스 및 드레인 영역을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 제2 절연막을 형성하는 제6 단계; 상기 제2 절연막을 선택적으로 제거하여 상기 제2 반도체층을 노출시키는 제7 단계; 상기 제7 단계에서 노출된 상기 제2 반도체층 상에 게이트 절연막 및 제2 게이트 전극을 형성하는 제8 단계; 및 상기 제2 게이트 전극의 양단에 제1 도전형의 소오스 및 드레인 영역을 형성하는 제9 단계를 포함하는 씨모스 트랜지스터 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2k는 본 발명의 일실시예에 따른 CMOS의 형성 공정 단면도이다.
먼저, 도2a에 도시된 바와 같이 실리콘 기판(21)상에 매몰절연막(22) 및 단결정 실리콘막(23)을 차례로 형성한다. 상기 매몰절연막(22) 및 단결정 실리콘막(23)의 두께는 주변회로영역과 셀영역의 단차를 고려하여 결정되며, 매몰절연막(22)과 단결정 실리콘막(23)이 이루는 높이는 이후에 실리콘 기판(21) 상에 형성되는 게이트 전극의 높이보다 높아야 한다. 본 발명의 바람직한 일실시예에서 상기 매몰절연막(22)을 1000Å 두께의 산화막으로 형성하고, 상기 단결정 실리콘막(23)을 2000Å 두께로 형성한다.
다음으로, 도2b에 도시된 바와 같이 상기 실리콘 기판(21) 내에 형성될 p-웰 (21') 영역 상의 상기 단결정 실리콘막(23) 및 산화막(22)을 선택적으로 제거하여 p-웰(21') 영역의 실리콘 기판(21)을 노출시킨다. 이어서, 단결정 실리콘막(23) 상에 제1 감광막 패턴(도시하지 않음)을 형성하고, 상기 제1 감광막 패턴을 이온주입 마스크로하는 이온주입 공정을 실시하여 실리콘 기판(21)의 p-웰(21')영역에 p형 불순물을 이온주입한 후 상기 제1 감광막 패턴을 제거한다.
다음으로, 도2c에 도시된 바와 같이 상기 단결정 실리콘막(23) 및 상기 실리콘 기판(21)의 p-웰(21') 영역 상에 게이트 산화막(21)을 형성하고, 게이트 산화막(24) 상에 n형의 폴리실리콘막(25)을 1500Å 두께로 형성한 후, 상기 p-웰(21') 영역 상부의 상기 제1 폴리실리콘막(25) 상에 제2 감광막 패턴(201)을 형성한다.
다음으로, 도2d에 도시된 바와 같이 상기 제2 감광막 패턴(201)을 식각마스크로하여 상기 제1 폴리실리콘막(25)을 건식식각해서 NMOS 트랜지스터의 게이트 전극(25A)을 형성한다. 이때, 상기 매몰절연막(22) 및 단결정 실리콘막(23) 측벽에 스페이서 형태로 상기 제1 폴리실리콘막이 잔류되어 폴리실리콘막 스페이서(25B)가 형성된다.
이어서, 상기 제2 감광막 패턴(201)을 제거하고, 상기 단결정 실리콘막(23) 상에 제3 감광막 패턴(202)을 형성하고, 상기 제3 감광막 패턴(202) 및 상기 게이트 전극(25A)을 이온주입 마스크로하는 이온주입 공정을 실시해서 상기 게이트 전극(25A) 양단의 상기 p-웰(21') 영역 내에 n형의 저농도 소오스 및 드레인 영역(26)을 형성한다.
다음으로, 도2e에 도시된 바와 같이 상기 제3 감광막 패턴(202)을 제거한 후, 전체 구조 상에 산화막(27)을 형성한다.
다음으로, 도2f에 도시된 바와 같이 상기 산화막(27)을 전면식각하여 상기 게이트 전극(25A) 측벽 및 상기 폴리실리콘막 스페이서(25B) 측벽에 산화막 스페이서(27')를 형성한다. 이어서, 상기 단결정 실리콘막(23) 상에 제4 감광막 패턴(203)을 형성하고, 상기 제4 감광막 패턴(203), 상기 산화막 스페이서(27') 및 상기 게이트 전극(25A)을 이온주입 마스크로하는 이온주입 공정을 실시하여 n형의 고농도 소오스 및 드레인 영역(28)을 형성한다.
다음으로, 도2g에 도시된 바와 같이 상기 제4 감광막 패턴(203)을 제거한 후, 전체 구조 상에 중온 산화막(Medium Temperature Oxide)(29)을 3000Å 두께로 형성한다.
다음으로, 도2h에 도시된 바와 같이 상기 중온 산화막(29)을 화학 기계적 연마(Chemical Mechanical Polishing) 공정으로 제거하여 상기 단결정 실리콘막(23)을 노출시킨다. 이때, 전술한 바와 같이 상기 매몰절연막(22)과 상기 단결정 실리콘막(23)이 이루는 높이가 상기 NMOS 트랜지스터의 게이트 전극(25A)의 높이 보다 높기 때문에 상기 NMOS 트랜지스터의 게이트 전극(25A)은 노출되지 않는다.
다음으로, 도2i에 도시한 바와 같이 소자분리영역을 노출시키는 산화방지 패턴(204)을 형성한다. 상기 산화방지 패턴(204) 형성으로 상기 폴리실리콘막 스페이서(25B)의 일부가 노출된다.
다음으로, 도2j에 도시된 바와 같이 LOCOS 공정으로 소자분리막(30)을 형성하여 상기 NMOS 트랜지스터와 이후에 형성될 PMOS 트랜지스터를 격리시킨다. 상기 소자분리막(30) 형성을 위한 산화공정에서 상기 폴리실리콘막 스페이서(25B)가 축소되어 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 확실한 전기적 격리가 이루어져 CMOS의 래치업 현상의 발생을 방지할 수 있다.
다음으로, 도2k에 도시된 바와 같이 상기 소자분리 마스크(204)를 제거하고, p-웰(21') 영역 상에 이온주입 마스크(도시하지 않음)를 형성한 후, n형 불순물을 이온주입하여 상기 단결정 실리콘막(23) 내에 n-웰(도시하지 않음)을 형성한다. 이어서, 전체 구조 상에 p형의 제2 폴리실리콘막을 형성하고, 상기 제2 폴리실리콘막을 선택적으로 제거하여 PMOS 트랜지스터의 게이트 전극(31)을 형성한 후, 이온주입 공정을 실시하여 상기 게이트 전극의 양단에 p형의 저농도 소오스 및 드레인 영역(32)을 형성한다. 그리고 나서, 상기 게이트 전극(31) 측벽에 산화막 스페이서(33)를 형성하고, 이온주입 공정을 실시하여 p형의 고농도 소오스 및 드레인 영역(34)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기한 바와 같이 이루어지는 본 발명은 CMOS를 이루는 NMOS 트랜지스터와 PMOS 트랜지스터를 각기 다른 반도체층 상에 형성하여, 즉, 제1 반도체층의 제1 영역 상에 NMOS 트랜지스터를 형성하고, 절연막을 사이에 두고 상기 제1 반도체층의 제2 영역과 대향하는 제2 반도체층 상에 PMOS 트랜지스터를 형성하고, 두 트랜지스터 사이에 소자분리막을 형성함으로써 전기적으로 완전한 절연을 이룸으로써 래치업 현상의 발생을 방지할 수 있다.
또한, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극을 각각 독립적으로 형성하여 CMOS의 쌍극 게이트(dual gate) 구조를 용이하게 형성할 수 있고, 게이트 전극을 도핑 프로파일의 제약없이 얇게 형성할 수 있다.

Claims (12)

  1. 씨모스(CMOS) 트랜지스터에 있어서,
    제1 도전형 반도체층의 제1 영역 상에 형성된 제1 게이트 전극;
    상기 제1 게이트 전극의 양단에 형성된 제2 도전형의 소오스 및 드레인 영역;
    상기 제1 도전형 반도체 기판의 제2 영역 상에 형성된 제1 절연막;
    상기 제1 절연막 상에 형성된 제2 도전형의 반도체층;
    상기 제2 도전형의 반도체층 상에 형성된 제2 게이트 전극; 및
    상기 제2 게이트 전극의 양단에 형성된 제1 도전형의 소오스 및 드레인 영역을 포함하는 씨모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 도전형의 소오스 및 드레인 영역 상에 형성된 제2 절연막을 더 포함하는 것을 특징으로 하는 씨모스 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 절연막 및 상기 제2 반도체층 경계에 소자분리막을 더 포함하는 것을 특징으로 하는 씨모스 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제1 게이트 전극은 NMOS 트랜지스터의 게이트 전극이고,
    상기 제2 게이트 전극은 PMOS 트랜지스터의 게이트 전극인 것을 특징으로 하는 씨모스 트랜지스터.
  5. 제 4 항에 있어서,
    상기 제1 절연막 및 상기 제2 도전형의 반도체층이 이루는 높이는 상기 제1 게이트 전극의 높이보다 높지 않은 것을 특징으로 하는 씨모스 트랜지스터.
  6. 씨모스(CMOS) 트랜지스터 제조 방법에 있어서,
    기판 상에 제1 도전형의 제1 반도체층을 형성하는 제1 단계;
    상기 제1 반도체층 상에 제1 절연막 및 제2 도전형의 제2 반도체층을 형성하는 제2 단계;
    상기 제1 절연막 및 제2 반도체층을 선택적으로 제거하여 상기 제1 반도체층을 노출시키는 제3 단계;
    상기 제3 단계에서 노출된 상기 제1 반도체층 상에 게이트 절연막 및 제1 게이트 전극을 형성하는 제4 단계;
    상기 제1 게이트 전극의 양단에 제2 도전형의 소오스 및 드레인 영역을 형성하는 제5 단계;
    상기 제5 단계가 완료된 전체 구조 상에 제2 절연막을 형성하는 제6 단계;
    상기 제2 절연막을 선택적으로 제거하여 상기 제2 반도체층을 노출시키는 제7 단계;
    상기 제7 단계에서 노출된 상기 제2 반도체층 상에 게이트 절연막 및 제2 게이트 전극을 형성하는 제8 단계; 및
    상기 제2 게이트 전극의 양단에 제1 도전형의 소오스 및 드레인 영역을 형성하는 제9 단계
    를 포함하는 씨모스 트랜지스터 제조 방법.
  7. 제 6 항에 있어서,
    상기 제7 단계 후,
    상기 제2 절연막과 상기 제2 반도체층 경계에 소자분리막을 형성하는 제10 단계를 더 포함하는 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제1 게이트 전극은 제2 도전형으로 형성하고,
    상기 제2 게이트 전극은 제1 도전형으로 형성하는 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
  9. 제 8 항에 있어서,
    상기 제4 단계는,
    상기 제3 단계가 완료된 전체 구조 상에 제2 도전형의 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 게이트 전극을 정의하는 식각마스크를 형성하는 단계;
    상기 게이트 전극을 선택적으로 제거하여 게이트 전극을 형성함과 동시에 상기 제1 절연막 및 상기 제2 반도체층 측벽에 폴리실리콘막 스페이서를 형성하는 단계; 및
    상기 식각마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
  10. 제 9 항에 있어서,
    상기 제10 단계에서 상기 소자분리막 형성으로 상기 폴리실리콘막 스페이서의 크기가 줄어드는 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
  11. 제 10 항에 있어서,
    상기 제2 절연막을 중온산화막(medium temperature oxide)으로 형성하는 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
  12. 제 10 항에 있어서,
    상기 제1 절연막 및 상기 제2 반도체층이 이루는 높이는 상기 제1 게이트 전극의 높이보다 높지 않은 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
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