JPH0462849A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はバイポーラ・トランジスタの微細化。

高速化を図った半導体装置の製造方法に関する。

従来の技術 近年、バイポーラ・トランジスタは自己整合技術により
、フォトリソグラフィー技術の限界を超えた微細化が図
られ、極めて高速、高性能の特性を実現している。

従来の技術による半導体装置の製造方法を第２図の工程
断面図に示す。

まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
６の表面にＮ型埋め込みコレクタ層１７を形成した後、
Ｎ型エピタキシャル層１８を成長する。次に素子分離Ｌ
ＯＣＯ８膜１９をＮ型エピタキシャル層１８の表面に形
成した後、ベース電極となるＰ＋ポリシリコン２０と、
続いてＣＶ’Ｄ酸化膜２１を全面に成長する。次に、Ｃ
ＶＤ酸化膜２］と続いてＰ″−ポリシリコン２０をフォ
トリソグラフィによるレジストをマスクに選択的にエツ
チング除去し、エピタキシャル層１８の表面の真性へ−
ス領域２２を露出させる。

さらに、第２図（ｂ）に示すように、窒化膜２３を全面
に成長した後、熱処理によりＰ″　ポリシリコン２０か
ら不純物をＮ型エピタキシャル層］８に導入し、Ｐ型外
部ベース層２４を形成する。その後、Ｐ″ポリシリコン
２０よびＣＶＤ酸化膜２１をマスクにイオン注入により
Ｐ型の不純物、例えばボロンを真性ベース領域２２に導
入し、Ｐ型具性ベース層２５を形成する。

次に、第２図（Ｃ）に示すように、窒化膜２３」二の全
面に成長したポリシリコンを異方性エツチングすること
によりポリシリコンザイト「フォール２６を形成する。

このポリシリコンサイドウオール２６形成する。このポ
リシリコンザイトウォール２６をマスクにＰ４　ポリシ
リコン２０の側面および真性ベース領域２２の周辺部２
７を除き窒化膜２３をエツチングし、エミッタ引出し部
開孔２８を形成する。

最後に、第２図（ｄ）に示すように、全表面上成長した
Ｎ→ポリシリコンをフォトリソグラフィによるレジスト
をマスクに選択的にエツチング除去し、エミッタ電極２
９を形成した後、熱処理によりエミッタ引出し部開孔２
８を通してＮ１　ポリシリコンのエミッタ電極２つから
Ｎ型不純物を導入し、Ｎ型エミツタ層３０を形成する。

以」−のような半導体装置の製造方法によると、外部ベ
ース領域、エミッタ領域、ベース電極引出し部、エミッ
タ電極引出し部をすべて自己整合的に形成することがで
き、バイポーラトランジスタの微細化、高速化を図るこ
とができる。

発明が解決しようとする課題 手記従来の技術では、Ｐ４ポリシリコン２０のへ−スミ
極をマスクにイオン注入によりＰ型の不純物を真性ベー
ス領域２２に導入し、Ｐ型具性ベース層２５を形成して
いる。イオン注入によりＰ型具性ベース層２５を形成す
る場合、イオン注入の際のチャネリングが原因でＰ型具
性ベース層２５の深さは０．２μｍ程度より深くなる。

Ｐ型具性ベース層２５が深いとトランジスタのカットオ
ツ周波数の低下を招き、バイポーラトランジスタの高速
化の妨げとなる。これを避ける目的で、Ｐ型シリコン基
板１６に対し、垂直よりも７度程度注入角度を傾け、チ
ャネリングを抑えようとした場合、第２図（ｂ）に示す
ようにＰ＋ポリシリコン２０のベース引出し電極の影と
なり、Ｐ型具性ベース層２５の外縁部とＰ型具性ベース
層２５を取り囲むＰ型外部ベース層２４の内縁部とのオ
ーバーラツプが均一でなくなる。オーバーラツプが不十
分な部分でコレクタ・エミッタ間のリーク電流が増加し
たり、ベース抵抗が大きくなり、高周波特性の低下につ
ながる。

さらに、これを避ける目的てＰ＋ポリシリコン２０のベ
ース電極およびＰ型外部ベース層２４を形成する工程の
前にベース領域全体にＰ型真性ヘース層２５を形成しよ
うとした場合、Ｐ型外部ベース層２４とＰ型具性ベース
層２５のオーバーラツプが不十分になることは避けるこ
とができる。しかし、この場合、Ｐ型外部ベース層２４
を形成する工程の熱処理によりＰ型具性ベース層２５が
一層深（なり、やはり高周波特性の低下につながり、高
性能なトランジスタを得るには限界があった。

課題を解決するための手段 以上のような課題を解決するために本発明では、ポリシ
リコンベース電極およびポリシリコンベース電極上の絶
縁膜を選択的に除去して形成した真性ベース領域上開孔
を通して、異なる２つ以上の方向からのイオン注入によ
って真性ベース層を形成する。

作用 本発明の半導体装置の製造方法ｌコよると、真性ベース
層の形成の際に、注入角度をある方向に傾けたイオン注
入の際のＰ＋ポリシリコンベース引出し電極の影となる
領域にも、他の方向からの注入によって不純物を導入す
るこ七ができ、真性ベース層の外縁部と外部へ−ス層の
内縁部を一様にオーバーラツプさせることができる。

実施例 第１図（ａ）〜（ｄ）は本発明の第１の実施例をＴ程順
の断面図である。

まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の表面にＮ型埋め込みコレクタ層２を形成した後、Ｎ型
エピタキシャル層３を成長する。次に、素子分離Ｌ　Ｏ
Ｇ　ＯＳ膜などの第１の絶縁膜４をＮ型エピタキシャル
層３の表面に形成Ｌ２て半導体基板５を得る。ベース電
極となるＰ」ポリシリコン等の第１の半導体膜６と、続
いてＣＶＤ酸化膜等の第２の絶縁膜′７を全面に成長す
る。次に、第２の絶縁膜７と、続いて第１の半導体膜６
をフォトリソグラフィによるレジストをマスクに選択的
にエツチング除去し、Ｎ型：Ｉ’、ピタキシャル層３の
表面の真性ベース領域８を露出さぜ、ｊ（性べ・−ス領
域」−開孔９を形成する。さらに、窒化膜等の第３の絶
縁膜１０を全面に成長した後、熱処理により第１の半導
体膜６からの不純物をＮ型エピタキシャル層３に導入し
、外部ベース層１１を形成する。

次に第１図（ｂ）　、　（ｃ）のように第１の半導体膜
６および第２の絶縁膜７をマスクにして、半導体基板５
に対して垂直から７度傾（ジて、半導体基板５と平行な
面内で９０度づつ注入方向を変えて４−回（第１図（ｂ
）　、　（Ｃ）で示される２方向と紙面に垂直な方向に
傾けた２方向の計４方向）イぢン注入し、Ｐ型の不純物
、例えばボロンを真性ベース領域上。

開孔９を通して真性ベース領域８に導入し、真性ベース
層」２を形成する。このような注入によって１回目の注
入で開孔の影となる領域にも他の３回の注入で不純物が
導入され、真性ベース領域上開孔９直下のとの位置にお
いても外部へ−ス層１１と真性ベース層］２のオーバー
ラツプは−４−分てしかも均一なものとなる。

次に、第１図（ｄ）のように全面に成長したボリシＪ　
ニーー＋ン等の第２の半導体膜の異方性コーツザングに
より→ノイドウＡ−ル１３を形成Ｊる。このザイドウォ
ール１３をマスクに第１の半導体膜ｃ″Ｊの側面および
真性ベース領域８の周辺部１／！Ｕを除き、第３の絶縁
膜］Ｏをエツチングし、コ−ミッタ引出し部開孔１５を
形成する６、最後に、成長したポリジノコン等の第３の
半導体膜をフォトリソグラフィによるレジストをマスク
に選択的に」二、ツチングし、エミッタ電極１６を形成
した後、ｊ−ミッタ電極１６にＮ型不純物をイオン注入
し、熱処理にＪ。

リエミッタ引出し部開孔１５を通しでポリシリコンのエ
ツチング電極１６からＮ型不純物を導入し、エミツタ層
］７を形成する。。

本実施例では、真性ベース層］２の形成の際に４方向か
らの注入を行なっている２、この場合、］回あたりの注
入量は１回注入の場合の４分の］、Ｊ−し、加速コ゛ネ
ルキーは４回とも同−ＪするとＪい。たとえば、第３の
絶縁膜１０の膜Ｌ９が５０ＯＡでボロンを半導体基板５
お垂直方向から７度傾けてイオン注入する場合、加速エ
ネルギーを１５Ｋ　ｅ　Ｖ、１回の注入量を２．５　Ｘ
　１．０１３ｃｍ’−２程度（４回の注入の合計で３　
Ｘ　１０　”ｃＩＩ１２稈度）とすると、深さ０．１５
メツｍ程度の真性ｌ＼・−Ｘ層１：）。

を形成できる。

次（−′、図示していないが、本発明の第２の実施例を
以下に説明する、 真性ベース層１２形成のためのイオン注入マスクとなる
真性へ−ス領域上開孔９は、丁ミッタ形状（ご対応（、
逆常は矩形で、ウェハのファセットに対し、て平ｆｉま
たは垂直に形成する、この、−１〜うな場合、第１の実
施例におｉＪる真１１ベース層１２形成（：゛イ詞ン注
入において、半導体基板５にＺｌ（２て垂直方向か以７
度傾けて　ノ・？セッＩ−ｉ、−’対して４５度で一１
ｉいに向き合う２方向から１」０人ずれは、］回回目の
ｉ↓人で真１１ヘース領域上開孔９の影、Ｊ：なる領域
にも２回目の注入で不純物が導入される。この場合１回
あたりの注入量は１回の注入の場合の２分の１と１．２
、加速１丁ネ升」−は同一、Ｌ−４るざ・よ（・。この
方法は第］の実施例の４回汀λる行なら方法に比へで、
１人回数を半減でき、ｊた、外部へ−ス層Ｉ］と真性へ
−Ｘ層１２の詞−・・−ラップは幾分短くなるものの　
従来方法（こ封・＼る導入幅に改善される。

なお、第３の絶縁膜１０は窒化膜を使用した場合で説明
したが、ＣＶＤ酸化膜としてもよい。この場合、所望の
真性ベース層１２の接合深さ、不純物濃度を得るために
は、第３の絶縁膜］０の材料、膜厚に対して、イオン注
入の加速エネルギ、注入量を変更ずればよい。

発明の効果 以」二説明したように本発明の半導体装置の製造方法に
よれば、外部ベース層と真性ベース層のオーバーラツプ
が十分で、均一な自己整合バイポーラトランジスタを形
成できる。従って、コレクタ・エミッタ間リークやベー
ス抵抗を増加さぜることなしに、トランジスタのカット
オフ周波数およびベース接合容量を低減でき、トランジ
スタおよび集積回路の高周波特性を大幅に改善できる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置の製造方法
を示す工程断面図、第２図は従来の工程断面図である。 ４・・・・・・第１の絶縁膜、５・・・・・・半導体基
板、６・・・・・・第１の半導体膜、７・・・・・・第
２の絶縁膜、８・・・・・・真性ベース領域、９・・・
・・・真性ベース領域上開孔、１０・・・・・・第３の
絶縁膜、１１・・・・・・外部ベース層、１２・・・・
・・真性ベース層、１３・・・・・・ザイトウォール、
１４−・・・・・・第３の絶縁膜、１５・・・・・・エ
ミッタ引出し部開孔、１６・・・・・・エミッタ電極、
１７・・・・・・エミツタ層、２０・・・・・・Ｐ＋ポ
リシリコン、２２・・・・・・真性ベース領域、２４・
・・・・・Ｐ型外部ベース層、２５・・・・・・Ｐ型具
性ベース層。

Claims (1)

【特許請求の範囲】
1. 　半導体基板の表面上に形成された第１の絶縁膜に取り
   囲まれたベース領域上および前記第１の絶縁膜上全面に
   第１の半導体膜と、続いて第２の絶縁膜を成長する工程
   と、前記第２の絶縁膜と、続いて第１の半導体膜を選択
   的にエッチング除去することにより、前記ベース領域中
   の真性ベース領域を開孔し、前記第１の半導体膜のベー
   ス引出し電極を形成する工程と、前記第１の半導体膜か
   らなる前記ベース引出し電極の側面および前記半導体基
   板表面の前記ベース領域上に第３の絶縁膜を形成する工
   程と、異なる２つ以上の方向からのイオン注入によって
   前記真性ベース領域上の開孔を通して不純物を前記半導
   体基板表面の前記ベース領域に導入して真性ベース層を
   形成する工程と、前記半導体基板表面の前記ベース領域
   上の前記第３の絶縁膜を異方性エッチングし、前記ベー
   ス引出し電極の側面に形成された前記第３の絶縁膜の外
   縁部とエミッタ引出し部開孔の外側壁か前記エミッタ引
   出し部開孔の周囲のどの位置においても当距離である前
   記エミッタ引出し部開孔を形成する工程とを含むことを
   特徴とする半導体装置の製造方法。