JPS62113471A - バイポ−ラトランジスタに浅く、大量にド−プされた外因性ベ−ス領域を形成する方法 - Google Patents

バイポ−ラトランジスタに浅く、大量にド−プされた外因性ベ−ス領域を形成する方法

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JPS62113471A
JPS62113471A JP61261740A JP26174086A JPS62113471A JP S62113471 A JPS62113471 A JP S62113471A JP 61261740 A JP61261740 A JP 61261740A JP 26174086 A JP26174086 A JP 26174086A JP S62113471 A JPS62113471 A JP S62113471A
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シャオ・フー・チャン
マシュー・ワインバーグ
マモン・トーマス
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ ［発明の分野］ この発明は一般に集積回路製作方法に関するものであっ
て、特に外因性のベースＭ域を存するバイポーラトラン
ジスタを形成するための集積回路処理に関するものであ
る。
［関連技術分野の説明コ 集積回路の製造では、処理技術における現在の技術の改
良によって同じ大きさのダイス上により多くの構成要素
を有する素子の製作が可能である。
構成要素の数が増加したりまたはダイスの大きさが減じ
られたりのいずれかと同時に、各ウェハ上で動作の許容
可能なダイスの高い製作歩留りを提供するために欠陥を
減じることが必要である。より多くの構成要素が各ダイ
ス上に構成されても、増加した素子の密度がその結果製
造のを幼性にいかなる損失ももたらすべきではない。好
ましくは、収縮に固有の問題にかかわらず性能および信
頼性が各世代において実際に改良されるべきである。
たとえば、自己整列処理技術、すなわち素子の１つの領
域または層を別の領域を形成するためのマスクとして用
いることが、性能、信頼性および歩留り要因を改良し得
る。
各構成要素の大きさを減じることは他の有利な結果を有
する。寄生容量効果は素子領域の横の減少によって最小
にされ得る。より浅い接合の形におけるような縦の削減
および減じられたベースの厚みは切換時間を向上させ、
より高いベース−コレクタ破壊電圧を与え、そして二次
元のベータ劣化を防ぐ。それゆえ、集積回路製作技術の
主たる目的は処理技術を発展させ、横および縦の寸法の
両方における縮小に適合可能であるレイアウトを作り出
すことである。
バイポーラ回路技術では、個々のトランジスタの性能の
改良は一部では、ベース領域の抵抗とその関連したデバ
イアス（ｄｅｂｉａｓ）効果を減じることによって、か
つエミッターベース接合の寄生容量効果を最小にするこ
とによって達成される。第１図（先行技術）に示される
ように、これ　　　　−はしばしば各トランジスタに軽
くドープされた真性ベース領域と大量にドープされた外
因性ベース領域とを設けることによって達成される。
バイポーラトランジスタの製作の典型的な処理の詳細は
［マイクロ電子工学の処理および素子設計Ｊ　　（Ｍｉ
ｃｒｏｅｌｅｃｔｒｏｎｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ
　ａｎｄ　ＤｅｖｉｃｅＤｅｓｉｇｎ）、Ｒ，Ａ、Ｃｏ
１ｃｌａｓｓｅｒ。
Ｊｏｈｎ　　Ｗｉｌｅｙ　　＆　　５ｏｎｓ、著作権１
９８０年のような、半導体製作についてのテキストの中
で発見できる。
要約すると、Ｐ型サブストレートはその上部表面で酸化
され、そしてエツチングされて埋込コレクタ領域の拡散
に用いられるマスクを形成する。
Ｎ型不純物の拡散の後に、酸化物層は取り除かれ、Ｎ型
エピタキシャルシリコン層が成長される。次に、マスク
層が生成されそしてパターン化され、それによりて「フ
ィールド酸化物」領域が形成される。それから別のマス
クが用いられ、素子分離フィールド酸化物領域の下のエ
ピタキシャル層にドーパントを拡散することを可能にし
、隣接した構成要素から個々のトランジスタを分離させ
るＰ型領域を形成する。スロットまたは酸化物分離もま
た用いられ得る。
次に典型的な製造処理では、マスク層が生成されそして
異方性にエツチングされてシリコンエピタキシャル層の
表面区域を露呈する。外因性のベース領域はそれから深
い追込み（ｄｒｉｖｅ−ｉｎ）または注入および深い追
込み処理によってサブストレート内に形成される。ドー
プされた領域上で成長したベース酸化物層は第１図に示
されるように、外因性のベース領域がこれからさき形成
されゐエミッタ領域に、およびエピタキシャル層にそれ
より深く拡散することを向上させる。この段階でマスク
は取り除かれ、そして真性ベース、エミッタおよびコレ
クタが形成される。これらの効果は結果としてトランジ
スタの性能の劣化を生じる。この処理は結果として生じ
る外因性ベースの輪郭が比較的深くそして幅が広いため
に、厚いエピタキシャル層を必要とする。
そのような輪郭の素子の収縮は結果として許容不可能な
釣り合いをもったトランジスタを生じるであろう。１つ
の問題は外因性ベース輪郭はあまりに深くそして幅が広
いことである。現在の製作およびフォトリソグラフィの
技術では、第１図に示されるように外因性ベース領域に
よる浸食の後のエミッタの幅はほぼ１．０から２．０ミ
クロンである。いかなる意義深い収縮をしてもその結果
は許容不可能なエミッタの幅を生じる。そのようなトラ
ンジスタはかなりの逆注入および二次元べ−夕減少を被
るであろう。
さらに、一般にエピタキシャル層はほぼ１．５から２．
５ミクロンの厚みを有する。現在の技術では深さがほぼ
０．５から０，７ミクロンの外因性ベース接合を結果と
して生じる。エピタキシャル層の成長の間、埋込層はエ
ピタキシャル層より上にほぼ０．　５から０．　６ミク
ロン拡散する。より薄いエピタキシャル層のためのコレ
クターベース破壊電圧ＢＶｏｂｏは１０ないし１５ボル
トまたはそれより少ない電圧で発生し、これは多くの応
用で許容不可能となり得る。
こうして、より浅くそしてより狭い外因性ベースを有す
るバイポーラトランジスタを形成する処理が必要とされ
る。
Ｅ発明の要約コ この発明の目的は、素子の縮小に従った断面の輪郭を有
するバイポーラトランジスタを形成する方法を提供する
ことである。
この発明のさらに他の目的は、エミッタ領域への外因性
ベース領域の酸化段階によって向上された拡散が事実上
なくされ、それによって外因性ベース−エミッタ寄生容
量、二次元ベータ効果および低エミッターベース破壊電
圧を最小にする、バイポーラトランジスタの製作のため
の方法を提供することである。
一般の局面では、この発明はバイポーラトランジスタを
形成するために集積回路の製造に用いられる方法である
。この処理は自己整列した、浅い、大量にドープされた
外因性ベース領域を形成し、これは実質的にエミッタ領
域上に侵入しない。熱シリコン窒化物のようなマスク層
はエピタキシャル層構造−Ｌに形成され、これはバッフ
ァ酸化物層を含んでもよい。比較的厚い、速いエツチン
グガラスのような第２のマスク層が第１のマスク上に形
成される。両方の層は外因性ベース領域が形成されるウ
ェハのエピタキシャル層の区域にわたってエツチングさ
れる。ベース酸化物領域はこれらの領域上のエピタキシ
ャル層の表面内に形成される。ドーピングはイオン注入
によってベース酸化物を通って行なわれ、一方残ってい
るマスク領域は他の領域のドーピングまたは損傷を防ぐ
。２つのマスク層は取り除かれ、そしてトランジスタお
よび集積回路の残っている能動領域はエピタキシャル層
内およびその上に重なって形成される。
この発明に従って製作された素子の結果として生じる低
ベース抵抗、信頼性および製造歩留りのために、それが
品質管理および性能を改良し得る自己整列した処理であ
るという点で、開示された処理は利点を提供する。
さらに他の利点は、この発明は１ミクロンかまたはそれ
より少ない幅を有するエミッタ領域の製作を可能にし、
それによって寄生容量を減じ、さらに素子の密度の可能
性を改良することである。
この発明のさらに別の利点は、ベース領域のドーピング
に先立つベース酸化物の成長が、酸化成長に関連して高
；Ｈのサイクルによって形成および伝搬され得る素子の
欠陥を減じることである。
この発明の別の利点は、結果として浅い外因性ベースを
有するバイポーラトランジスタを生じ、速いまたは高い
電圧（または両方）のバイポーラ集積回路素子がより薄
いエピタキシャル層を有することをそしてそれによって
より良い性能を有することを可能にすることある。
この発明の他の目的、特徴および利点は同じ参照表示が
図面のすべてにわたって同じ特徴を表わしている、以下
の詳細な説明および添付の図面を考慮すると明らかにな
るであろう。
この説明に関連した図面は特定に記されている場合を除
いて一定の縮尺で書かれていないことか理解されるべき
である。さらに、図面はこの発明に従って製作される集
積回路の一部のみを例示することが意図されている。
［発明の詳細な説明］ この発明の特定の実施例を詳細にこれより参照するが、
これはこの発明を実施するために発明者によって現在考
えられている最善の様式を例示している。その代わりの
実施例もまた適用可能に簡単に説明される。
多くの出版物か集積回路の製造処理に用いられる一般の
技術の詳細を説明していることか認められるべきである
。たとえば「半導体および集積回路製作技術（Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ　　ａｎｄ　　Ｉｎｔｅｇｒａｔｅ
ｄＣｉｒｃｕｉｔ　　Ｆａｂｒｉｃａｔｉｏｎ　　Ｔｅ
ｃｈｎｉｑｕｅｓ）　Ｊ　レストン出版社（Ｒｃｓｔｏ
ｎ　　Ｐｕｂｌｌｓｈｌｎｇ　　Ｃｏ、、　Ｉｎｃ、、
　）フェアチャイルドコーポレーション（Ｐａ１ｒｃｈ
ｉｌｄＣｏｒｐｏｒａｔｉｏｎ　）による著作権１９７
９年を参照されたい。それらの技術は一般にこの発明の
構造の製作に用いられ得る。さらに、そのような処理の
個々の段階は市場で入手可能な集積回路製作機械を用い
て行なわれ得る。この発明の理解に特に必要である、お
およその技術データが現在の技術をもとにして明らかに
される。将来のこの技術分野での開発は当業者にとって
明らかなように適切な調整を要求するかもしれない。
実施の最善のモードの例示として、処理段階はＮ−Ｐ−
Ｎ型バイポーラトランジスタを形成するためのものとし
てここで開示される。処理はそのような実施例に限定さ
れはしないが、たとえばＰ−Ｎ−Ｐ型のような同様の素
子の構成のための適合に従うものとして当業者によって
認められるべきであることが初めから理解されるべきで
ある。
第２Ａ図は実質的に平坦な上部表面１４を有するＰまた
は「アクセプタ」型導電性の半導体ウェハサブストレー
ト１０を示す。一般に、そのようなウェハは結晶シリコ
ンから形成され、市場で入手可能である。
二酸化シリコン（「酸化物」）層１２はサブストレート
表面１４上に形成される。この酸化物の厚みはほぼ１５
．０００オングストロームである。
層１２はサブストレート表面１４内にトランジスタコレ
クタ領域を形成するためのマスクとして用いられる。
コレクタ領域１６はイオンでサブストレートをドーピン
グすることによって形成され、これは領域がサブストレ
ート１０の型と実際上は反対である第２の型の導電性の
ｎまたは「ドナー」型を有することを引き起こす。一般
のフォトレジストマスキングおよび拡散またはイオン注
入技術はコレクタ領域１６を形成するために、アンチモ
ンｓｂのようなドーパントとともに用いられ得る。コレ
クタ領域１６は形成されて、１立方センチあたりほぼｌ
Ｘ１０’９から１０２０までの比較的濃いドーパント濃
度「ｎ＋」を有する。接合１８の深さはサブストレート
表面１４の下約２ミクロンである。幅はほぼ３．５から
５．　０ミクロンである。
長さはトランジスタがそれの構成要素である素子に依存
するであろう。マスク層１２はそれからサブストレート
表面１４から取り除かれる。
第２Ｂ図を参照すると、エピタキシャル層２０がサブス
トレートの表面１４上に形成される。この成長の間コレ
クタ領域１６は上方に、エピタキシャル層２０にほぼ０
．５から０．７ミクロン拡散するであろう。
エピタキシャル層２０はほぼ１．１±０．１ミクロンの
厚みまで抑えられ得る。一般に、最終のトランジスタの
コレクターベース破壊電圧Ｂ　Ｖｃｂａは２つの領域の
間のエビタキャルシリコンの厚みに全く比例している。
それゆえ、より高いＢ　Ｖｃ［、。
で素子を製作するためにはエピタキシャル層２０の厚み
が増加され得る。バイポーラ集積回路素子のより良い性
能のためには、速度を増すためにより薄いエピタキシャ
ル層２０が好ましい。
バッファ層２２はエピタキシャル層２０の表面２３上に
形成される。この層は従来ではたとえばほぼ３００ない
し４００オングストロームの厚みにまで生成または成長
される。
それからシリコン窒化物（「窒化物」）のマスク層２４
がバッファ層２２上に形成される。窒化物層２４はほぼ
５００から１５００オングストロームまでの厚みを有す
る。窒化物マスクはそれから従来のフォトリソグラフィ
の技術などによってパターン化され、特定の素子表面区
域を規定および分離させるために用いられるフィールド
酸化物領域２５．２６および２７を形成するために酸化
されることになっているエピタキシャル層表面２３の区
域を露呈する。
第２Ｃ図に示されるように、フィールド酸化物領域２５
．２６および２７はほぼｇ、ｏｏｏないし１０．０００
オングストロームの厚みにまで成長される。
エピタキシャル層２０内に構成される個々の構成要素も
またサブストレート表面１４まで分離され得る。再び、
従来の分離マスキングおよびエツチング技術はサブスト
レートの導電性の型と一致するための酸化物またはスロ
ットまたは第２Ｄ図で示されるようなドープされた領域
２８を形成するために用いられる。たとえば、硼素イオ
ンは１立方センチあたりほぼ１０１９イオンの濃度にま
でエピタキシャル層２０内に拡散または注入され得る。
残っている窒化物層２４および酸化物バッファ層２４は
それから構造２から取り除かれる。随意の比較的薄い酸
化物バッファ層（図示されていない）がほぼ３００ない
し４００オングストロームの厚みにまで露呈されたエピ
タキシャル表面区域２３上で再度成長され得る。
第２Ｅ図を参照すると、熱窒化物層３０が構造２上に形
成される。熱窒化物層３０の厚みはほぼ５００ないし１
５００オングストロームである。
次に、速いエツチングガラスの比較的厚い層３２が熱窒
化物層３０上に形成される。燐または硼素イオンまたは
両方での４％から１０％のドーピングのＣＶＤ二酸化シ
リコン（ｒｓｉｌｏｘＪまたは「ＴＶＸＪ）のような材
料がほぼ６，０００ないし１０，０００オングスロトー
ムの範囲の厚みで生成される。
次に、構造２はパターンに従ってマスクされこれはフィ
ールド酸化物領域２５．２６および２７の間のエピタキ
シャル層２０の表面２３に能動素子区域を規定する。マ
スク３４はそれから、第２Ｆ図に完成して示されるよう
に、ウィンドウ４０を形成するためにガラス層３２と熱
窒化物層３０の両方をエツチングするために用いられる
。
この段階に複合マスク３４を用いることは結果として外
因性ベース領域の自己整列を生じ、一方熱窒化物３０お
よびガラス３２の層は形成されるべきエミッタ、真性ベ
ースおよびコレクタコンタクト区域と他のダイスの領域
を保護することに注目することもまた重要である。
第２Ｇ図を参照すると、ベース酸化物領域３６．３８は
ほぼ１，５００ないし４，０００オングストロームの厚
みに成長される。ここで構造２はトランジスタの外因性
ベース領域を形成するためのイオン注入の準備ができて
いる。
ベース領域でたとえば１平方あたり約５０ないし５００
オームの低シート抵抗を得るために、高い投与量の高エ
ネルギの注入か必要とされる。熱窒化物３０およびガラ
ス３２の厚い階層状の層はそのような注人工稈が他の能
動素子区域を貫いてそしてドープされた領域が形成され
ることを引き起こしたりまたは、全体の製作工程の他の
段階で形成されているかもしれないトランジスタおよび
ショトキ−ダイオードの接合のようなダイス内の他の構
成要素に損傷を引き起こすことを防ぐ。
硼素のようなアクセプタ型イオン（第２Ｇ図の番号の打
たれていない矢印によって示される）はそれからベース
酸化物領域３６および３８を介してエピタキシャル層２
０内に注入される。それゆえ所望の抵抗に依存して、注
入の投与量は変化する。たとえば１平方あたり３６５オ
ームのシート抵抗を得るために、１３０ｋｅＶで１生方
センチあたりほぼｌＸｌ０１４から２ＸＩＯ１４の間の
注入投与量は結果として１立方センチあたりほぼ１０１
８から１０１９の硼素イオンの濃度をｑする外因性ベー
ス領域４２を生じる。この注入からの外因性ベース領域
４２の接合の深さは約０．　３５ミクロンである。注入
エネルギの変化およびその後の熱処理条件が正確な深さ
を決定するであろう。
高エネルギ注入は結果としてベース酸化物領域３６およ
び３８に損傷を生じるかもしれない。はぼ３０分間約７
５０℃ないし９５０°Ｃでの窒化物雰囲気での熱処理は
損傷の場所を修正するために充分であるはずである。温
度が低ければ低いほど外因性ベースドーパントの拡散は
少なくなるであろう。この熱処理サイクルは、ガラス層
３２が取り除かれるときベース酸化物領域３６および３
８への過度のエツチングを防ぐために必要とされる。
たとえば、１０：１の弗化水素酸内では、ドープされた
シロンクス（Ｓｉｌｏｘ）ガラス層３２対ベース酸化物
領域３６および３８の選択率は、ガラス層３２の４％の
ドーピングでは約１０；１である。その割合はドーピン
グが増加するとともに増加するであろう。ｇ、ｏｏｏオ
ングストロームの厚みのシロックス層３２が取り除かれ
た後、ベース酸化物領域３６および３８の厚みは約４０
０ないし８００オングストローム減じられる。
次に、熱窒化物層３０の残っている部分が取り除かれる
。この後従来の集積回路製作工程段階が続き、真性ベー
ス領域４４、エミッタ領域４６およびコレクタシンカ領
域４８とそれぞれのコンタクトが形成される。
完了したトランジスタ構造２の輪郭は第２Ｈ図に示され
る。パッシベーションおよびメタライゼーションの相互
接続層を形成するために従来の処理が続き得る。この図
の点線で示されるように、外因性ベース領域４２はこの
輪郭のエミッタ領域４６上に実質的に侵入しない。
自己整列技術を提供するに加えて、この発明は実質的に
改良された性能特性を有する。第３図に示されるように
、この発明に従って形成されるトランジスタのコレクタ
ーベース破壊電圧はエピタキシャル層の厚みがわずか約
１，４から１．５ミクロンで、°はぼ２０ないし２８ボ
ルトの範囲を有する。標準のトランジスタでは、すなわ
ち第１図に示されるものと同様の輪郭を有したものでは
、約１．９ミクロンのエピタキシャル層の厚みが儲けら
れなくてはならない。逆に、エピタキシャル層の厚みと
破壊電圧の間の関係が比較的線形の関係であるので、１
．９ミクロンのエピタキシャル層に構成されたトランジ
スタは非常に高いコレクターベース破壊電圧を有するで
あろう。
第４図ではこの発明に関連した優れた素子の特性が例示
される。従来の外因性ベース処理で構成された素子はエ
ミッタの幅が減少するとトランジスタの利得が減少した
が、この発明に従って形成された素子はあまり利得（ベ
ータ）減少を被らない。エミッタ領域への実質的な外因
性ベースの侵入によって、従来のトランジスタは劣化さ
れ、一方この発明の浅くて狭い外因性ベースの輪郭はそ
のような劣化を防ぐ。この発明が性能を犠牲にすること
なく素子の形状に意義深い削減が起こることを可能にす
ることは、第４図から明らかである。
こうして、より高いバッキング密度、より高い歩留りお
よびより良い全体の速度が達成され得る。
この発明の好ましい実施例の前述の説明は例示および説
明のために提示されている。これは余すところないわけ
ではなく、また開示された正確な形状にこの発明を制限
することは意図されない。
明らかに、多くの修正および変形が当業者にとって明ら
かであろう。説明されたいかなる処理段階も同じ結果を
達成するために他の段階と相互に交換できるかもしれな
い。実施例はこの発明の原理とその実際的な応用とを最
善に説明し、そしてそれによって他の当業者が考えられ
る特定の使用に合った種々の実施例および種々の修正の
ためにこの発明を理解することを可能にするために選ば
れそして説明された。この発明の範囲は添付の特許請求
の範囲およびそれらの同等物によって規定されることが
意図される。
【図面の簡単な説明】
第１図は典型的な製作処理段階を用いて形成される真性
および外因性ベース領域を有するバイポーラトランジス
タの断面の概略図である。 第２Ａ図ないし第２Ｈ図はこの発明に従ったバイポーラ
トランジスタを形成するための処理段階の理想化したシ
ーケンスの断面概略図であり、そこでは 第２Ａ図は酸化物層とドープされた領域を有するサブス
トレートの終了段階を示す。 第２Ｂ図は酸化物層を取り除きそしてサブストレート上
にエピタキシャル層の形成後の、バッファ酸化物および
窒化物マスキング層を有する終了段階を示す。 第２Ｃ図はフィールド酸化物領域の形成後の終了段階を
示す。 第２Ｄ図は分離領域およびさらに他の酸化の形成後の終
了段階を示す。 第２Ｅ図は厚い酸化物層、その上に重なるガラス層およ
びマスクを取り除きそして再形成した後の終了段階を示
す。 第２Ｆ図は、エツチングか行なわれ、外因性ベース領域
が形成されるべきところを除いて、構造上に窒化物およ
びガラス層を残した終了段階を示す。 第２Ｇ図はベース酸化物領域が形成されそして不純物の
注入が行なわれる構造を示す。 第２Ｈ図はエミッタおよびコレクタシンカ領域が形成さ
れた終了段階を示す。 第３図は先行技術と、この発明に従って製作された素子
の破壊電圧性能対エピタキシャル層の厚みの比較のグラ
フである。 第４図は先行技術およびこの発明に従って製作される素
子のトランジスタ利得対エミッタの幅の比較のグラフで
ある。 図において、２は構造、１０は半導体ウェハサブストレ
ート、１２は二酸化シリコン層、１４はサブストレート
表面、１６はコレクタ領域、１８は接合、２０はエピタ
キシャル層、２２はバッファ層、２３は表面、２４はマ
スキング層、２５．２６および２７はフィールド酸化物
領域、２８はドープされた領域、３０は熱窒化物層、３
２はガラス層、３４は複合マスク、３６および３８はベ
ース酸化物領域、４２は外因性ベース領域、４４は真性
ベース領域、４６はエミッタ領域、４８はコレクタシン
カ領域である。 特許出願人　アドバンスト・マイクロ・デイバ７３ＭＡ
× ＢＶ　　　（Ｖ’） ＢＯ （−４Ｊｘ

Claims (21)

    【特許請求の範囲】
  1. （１）半導体エピタキシャル層内にバイポーラトランジ
    スタに浅く、大量にドープされた外因性ベース領域を形
    成する方法であって： 前記エピタキシャル層をマスクする段階と；前記エピタ
    キシャル層が前記外因性ベース領域が形成される位置で
    露呈されるように前記マスク内にパターンを形成する段
    階と； 前記露呈されたエピタキシャル層の位置に絶縁材料領域
    を形成する段階と；さらに 前記絶縁領域の下の前記エピタキシャル層にドーパント
    を導入し、それによって浅く、大量にドープされた外因
    性ベース領域が前記絶縁領域の下にある前記エピタキシ
    ャル層内に形成される段階とを含む、方法。
  2. （２）前記エピタキシャル層にドーパントを導入する前
    記段階が： 前記外因性ベース領域を形成するために前記エピタキシ
    ャル層の導電特性を変化させるイオンの種の前記絶縁材
    料領域を介しての注入をさらに含む、特許請求の範囲第
    １項に記載の方法。
  3. （３）前記注入によって引き起こされる前記絶縁材料の
    損傷場所を修正することをさらに含む、特許請求の範囲
    第２項に記載の方法。
  4. （４）前記絶縁材料が実質的に影響されないように前記
    マスクを取り除くことをさらに含む、特許請求の範囲第
    １項に記載の方法。
  5. （５）前記マスキングの段階が： 前記エピタキシャル層の上に重なる第１のマスキング層
    を形成する段階と； 前記第１のマスキング層上に第２のマスキング層を形成
    する段階をさらに含む、特許請求の範囲第１項に記載の
    方法。
  6. （６）シリコン窒化物の前記第１のマスキング層を形成
    することをさらに含む、特許請求の範囲第５項に記載の
    方法。
  7. （７）前記シリコン窒化物の層を形成するに先立って前
    記エピタキシャル層に隣接してバッファ材料の層を形成
    し、それによって前記バッファ材料が前記エピタキシャ
    ル層と前記シリコン窒化物層の間に侵入形の層を形成す
    ることをさらに含む、特許請求の範囲第６項に記載の方
    法。
  8. （８）ガラス材料の前記第２のマスキング層を形成する
    ことをさらに含む、特許請求の範囲第７項に記載の方法
    。
  9. （９）前記ガラスの層を形成する前記段階が：前記絶縁
    材料より迅速な除去速度特性を有するガラス材料を用い
    ることをさらに含む、特許請求の範囲第８項に記載の方
    法。
  10. （１０）ガラス材料の前記第２のマスキング層を形成す
    る前記段階が： 前記ガラス材料より実質的に遅い速度で前記絶縁材料を
    エッチングするエッチング液によって、前記第１のマス
    キング層から取り除かれ得る、ガラス材料の厚みを生成
    することをさらに含む、特許請求の範囲第８項に記載の
    方法。
  11. （１１）集積回路の製造において、半導体材料の内に第
    １の導電性型のサブストレートを有する少なくとも１つ
    のバイポーラトランジスタを製作するための方法であっ
    て： 前記サブストレートの第１の領域に第２の導電性型の不
    純物を導入する段階を含み、前記第１の領域は前記トラ
    ンジスタの埋込領域を形成し；密度が前記第１のドープ
    された領域の密度より少なくなるように、前記サブスト
    レート上に重なる前記第２の導電性型の前記半導体材料
    のエピタキシャル層を形成する段階と； 前記エピタキシャル層上に重なるマスクを形成する段階
    と； 外因性ベース領域が形成されるべきエピタキシャル層区
    域を露呈するために前記マスクの部分を選択的に除去す
    る段階と； 前記絶縁領域が少なくとも一部分が前記第１のドープさ
    れた領域上に重なるように、しかしその中に延在しない
    ように、前記露呈された区域で前記エピタキシャル層に
    延在する絶縁領域を形成する段階と； 前記絶縁領域の下にある前記エピタキシャル層に不純物
    を導入することによって、前記エピタキシャル層に前記
    第１の導電性型を有する外因性ベース領域を形成する段
    階と； 前記マスクを除去する段階と； 前記絶縁領域の間に前記外因性ベース領域より少ない前
    記第１の導電性型を有する真性ベース領域を形成する段
    階と；さらに 前記第２の導電性型と、前記エピタキシャル層より高い
    ドーピング密度を有し、前記絶縁領域の間の前記真性ベ
    ース領域上に重なるエミッタ領域を形成する段階とを含
    み、 そのため前記外因性ベース領域は実質的に前記エミッタ
    領域に侵入しない、方法。
  12. （１２）外因性ベース領域を形成する前記段階が： 前記領域が、予め定められたシート抵抗を前記領域が有
    するような密度を有するまで、前記外因性ベース領域に
    ドーパントを注入することをさらに含む、特許請求の範
    囲第１１項に記載の方法。
  13. （１３）外因性ベース領域を形成する前記段階に引き続
    き： 外因性ベース領域を形成する前記段階の間に形成される
    いかなる損傷場所も修正するために前記絶縁領域を熱処
    理する段階をさらに含む、特許請求の範囲第１２項に記
    載の方法。
  14. （１４）マスクを形成する前記段階が： 前記層によって覆われた前記エピタキシャル層の領域に
    前記不純物の導入を防ぐ材料を用いることをさらに含む
    、特許請求の範囲第１１項に記載の方法。
  15. （１５）マスクを形成する前記段階が： 前記エピタキシャル層上に重なる熱シリコン窒化物のマ
    スキング材料の第１の層を形成することを含む、特許請
    求の範囲第１４項に記載の方法。
  16. （１６）熱シリコン窒化物の前記層を形成するに先立っ
    て前記エピタキシャル層に隣接した二酸化シリコンの比
    較的薄い層を形成することをさらに含み、それによって
    前記二酸化シリコンが前記エピタキシャル層と前記シリ
    コン窒化物層の間に侵入形のバッファ層を形成する、特
    許請求の範囲第１５項に記載の方法。
  17. （１７）マスキング材料の前記層を形成する前記段階が
    ： 熱シリコン窒化物の前記第１の層上にガラス材料の層を
    生成することをさらに含む、特許請求の範囲第１５項に
    記載の方法。
  18. （１８）ガラス材料層を形成する前記段階が：エッチン
    グ液の影響の下で前記絶縁領域に用いられた材料より速
    い速度でエッチングする前記第２の層にガラス材料を用
    いることをさらに含む、特許請求の範囲第１７項に記載
    の方法。
  19. （１９）集積回路製作処理内に少なくとも１つのバイポ
    ーラトランジスタを構成するための方法であって、その
    処理は第１の型の導電性を有する材料の半導体ウェハ上
    で行なわれ、自己整列した、浅い接合の大量にドープさ
    れた外因性ベース領域の形成を含み： 前記ウェハの表面領域を前記領域が第２の型の導電性を
    有するようにドーパントでドーピングする段階を含み、
    前記領域は前記トランジスタのコレクタ領域であり； 前記ウェハの上に前記第２の導電性型を有する前記半導
    体材料のエピタキシャル層を成長させ、前記コレクタ領
    域が前記ウェハと前記エピタキシャル層のインターフェ
    イスで埋設されるようにする段階と； 中間の酸化物領域が少なくともその一部が前記埋込コレ
    クタ領域に重なるがそれに延在しないように、前記エピ
    タキシャル層に延在する少なくとも３つの隣接して空間
    をあけられたフィールド酸化物表面領域を形成する段階
    と； 前記酸化物領域とともに前記エピタキシャル層上に第１
    のマスクを形成する段階と； 前記第１のマスクの上にある第２のマスクを形成する段
    階とを含み、前記第２のマスクは前記酸化物より適度に
    速いエッチング速度を有する材料から形成されており； 前記中間の酸化物層に隣接した前記エピタキシャル層の
    第１の表面領域と前記第１の表面領域から隣接して空間
    のあけられた第２の表面領域が露呈されるように前記第
    ２および第１のマスクをエッチングする段階と； 前記露呈された第１および第２の表面領域の各々にベー
    ス酸化物領域を形成する段階と； 前記ベース酸化物領域の下でのみ、前記エピタキシャル
    層をドーピングし、前記ウェハより高い程度の前記第１
    の導電性型を有する前記トランジスタの外因性ベース領
    域を形成する段階と；前記第２および第１のマスクを除
    去する段階と；前記ベース酸化物領域の間の前記エピタ
    キシャル層の前記表面に前記トランジスタの真性ベース
    領域を形成する段階と； 前記真性ベース領域上に重なる前記エピタキシャル層内
    に前記トランジスタのエミッタ領域を形成する段階と； 前記エミッタ、コレクタおよび真性ベースにコンタクト
    を形成する段階とを含み、 それによって前記外因性ベース領域は実質的に前記エミ
    ッタ領域上に侵入しない、方法。
  20. （２０）特許請求の範囲第１９項に述べられた方法に従
    って形成されるバイポーラトランジスタ。
  21. （２１）外因性ベース領域を形成する前記段階が： 前記真性ベースの深さを超えない予め定められた深さを
    有する前記領域を結果として生じるエネルギで、前記外
    因性ベース領域にドーパントを注入することをさらに含
    む、特許請求の範囲第１９項に記載の方法。
JP61261740A 1985-11-01 1986-10-31 バイポ−ラトランジスタに浅く、大量にド−プされた外因性ベ−ス領域を形成する方法 Pending JPS62113471A (ja)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4812417A (en) * 1986-07-30 1989-03-14 Mitsubishi Denki Kabushiki Kaisha Method of making self aligned external and active base regions in I.C. processing
US4740478A (en) * 1987-01-30 1988-04-26 Motorola Inc. Integrated circuit method using double implant doping
US5258317A (en) * 1992-02-13 1993-11-02 Integrated Device Technology, Inc. Method for using a field implant mask to correct low doping levels at the outside edges of the base in a walled-emitter transistor structure
US5338695A (en) * 1992-11-24 1994-08-16 National Semiconductor Corporation Making walled emitter bipolar transistor with reduced base narrowing
US5369052A (en) * 1993-12-06 1994-11-29 Motorola, Inc. Method of forming dual field oxide isolation
US5548158A (en) * 1994-09-02 1996-08-20 National Semiconductor Corporation Structure of bipolar transistors with improved output current-voltage characteristics
US5617357A (en) * 1995-04-07 1997-04-01 Advanced Micro Devices, Inc. Flash EEPROM memory with improved discharge speed using substrate bias and method therefor
US5849613A (en) * 1997-10-23 1998-12-15 Chartered Semiconductor Manufacturing Ltd. Method and mask structure for self-aligning ion implanting to form various device structures
SE518710C2 (sv) * 2000-06-26 2002-11-12 Ericsson Telefon Ab L M Förfarande för att förbättra transistorprestanda samt transistoranordning och integrerad krets

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2358748A1 (fr) * 1976-07-15 1978-02-10 Radiotechnique Compelec Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede
US4111726A (en) * 1977-04-01 1978-09-05 Burroughs Corporation Bipolar integrated circuit process by separately forming active and inactive base regions
US4118250A (en) * 1977-12-30 1978-10-03 International Business Machines Corporation Process for producing integrated circuit devices by ion implantation
US4484211A (en) * 1981-02-04 1984-11-20 Matsushita Electric Industrial Co., Ltd. Oxide walled emitter
DE3115029A1 (de) * 1981-04-14 1982-11-04 Deutsche Itt Industries Gmbh, 7800 Freiburg "verfahren zur herstellung eines integrierten bipolaren planartransistors"
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions
US4433471A (en) * 1982-01-18 1984-02-28 Fairchild Camera & Instrument Corporation Method for the formation of high density memory cells using ion implantation techniques
US4498227A (en) * 1983-07-05 1985-02-12 Fairchild Camera & Instrument Corporation Wafer fabrication by implanting through protective layer
US4573256A (en) * 1983-08-26 1986-03-04 International Business Machines Corporation Method for making a high performance transistor integrated circuit
US4574469A (en) * 1984-09-14 1986-03-11 Motorola, Inc. Process for self-aligned buried layer, channel-stop, and isolation
JPS61193440A (ja) * 1985-02-22 1986-08-27 Nec Corp 半導体装置の製造方法

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